JPH09252122A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09252122A JPH09252122A JP5957996A JP5957996A JPH09252122A JP H09252122 A JPH09252122 A JP H09252122A JP 5957996 A JP5957996 A JP 5957996A JP 5957996 A JP5957996 A JP 5957996A JP H09252122 A JPH09252122 A JP H09252122A
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Abstract
(57)【要約】
【課題】電界集中による耐圧低下が少なく高耐圧ＩＣ化
が可能な半導体装置を提供する。 【解決手段】 ドレイン電極配線１０ａ下方のｎ形半導
体エピタキシャル層２内の主表面側でｐ+ 形素子分離領
域３に隣接してｐ+ 形素子分離領域３よりも不純物濃度
が低いｐ- 形領域である低濃度ｐ形領域１２を形成し
た。
が可能な半導体装置を提供する。 【解決手段】 ドレイン電極配線１０ａ下方のｎ形半導
体エピタキシャル層２内の主表面側でｐ+ 形素子分離領
域３に隣接してｐ+ 形素子分離領域３よりも不純物濃度
が低いｐ- 形領域である低濃度ｐ形領域１２を形成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧な横型電界効果トランジスタに関するも
のである。
し、特に高耐圧な横型電界効果トランジスタに関するも
のである。
【０００２】
【従来の技術】従来、高耐圧用の半導体装置である横型
電界効果トランジスタは、例えば図７に示すように、ｐ
形半導体基板１上にエピタキシャル成長されたｎ形半導
体エピタキシャル層２内に、ｎ+ 形ソース領域４と、チ
ャネル形成用ｐ形領域５と、ｎ + 形ドレイン領域６とが
形成されている。チャネル形成用ｐ形領域５上にはゲー
ト酸化膜７を介してゲート電極８が形成されている。ま
た、ｎ形エピタキシャル層２の主表面には絶縁膜１１が
形成され、絶縁膜１１に開孔を設けることによってｎ+
形ドレイン領域６上にはドレイン電極１０が、ｎ+ 形ソ
ース領域４上にはソース電極９が、それぞれ形成されて
いる。この横型電界効果トランジスタは、ｎ形半導体エ
ピタキシャル層２の表面からｐ形半導体基板１に達する
深さまでｐ + 形素子分離領域３が形成されており、ｐｎ
接合によって他の（隣接する）素子領域と電気的に絶縁
分離されている。また、ｎ+ 形ソース領域４は、ソース
電極９によってｐ+ 形素子分離領域３を介してｐ形半導
体基板１に接続されている。
電界効果トランジスタは、例えば図７に示すように、ｐ
形半導体基板１上にエピタキシャル成長されたｎ形半導
体エピタキシャル層２内に、ｎ+ 形ソース領域４と、チ
ャネル形成用ｐ形領域５と、ｎ + 形ドレイン領域６とが
形成されている。チャネル形成用ｐ形領域５上にはゲー
ト酸化膜７を介してゲート電極８が形成されている。ま
た、ｎ形エピタキシャル層２の主表面には絶縁膜１１が
形成され、絶縁膜１１に開孔を設けることによってｎ+
形ドレイン領域６上にはドレイン電極１０が、ｎ+ 形ソ
ース領域４上にはソース電極９が、それぞれ形成されて
いる。この横型電界効果トランジスタは、ｎ形半導体エ
ピタキシャル層２の表面からｐ形半導体基板１に達する
深さまでｐ + 形素子分離領域３が形成されており、ｐｎ
接合によって他の（隣接する）素子領域と電気的に絶縁
分離されている。また、ｎ+ 形ソース領域４は、ソース
電極９によってｐ+ 形素子分離領域３を介してｐ形半導
体基板１に接続されている。
【０００３】上記構成の横型電界効果トランジスタは、
他の信号処理回路（例えば、制御回路や論理回路等）と
同一半導体チップに集積化することにより、高耐圧ＩＣ
として例えばハイサイドドライバ回路のレベルシフタ等
へ応用される。ここで、上記横型電界効果トランジスタ
を高耐圧ＩＣとして集積化する場合は、ｎ+ 形ドレイン
領域６を中心として、ｎ+ 形ドレイン領域６の周囲をｎ
形半導体エピタキシャル層２を挟んでｎ+ 形ソース領域
４で囲む形状が用いられることが多く、ｎ+ 形ドレイン
領域６に高電圧を印加するために、図７に示すようにｎ
+ 形ソース領域４が存在しない方向のｐ+ 形素子分離領
域３により絶縁分離された他の領域（図示せず）の上方
からドレイン電極１０に亙って絶縁膜１１を介してドレ
イン電極配線１０ａを形成する必要がある。
他の信号処理回路（例えば、制御回路や論理回路等）と
同一半導体チップに集積化することにより、高耐圧ＩＣ
として例えばハイサイドドライバ回路のレベルシフタ等
へ応用される。ここで、上記横型電界効果トランジスタ
を高耐圧ＩＣとして集積化する場合は、ｎ+ 形ドレイン
領域６を中心として、ｎ+ 形ドレイン領域６の周囲をｎ
形半導体エピタキシャル層２を挟んでｎ+ 形ソース領域
４で囲む形状が用いられることが多く、ｎ+ 形ドレイン
領域６に高電圧を印加するために、図７に示すようにｎ
+ 形ソース領域４が存在しない方向のｐ+ 形素子分離領
域３により絶縁分離された他の領域（図示せず）の上方
からドレイン電極１０に亙って絶縁膜１１を介してドレ
イン電極配線１０ａを形成する必要がある。
【０００４】
【発明が解決しようとする課題】ところで、上記構成の
横型電界効果トランジスタは、絶縁膜１１上のドレイン
電極配線１０ａが存在しない時（図２（ａ）参照）は、
ｎ形半導体エピタキシャル層２の厚さ及び不純物濃度の
値を所謂ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃ
ｅ Ｆｉｅｌｄ）技術によって最適化することにより、
ドレイン電極１０が高電位でソース電極９が低電位にな
るような電圧を印加した時（逆バイアス時）の空乏層が
ｎ形半導体エピタキシャル層２の全域に広がる。その結
果、逆バイアス電圧が印加された時の等電位線が図２
（ａ）中に一点鎖線で示すようになり、ｎ形半導体エピ
タキシャル層２表面の電界が緩和されて表面のｐ+ ｎ接
合（ｐ + 形素子分離領域３とｎ形半導体エピタキシャル
層２との接合）部でのブレークダウンが回避され、ドレ
イン・ソース間の耐圧はｎ形半導体エピタキシャル層２
とｐ形半導体基板１との接合のブレークダウンによって
決まるので、高耐圧化を実現できるのである。
横型電界効果トランジスタは、絶縁膜１１上のドレイン
電極配線１０ａが存在しない時（図２（ａ）参照）は、
ｎ形半導体エピタキシャル層２の厚さ及び不純物濃度の
値を所謂ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃ
ｅ Ｆｉｅｌｄ）技術によって最適化することにより、
ドレイン電極１０が高電位でソース電極９が低電位にな
るような電圧を印加した時（逆バイアス時）の空乏層が
ｎ形半導体エピタキシャル層２の全域に広がる。その結
果、逆バイアス電圧が印加された時の等電位線が図２
（ａ）中に一点鎖線で示すようになり、ｎ形半導体エピ
タキシャル層２表面の電界が緩和されて表面のｐ+ ｎ接
合（ｐ + 形素子分離領域３とｎ形半導体エピタキシャル
層２との接合）部でのブレークダウンが回避され、ドレ
イン・ソース間の耐圧はｎ形半導体エピタキシャル層２
とｐ形半導体基板１との接合のブレークダウンによって
決まるので、高耐圧化を実現できるのである。
【０００５】しかしながら、図７に示すドレイン電極配
線１０ａが形成されると、逆バイアス時のドレイン電極
配線１０ａの電位が、絶縁膜１１を介してドレイン電極
配線１０ａ下方のｎ形半導体エピタキシャル層２表面の
電位分布に影響を及ぼすという問題がある。図７に示す
ような電界効果トランジスタでは、ドレイン電極配線１
０ａに高電位の電圧が印加されると、等電位線が図２
（ｂ）に一点鎖線で示すような分布になり、ドレイン電
極配線１０ａの電位の影響でｐ+ 形素子分離領域３付近
（のｎ形半導体エピタキシャル層２）に電界が集中し、
この部分で臨界電界を越え（表面のｐ+ ｎ接合部でのブ
レークダウンが起こるため）、ドレイン電極配線１０ａ
が存在しない時（図２（ａ）参照）よりもドレイン・ソ
ース間耐圧が大幅に低下するという問題があった。
線１０ａが形成されると、逆バイアス時のドレイン電極
配線１０ａの電位が、絶縁膜１１を介してドレイン電極
配線１０ａ下方のｎ形半導体エピタキシャル層２表面の
電位分布に影響を及ぼすという問題がある。図７に示す
ような電界効果トランジスタでは、ドレイン電極配線１
０ａに高電位の電圧が印加されると、等電位線が図２
（ｂ）に一点鎖線で示すような分布になり、ドレイン電
極配線１０ａの電位の影響でｐ+ 形素子分離領域３付近
（のｎ形半導体エピタキシャル層２）に電界が集中し、
この部分で臨界電界を越え（表面のｐ+ ｎ接合部でのブ
レークダウンが起こるため）、ドレイン電極配線１０ａ
が存在しない時（図２（ａ）参照）よりもドレイン・ソ
ース間耐圧が大幅に低下するという問題があった。
【０００６】本発明は上記事由に鑑みて為されたもので
あり、その目的は、電界集中による耐圧低下が少なく高
耐圧ＩＣ化が可能な半導体装置を提供することにある。
あり、その目的は、電界集中による耐圧低下が少なく高
耐圧ＩＣ化が可能な半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形の半導体基板と、前
記半導体基板の主表面上に形成された第２導電形の半導
体エピタキシャル層と、前記半導体エピタキシャル層の
主表面側で前記半導体エピタキシャル層内に離間して形
成された第２導電形のドレイン領域及び第２導電形のソ
ース領域と、前記半導体エピタキシャル層内に前記ソー
ス領域を囲むように形成された第１導電形のチャネル形
成用領域と、前記各領域を隣接する素子と電気的に絶縁
分離するために前記半導体エピタキシャル層内に前記半
導体エピタキシャル層の主表面から前記半導体基板に達
する深さまで形成された第１導電形の素子分離領域と、
前記ソース領域と前記半導体エピタキシャル層との間に
介在する前記チャネル形成用領域上にゲート絶縁膜を介
して形成されたゲート電極と、前記ドレイン領域上に形
成されたドレイン電極と、前記ソース領域と前記ソース
領域に隣接した前記素子分離領域との上に形成されるソ
ース電極と、前記ドレイン電極に接続され絶縁膜を介し
て前記ドレイン領域の上方から前記ソース領域が存在し
ない方向の前記素子分離領域の上方に亙って形成された
ドレイン電極配線と、前記ドレイン電極配線下方の前記
半導体エピタキシャル層内の主表面側に形成され前記素
子分離領域よりも不純物濃度が低い第１導電形の低不純
物濃度領域とを有することを特徴とするものであり、前
記低不純物濃度領域が存在することによって、前記ドレ
イン電極配線に前記ソース電極に対して高電圧を印加し
た時の前記半導体エピタキシャル層表面での電位分布の
偏りが緩和されて電界集中が緩和されるので、前記ドレ
イン電極配線の影響によるドレイン・ソース間の耐圧の
低下を抑制することができ、高耐圧ＩＣ化が可能な半導
体装置を提供することができる。
目的を達成するために、第１導電形の半導体基板と、前
記半導体基板の主表面上に形成された第２導電形の半導
体エピタキシャル層と、前記半導体エピタキシャル層の
主表面側で前記半導体エピタキシャル層内に離間して形
成された第２導電形のドレイン領域及び第２導電形のソ
ース領域と、前記半導体エピタキシャル層内に前記ソー
ス領域を囲むように形成された第１導電形のチャネル形
成用領域と、前記各領域を隣接する素子と電気的に絶縁
分離するために前記半導体エピタキシャル層内に前記半
導体エピタキシャル層の主表面から前記半導体基板に達
する深さまで形成された第１導電形の素子分離領域と、
前記ソース領域と前記半導体エピタキシャル層との間に
介在する前記チャネル形成用領域上にゲート絶縁膜を介
して形成されたゲート電極と、前記ドレイン領域上に形
成されたドレイン電極と、前記ソース領域と前記ソース
領域に隣接した前記素子分離領域との上に形成されるソ
ース電極と、前記ドレイン電極に接続され絶縁膜を介し
て前記ドレイン領域の上方から前記ソース領域が存在し
ない方向の前記素子分離領域の上方に亙って形成された
ドレイン電極配線と、前記ドレイン電極配線下方の前記
半導体エピタキシャル層内の主表面側に形成され前記素
子分離領域よりも不純物濃度が低い第１導電形の低不純
物濃度領域とを有することを特徴とするものであり、前
記低不純物濃度領域が存在することによって、前記ドレ
イン電極配線に前記ソース電極に対して高電圧を印加し
た時の前記半導体エピタキシャル層表面での電位分布の
偏りが緩和されて電界集中が緩和されるので、前記ドレ
イン電極配線の影響によるドレイン・ソース間の耐圧の
低下を抑制することができ、高耐圧ＩＣ化が可能な半導
体装置を提供することができる。
【０００８】請求項２の発明は、請求項１の発明におい
て、低不純物濃度領域が、ドレイン電極配線の形成位置
直下の位置から横方向に遠ざかるにつれて不純物濃度が
低くなるような不純物濃度勾配を有するので、半導体エ
ピタキシャル層表面の電位分布の偏りを更に緩和でき、
ドレイン・ソース間の耐圧の低下を更に抑制することが
できる。
て、低不純物濃度領域が、ドレイン電極配線の形成位置
直下の位置から横方向に遠ざかるにつれて不純物濃度が
低くなるような不純物濃度勾配を有するので、半導体エ
ピタキシャル層表面の電位分布の偏りを更に緩和でき、
ドレイン・ソース間の耐圧の低下を更に抑制することが
できる。
【０００９】請求項３の発明は、請求項１又は請求項２
の発明において、低不純物濃度領域が、ドレイン領域に
近づくにつれて不純物濃度が高くなるような不純物濃度
勾配を有するので、半導体エピタキシャル層表面の電位
分布の偏りを更に緩和でき、ドレイン・ソース間の耐圧
の低下をより一層抑制することができる。
の発明において、低不純物濃度領域が、ドレイン領域に
近づくにつれて不純物濃度が高くなるような不純物濃度
勾配を有するので、半導体エピタキシャル層表面の電位
分布の偏りを更に緩和でき、ドレイン・ソース間の耐圧
の低下をより一層抑制することができる。
【００１０】
【発明の実施の形態】以下、本発明を実施の形態により
説明する。 （実施の形態１）図１に本実施の形態の半導体装置にお
ける横型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）
の断面図を示す。本横型ＭＯＳＦＥＴの基本構造は従来
例で説明した図７と略同じであり、その特徴とするとこ
ろは、ドレイン電極配線１０ａ下方のｎ形半導体エピタ
キシャル層２内の主表面側でｐ+ 形素子分離領域３に隣
接してｐ+ 形素子分離領域３よりも不純物濃度が低いｐ
- 形領域である低濃度ｐ形領域１２を形成したことにあ
る。
説明する。 （実施の形態１）図１に本実施の形態の半導体装置にお
ける横型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）
の断面図を示す。本横型ＭＯＳＦＥＴの基本構造は従来
例で説明した図７と略同じであり、その特徴とするとこ
ろは、ドレイン電極配線１０ａ下方のｎ形半導体エピタ
キシャル層２内の主表面側でｐ+ 形素子分離領域３に隣
接してｐ+ 形素子分離領域３よりも不純物濃度が低いｐ
- 形領域である低濃度ｐ形領域１２を形成したことにあ
る。
【００１１】なお、本横型ＭＯＳＦＥＴは、チャネル形
成用ｐ形領域５とｎ+ 形ソース領域４とを同一のマスク
で形成する二重拡散型のＭＯＳＦＥＴである。また、ド
レイン電極１０とドレイン電極配線１０ａは一体形成し
てもよい。ところで、ｐ形半導体基板１及びｎ形半導体
エピタキシャル層２それぞれの不純物濃度と、ｎ形半導
体エピタキシャル層２の厚さとは所望のドレイン・ソー
ス間耐圧に応じてＲＥＳＵＲＦ技術によって最適設計さ
れている。従来例で説明した横型電界効果トランジスタ
では高耐圧ＩＣ化を行うためにドレイン電極配線１０ａ
を設けたことによってドレイン・ソース間の耐圧が設計
耐圧よりも大幅に低下するという問題があった。しか
し、本横型ＭＯＳＦＥＴでは、ドレイン電極配線１０ａ
下方に低濃度ｐ形領域１２を設けたので、低濃度ｐ形領
域１２が低濃度で高抵抗であるため逆バイアス時の空乏
層の広がりが大きくなり、図２（ｂ）で説明したような
ｎ+ 形ドレイン領域６側よりもｐ+ 形素子分離領域３側
に偏った電位分布が、図２（ｃ）に一点鎖線で示すよう
にｎ+ 形ドレイン領域６側に引き戻され、ｎ形半導体エ
ピタキシャル層２表面での電界集中が緩和される。この
ため、本横型ＭＯＳＦＥＴでは、ドレイン電極配線１０
ａの影響によるドレイン・ソース間耐圧の低下を抑制す
ることができるのである。
成用ｐ形領域５とｎ+ 形ソース領域４とを同一のマスク
で形成する二重拡散型のＭＯＳＦＥＴである。また、ド
レイン電極１０とドレイン電極配線１０ａは一体形成し
てもよい。ところで、ｐ形半導体基板１及びｎ形半導体
エピタキシャル層２それぞれの不純物濃度と、ｎ形半導
体エピタキシャル層２の厚さとは所望のドレイン・ソー
ス間耐圧に応じてＲＥＳＵＲＦ技術によって最適設計さ
れている。従来例で説明した横型電界効果トランジスタ
では高耐圧ＩＣ化を行うためにドレイン電極配線１０ａ
を設けたことによってドレイン・ソース間の耐圧が設計
耐圧よりも大幅に低下するという問題があった。しか
し、本横型ＭＯＳＦＥＴでは、ドレイン電極配線１０ａ
下方に低濃度ｐ形領域１２を設けたので、低濃度ｐ形領
域１２が低濃度で高抵抗であるため逆バイアス時の空乏
層の広がりが大きくなり、図２（ｂ）で説明したような
ｎ+ 形ドレイン領域６側よりもｐ+ 形素子分離領域３側
に偏った電位分布が、図２（ｃ）に一点鎖線で示すよう
にｎ+ 形ドレイン領域６側に引き戻され、ｎ形半導体エ
ピタキシャル層２表面での電界集中が緩和される。この
ため、本横型ＭＯＳＦＥＴでは、ドレイン電極配線１０
ａの影響によるドレイン・ソース間耐圧の低下を抑制す
ることができるのである。
【００１２】而して、ｎ+ 形ソース領域４が存在しない
方向のｐ+ 形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ+ 形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
方向のｐ+ 形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ+ 形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
【００１３】なお、本横型ＭＯＳＦＥＴのドレイン・ソ
ース間に順方向バイアス電圧を印加した時は、ゲート電
極８に印加される電圧によって制御されるｎ形チャネル
を通してｎ+ 形ドレイン領域６からｎ+ 形ソース領域４
へ電流が流れることは勿論である。 （実施の形態２）本実施の形態の半導体装置における横
型ＭＯＳＦＥＴの基本構造は実施の形態１の図１と略同
じであり、その特徴とするところは、ドレイン電極配線
１０ａ下方の低濃度ｐ形領域１２が、図３（図１のＡ−
Ａ’断面図に相当する）に示すようにｐ形領域１２ｂと
ｐ形領域１２ｂよりも不純物濃度が低いｐ- 形領域１２
とからなり、ドレイン電極配線１０ａの形成位置直下の
位置から横方向（ドレイン電極配線１０ａが延びる方向
に対して垂直な方向）に遠ざかるにつれてｐ形不純物濃
度が徐々に低くなるような不純物濃度勾配を有すること
にある。
ース間に順方向バイアス電圧を印加した時は、ゲート電
極８に印加される電圧によって制御されるｎ形チャネル
を通してｎ+ 形ドレイン領域６からｎ+ 形ソース領域４
へ電流が流れることは勿論である。 （実施の形態２）本実施の形態の半導体装置における横
型ＭＯＳＦＥＴの基本構造は実施の形態１の図１と略同
じであり、その特徴とするところは、ドレイン電極配線
１０ａ下方の低濃度ｐ形領域１２が、図３（図１のＡ−
Ａ’断面図に相当する）に示すようにｐ形領域１２ｂと
ｐ形領域１２ｂよりも不純物濃度が低いｐ- 形領域１２
とからなり、ドレイン電極配線１０ａの形成位置直下の
位置から横方向（ドレイン電極配線１０ａが延びる方向
に対して垂直な方向）に遠ざかるにつれてｐ形不純物濃
度が徐々に低くなるような不純物濃度勾配を有すること
にある。
【００１４】ところで、実施の形態１の横型ＭＯＳＦＥ
Ｔでは低濃度ｐ形領域１２をドレイン電極配線１０ａ下
方のｎ形半導体エピタキシャル層２内に設けることで、
ｎ形半導体エピタキシャル層２表面の電界を緩和させる
ことが可能であるが、逆バイアス時における図１のＡ−
Ａ’断面での電位分布は図４（ａ）に一点鎖線で示すよ
うになっており、ドレイン電極配線１０ａ直下の低濃度
ｐ形領域１２の境界部に於て表面に電界が集中する。そ
こで、本横型ＭＯＳＦＥＴでは、低濃度ｐ形領域１２に
上記不純物濃度勾配１２を持たせることで、低濃度ｐ形
領域１２での空乏層をより広がらせることができ、図４
（ｂ）に一点鎖線で示すような電位分布を得ることがで
きる。このため、実施の形態１よりも更にｎ形半導体エ
ピタキシャル層２表面の電界を緩和することができ、よ
り一層ドレイン・ソース間の耐圧の低下を抑制すること
ができるのである。
Ｔでは低濃度ｐ形領域１２をドレイン電極配線１０ａ下
方のｎ形半導体エピタキシャル層２内に設けることで、
ｎ形半導体エピタキシャル層２表面の電界を緩和させる
ことが可能であるが、逆バイアス時における図１のＡ−
Ａ’断面での電位分布は図４（ａ）に一点鎖線で示すよ
うになっており、ドレイン電極配線１０ａ直下の低濃度
ｐ形領域１２の境界部に於て表面に電界が集中する。そ
こで、本横型ＭＯＳＦＥＴでは、低濃度ｐ形領域１２に
上記不純物濃度勾配１２を持たせることで、低濃度ｐ形
領域１２での空乏層をより広がらせることができ、図４
（ｂ）に一点鎖線で示すような電位分布を得ることがで
きる。このため、実施の形態１よりも更にｎ形半導体エ
ピタキシャル層２表面の電界を緩和することができ、よ
り一層ドレイン・ソース間の耐圧の低下を抑制すること
ができるのである。
【００１５】（実施の形態３）図５に本実施の形態の半
導体装置における横型ＭＯＳＦＥＴの断面図を示す。本
横型ＭＯＳＦＥＴの基本構造は実施の形態１と略同じで
あり、その特徴とするところは、ドレイン電極配線１０
ａ下方の低濃度ｐ形領域１２が、ｐ形領域１２ｃと、ｐ
形領域１２ｃよりもｐ形不純物濃度が低いｐ- 形領域１
２ｂと、ｐ-形領域１２ｂよりもｐ形不純物濃度が低い
ｐ--形領域１２ａとからなり、ｐ+ 形素子分離領域３側
からｎ+ 形ドレイン領域６側に向けて徐々に濃度が高く
なる不純物濃度勾配を有することにある。このため、本
横型ＭＯＳＦＥＴでは、逆バイアス時の電位分布が図６
（ｂ）に一点鎖線で示すようになり、図６（ａ）に示す
実施の形態１の横型ＭＯＳＦＥＴの電位分布よりも、電
位分布を更にｎ+ 形ドレイン領域６側に引き戻される。
このため、より一層ｎ形半導体エピタキシャル層２表面
の電界を緩和することができ、ドレイン・ソース間の耐
圧の低下を抑制することができるのである。
導体装置における横型ＭＯＳＦＥＴの断面図を示す。本
横型ＭＯＳＦＥＴの基本構造は実施の形態１と略同じで
あり、その特徴とするところは、ドレイン電極配線１０
ａ下方の低濃度ｐ形領域１２が、ｐ形領域１２ｃと、ｐ
形領域１２ｃよりもｐ形不純物濃度が低いｐ- 形領域１
２ｂと、ｐ-形領域１２ｂよりもｐ形不純物濃度が低い
ｐ--形領域１２ａとからなり、ｐ+ 形素子分離領域３側
からｎ+ 形ドレイン領域６側に向けて徐々に濃度が高く
なる不純物濃度勾配を有することにある。このため、本
横型ＭＯＳＦＥＴでは、逆バイアス時の電位分布が図６
（ｂ）に一点鎖線で示すようになり、図６（ａ）に示す
実施の形態１の横型ＭＯＳＦＥＴの電位分布よりも、電
位分布を更にｎ+ 形ドレイン領域６側に引き戻される。
このため、より一層ｎ形半導体エピタキシャル層２表面
の電界を緩和することができ、ドレイン・ソース間の耐
圧の低下を抑制することができるのである。
【００１６】なお、各実施の形態は上記構成に限定する
ものではなく、例えば、ｎ形とｐ形とが逆になった構成
でもよいことは勿論である。
ものではなく、例えば、ｎ形とｐ形とが逆になった構成
でもよいことは勿論である。
【００１７】
【発明の効果】請求項１の発明は、ドレイン電極配線下
方の半導体エピタキシャル層内の主表面側に形成され素
子分離領域よりも不純物濃度が低い第１導電形の低不純
物濃度領域とを有するから、前記低不純物濃度領域が存
在することによって、前記ドレイン電極配線に前記ソー
ス電極に対して高電圧を印加した時の前記半導体エピタ
キシャル層表面での電位分布の偏りが緩和されて電界集
中が緩和されるので、前記ドレイン電極配線の影響によ
るドレイン・ソース間の耐圧の低下を抑制することがで
き、高耐圧ＩＣ化が可能な半導体装置を提供することが
できるという効果がある。
方の半導体エピタキシャル層内の主表面側に形成され素
子分離領域よりも不純物濃度が低い第１導電形の低不純
物濃度領域とを有するから、前記低不純物濃度領域が存
在することによって、前記ドレイン電極配線に前記ソー
ス電極に対して高電圧を印加した時の前記半導体エピタ
キシャル層表面での電位分布の偏りが緩和されて電界集
中が緩和されるので、前記ドレイン電極配線の影響によ
るドレイン・ソース間の耐圧の低下を抑制することがで
き、高耐圧ＩＣ化が可能な半導体装置を提供することが
できるという効果がある。
【００１８】請求項２の発明は、請求項１の発明におい
て、低不純物濃度領域が、ドレイン電極配線の形成位置
直下の位置から横方向に遠ざかるにつれて不純物濃度が
低くなるような不純物濃度勾配を有するので、半導体エ
ピタキシャル層表面の電位分布の偏りを更に緩和でき、
ドレイン・ソース間の耐圧の低下を更に抑制することが
できるという効果がある。
て、低不純物濃度領域が、ドレイン電極配線の形成位置
直下の位置から横方向に遠ざかるにつれて不純物濃度が
低くなるような不純物濃度勾配を有するので、半導体エ
ピタキシャル層表面の電位分布の偏りを更に緩和でき、
ドレイン・ソース間の耐圧の低下を更に抑制することが
できるという効果がある。
【００１９】請求項３の発明は、請求項１又は請求項２
の発明において、低不純物濃度領域が、ドレイン領域に
近づくにつれて不純物濃度が高くなるような不純物濃度
勾配を有するので、半導体エピタキシャル層表面の電位
分布の偏りを更に緩和でき、ドレイン・ソース間の耐圧
の低下をより一層抑制することができるという効果があ
る。
の発明において、低不純物濃度領域が、ドレイン領域に
近づくにつれて不純物濃度が高くなるような不純物濃度
勾配を有するので、半導体エピタキシャル層表面の電位
分布の偏りを更に緩和でき、ドレイン・ソース間の耐圧
の低下をより一層抑制することができるという効果があ
る。
【図１】実施の形態１を示す断面図である。
【図２】（ａ）は従来の横型電界効果トランジスタの電
位分布を、（ｂ）はドレイン電極配線が存在する場合の
横型電界効果トランジスタの電位分布を、（ｃ）実施の
形態１の半導体装置の電位分布を、示す説明図である。
位分布を、（ｂ）はドレイン電極配線が存在する場合の
横型電界効果トランジスタの電位分布を、（ｃ）実施の
形態１の半導体装置の電位分布を、示す説明図である。
【図３】図１のＡ−Ａ’断面図に相当し、実施の形態２
を示す断面図である。
を示す断面図である。
【図４】同上の電位分布の説明図である。
【図５】実施の形態３を示す断面図である。
【図６】同上の電位分布の説明図である。
【図７】従来例を示す断面図である。
１ ｐ形半導体基板 ２ ｎ形半導体エピタキシャル層 ３ ｐ+ 形素子分離領域 ４ ｎ+ 形ソース領域 ５ チャネル形成用ｐ形領域 ６ ｎ+ 形ドレイン領域 ７ ゲート酸化膜 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １０ａ ドレイン電極配線 １１ 絶縁膜 １２ 低濃度ｐ形領域
Claims (3)
- 【請求項１】 第１導電形の半導体基板と、前記半導体
基板の主表面上に形成された第２導電形の半導体エピタ
キシャル層と、前記半導体エピタキシャル層の主表面側
で前記半導体エピタキシャル層内に離間して形成された
第２導電形のドレイン領域及び第２導電形のソース領域
と、前記半導体エピタキシャル層内に前記ソース領域を
囲むように形成された第１導電形のチャネル形成用領域
と、前記各領域を隣接する素子と電気的に絶縁分離する
ために前記半導体エピタキシャル層内に前記半導体エピ
タキシャル層の主表面から前記半導体基板に達する深さ
まで形成された第１導電形の素子分離領域と、前記ソー
ス領域と前記半導体エピタキシャル層との間に介在する
前記チャネル形成用領域上にゲート絶縁膜を介して形成
されたゲート電極と、前記ドレイン領域上に形成された
ドレイン電極と、前記ソース領域と前記ソース領域に隣
接した前記素子分離領域との上に形成されるソース電極
と、前記ドレイン電極に接続され絶縁膜を介して前記ド
レイン領域の上方から前記ソース領域が存在しない方向
の前記素子分離領域の上方に亙って形成されたドレイン
電極配線と、前記ドレイン電極配線下方の前記半導体エ
ピタキシャル層内の主表面側に形成され前記素子分離領
域よりも不純物濃度が低い第１導電形の低不純物濃度領
域とを有することを特徴とする半導体装置。 - 【請求項２】 低不純物濃度領域が、ドレイン電極配線
の形成位置直下の位置から横方向に遠ざかるにつれて不
純物濃度が低くなるような不純物濃度勾配を有すること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 低不純物濃度領域が、ドレイン領域に近
づくにつれて不純物濃度が高くなるような不純物濃度勾
配を有することを特徴とする請求項１又は請求項２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5957996A JPH09252122A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5957996A JPH09252122A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252122A true JPH09252122A (ja) | 1997-09-22 |
Family
ID=13117290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5957996A Withdrawn JPH09252122A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011009768A (ja) * | 2001-02-20 | 2011-01-13 | Mitsubishi Electric Corp | 半導体装置 |
-
1996
- 1996-03-15 JP JP5957996A patent/JPH09252122A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011009768A (ja) * | 2001-02-20 | 2011-01-13 | Mitsubishi Electric Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |