JPH0783048B2 - 半導体装置における電界集中防止構造およびその形成方法 - Google Patents
半導体装置における電界集中防止構造およびその形成方法Info
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- JPH0783048B2 JPH0783048B2 JP30536189A JP30536189A JPH0783048B2 JP H0783048 B2 JPH0783048 B2 JP H0783048B2 JP 30536189 A JP30536189 A JP 30536189A JP 30536189 A JP30536189 A JP 30536189A JP H0783048 B2 JPH0783048 B2 JP H0783048B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体基板上にpn接合分離して形成された半
導体領域の上方に該半導体領域の端部を横切って延設さ
れた導電層からの電界の影響により導電層下の半導体領
域の端部において電界集中が生じるのを防止するための
構造およびその形成方法に関し、特に半導体領域と導電
層が同程度の高電位に保たれ導電層と半導体基板間に高
電圧が加わる場合に有効なものである。
導体領域の上方に該半導体領域の端部を横切って延設さ
れた導電層からの電界の影響により導電層下の半導体領
域の端部において電界集中が生じるのを防止するための
構造およびその形成方法に関し、特に半導体領域と導電
層が同程度の高電位に保たれ導電層と半導体基板間に高
電圧が加わる場合に有効なものである。
ブラシレスモータなどの負荷を駆動するための回路とし
てPWMインバータ回路が従来より知られている。第４図
はPWMインバータ回路の１相分を示す概略構成図であ
る。高電位電源線１と接地間にはパワーMOSトランジス
タ2,3などのパワースイッチングデバイスがトーテムポ
ール接続されている。パワーMOSトランジスタ2,3の接続
点からこの相の出力が導出され、負荷に与えられる。
上，下アーム駆動回路4,5は、図示しない制御回路から
の上，下アーム制御信号をそれぞれ受けて、これらの制
御信号をそれぞれ上，下アームのパワーMOSトランジス
タ2,3をオン／オフさせるためのゲート信号に変換して
パワーMOSトランジスタ2,3に与える。
てPWMインバータ回路が従来より知られている。第４図
はPWMインバータ回路の１相分を示す概略構成図であ
る。高電位電源線１と接地間にはパワーMOSトランジス
タ2,3などのパワースイッチングデバイスがトーテムポ
ール接続されている。パワーMOSトランジスタ2,3の接続
点からこの相の出力が導出され、負荷に与えられる。
上，下アーム駆動回路4,5は、図示しない制御回路から
の上，下アーム制御信号をそれぞれ受けて、これらの制
御信号をそれぞれ上，下アームのパワーMOSトランジス
タ2,3をオン／オフさせるためのゲート信号に変換して
パワーMOSトランジスタ2,3に与える。
第５図は上，下アーム駆動回路4,5を１チップ６上に形
成した場合の絶縁分離の様子を示す断面図である。上ア
ーム駆動回路４は島７内に形成された領域８に形成さ
れ、下アーム駆動回路５は島９に形成される。上アーム
のパワーMOSトランジスタ２は高電圧領域で動作し、こ
のパワーMOSトランジスタ２を駆動する上アーム駆動回
路４も高電圧領域で動作しなければならないので、上ア
ーム駆動回路４が形成される領域８の電位は非常に高く
なる。このため、耐圧を十分に確保するため、島７の中
にn+埋込み拡散領域10とｎ拡散領域11とで囲まれたn-の
領域８を作り、この領域８に上アーム駆動回路４を形成
している。島７および島９はp-半導体基板12上に形成さ
れたn-エピタキシャル層をｐ分離拡散領域13によって分
離することにより形成される。また、領域８からの出入
力アルミ配線は領域7aの上方を通るので、配線による耐
圧低下を防ぐため、領域7aに配線の電界を緩和する構造
を設ける必要がある。
成した場合の絶縁分離の様子を示す断面図である。上ア
ーム駆動回路４は島７内に形成された領域８に形成さ
れ、下アーム駆動回路５は島９に形成される。上アーム
のパワーMOSトランジスタ２は高電圧領域で動作し、こ
のパワーMOSトランジスタ２を駆動する上アーム駆動回
路４も高電圧領域で動作しなければならないので、上ア
ーム駆動回路４が形成される領域８の電位は非常に高く
なる。このため、耐圧を十分に確保するため、島７の中
にn+埋込み拡散領域10とｎ拡散領域11とで囲まれたn-の
領域８を作り、この領域８に上アーム駆動回路４を形成
している。島７および島９はp-半導体基板12上に形成さ
れたn-エピタキシャル層をｐ分離拡散領域13によって分
離することにより形成される。また、領域８からの出入
力アルミ配線は領域7aの上方を通るので、配線による耐
圧低下を防ぐため、領域7aに配線の電界を緩和する構造
を設ける必要がある。
第６図は高電圧の島７の端部の領域7a付近を詳細に示す
断面図である。p-半導体基板12上に絶縁膜14が形成さ
れ、この絶縁膜14上にアルミ配線15が形成されている。
アルミ配線15はｎ拡散領域11と電気的に接続され、かつ
高電圧を保持している島７の上方を島７の端部の領域7a
を横切って低電圧の島９の方向に延びている。アルミ配
線15の下の絶縁膜14内には、ポリシリコンより成る導電
プレート16a〜16eが設けられている。両端の導電プレー
ト16a,16eはそれぞれｐ分離拡散領域13,n拡散領域11に
接続され、中間の導電プレート16b〜16dは電気的にフロ
ーティングの状態に保たれている。導電プレート16a〜1
6eは互いの端部が重なるように配列されている。
断面図である。p-半導体基板12上に絶縁膜14が形成さ
れ、この絶縁膜14上にアルミ配線15が形成されている。
アルミ配線15はｎ拡散領域11と電気的に接続され、かつ
高電圧を保持している島７の上方を島７の端部の領域7a
を横切って低電圧の島９の方向に延びている。アルミ配
線15の下の絶縁膜14内には、ポリシリコンより成る導電
プレート16a〜16eが設けられている。両端の導電プレー
ト16a,16eはそれぞれｐ分離拡散領域13,n拡散領域11に
接続され、中間の導電プレート16b〜16dは電気的にフロ
ーティングの状態に保たれている。導電プレート16a〜1
6eは互いの端部が重なるように配列されている。
p-半導体基板12とｐ分離拡散領域13とは低電位であり、
これらとpn接合分離された島７は高電位である。このた
めpn接合界面から両側に空乏層が延び、特に不純物濃度
が低いn-領域7aは完全に空乏化している。第６図中の点
線は、pn接合界面から両側に延びる空乏層のうち島７内
へ延びるものの等電位線を示している。
これらとpn接合分離された島７は高電位である。このた
めpn接合界面から両側に空乏層が延び、特に不純物濃度
が低いn-領域7aは完全に空乏化している。第６図中の点
線は、pn接合界面から両側に延びる空乏層のうち島７内
へ延びるものの等電位線を示している。
導電プレート16aはｐ分離拡散領域13の低電位に固定さ
れ、導電プレート16eはｎ拡散領域11の高電位に固定さ
れる。フローティング状態の導電プレート16b,16c,16d
は、導電プレート16a〜16e相互間の第１の容量と、アル
ミ配線15と各導電プレート16a〜16eとの間の第２の容量
とにより、ある電位に固定される。ここで、上記第1,第
２の容量を最適化することにより、導電プレート16a〜1
6eの電位を低電位から高電位に向ってほぼ直線的に変化
するように固定することが可能である。このようにする
ことにより、高電位のアルミ配線15からの電界の影響に
より、島７の端部の領域7a、特にその表面において電界
が集中することを防止できる。そこ結果、第６図の点線
に示すように、空乏層内の等電位線はn-領域7aの表面に
おいてｐ分離拡散領域13側に集中することなく、適当な
広がりをもって分布することになる。このようにして高
電位領域で動作する上アーム駆動回路４が形成される島
７の耐圧を高めている。
れ、導電プレート16eはｎ拡散領域11の高電位に固定さ
れる。フローティング状態の導電プレート16b,16c,16d
は、導電プレート16a〜16e相互間の第１の容量と、アル
ミ配線15と各導電プレート16a〜16eとの間の第２の容量
とにより、ある電位に固定される。ここで、上記第1,第
２の容量を最適化することにより、導電プレート16a〜1
6eの電位を低電位から高電位に向ってほぼ直線的に変化
するように固定することが可能である。このようにする
ことにより、高電位のアルミ配線15からの電界の影響に
より、島７の端部の領域7a、特にその表面において電界
が集中することを防止できる。そこ結果、第６図の点線
に示すように、空乏層内の等電位線はn-領域7aの表面に
おいてｐ分離拡散領域13側に集中することなく、適当な
広がりをもって分布することになる。このようにして高
電位領域で動作する上アーム駆動回路４が形成される島
７の耐圧を高めている。
従来の半導体装置における電界集中防止構造は以上のよ
うに構成されており、高電位のアルミ配線15からの電界
の影響を防ぐためには、導電プレート16a〜16eは互いの
端部どうしが重なっている必要がある。もし重なりがな
いと、導電プレート16a〜16e間の容量が極めて小さくな
って低電位側に近いフローティングの導電プレート16b
や16cの電位が高くなり過ぎたり、高電位のアルミ配線1
5からの電界がn-領域7aに直接に影響を及ぼしたりする
ようになる。その結果、n-領域7aの表面で電界集中が発
生し、島７の耐圧が低下する。
うに構成されており、高電位のアルミ配線15からの電界
の影響を防ぐためには、導電プレート16a〜16eは互いの
端部どうしが重なっている必要がある。もし重なりがな
いと、導電プレート16a〜16e間の容量が極めて小さくな
って低電位側に近いフローティングの導電プレート16b
や16cの電位が高くなり過ぎたり、高電位のアルミ配線1
5からの電界がn-領域7aに直接に影響を及ぼしたりする
ようになる。その結果、n-領域7aの表面で電界集中が発
生し、島７の耐圧が低下する。
導電プレート16a〜16eの互い端部を重ならせるために
は、隣接する導電プレートの端部を異なる高さ位置に形
成しなければならないので、製造過程において、導電プ
レート用のポリシリコン層の形成工程を２回行う必要が
ある。導電プレート16a〜16eの材料としてアルミニウム
を利用する場合も同様である。また、導電プレート16a
〜16e間の容量は、２回のポリシリコン層のパターニン
グ時のマスク合せずれの影響を受けて変動する。このよ
うに、従来の半導体装置における電界集中防止構造で
は、工程の複雑化により特性の安定性が悪く（すなわち
バラつきが多く）、歩留まりが低いという問題点かあっ
た。
は、隣接する導電プレートの端部を異なる高さ位置に形
成しなければならないので、製造過程において、導電プ
レート用のポリシリコン層の形成工程を２回行う必要が
ある。導電プレート16a〜16eの材料としてアルミニウム
を利用する場合も同様である。また、導電プレート16a
〜16e間の容量は、２回のポリシリコン層のパターニン
グ時のマスク合せずれの影響を受けて変動する。このよ
うに、従来の半導体装置における電界集中防止構造で
は、工程の複雑化により特性の安定性が悪く（すなわち
バラつきが多く）、歩留まりが低いという問題点かあっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、製造工程が簡単でかつ特性が安定している電
界集中防止構造およびその形成方法を得ることを目的と
する。
たもので、製造工程が簡単でかつ特性が安定している電
界集中防止構造およびその形成方法を得ることを目的と
する。
この発明は、第１導電型の半導体基板上にpn接合分離し
て形成された第２導電型の第１の半導体領域と、該第１
の半導体領域の上方に該第１の半導体領域の端部を横切
って延設された導電層とを備える半導体装置において、
導電層からの電界の影響により導電層下の第１の半導体
領域の端部において電界集中が生じるのを防止するため
の構造およびその形成方法を対象としている。
て形成された第２導電型の第１の半導体領域と、該第１
の半導体領域の上方に該第１の半導体領域の端部を横切
って延設された導電層とを備える半導体装置において、
導電層からの電界の影響により導電層下の第１の半導体
領域の端部において電界集中が生じるのを防止するため
の構造およびその形成方法を対象としている。
この発明に係る電界集中防止構造は、第１の半導体領域
の端部において該第１の半導体領域と導電層との間に形
成された絶縁膜と、この絶縁膜中に電気的にフローティ
ングの状態で形成された少なくとも１つの導電プレート
と、第１の半導体領域の端部の表面に、導電プレートと
交互に並びかつ互いの端部が重なるように形成された少
なくとも１つの第１導電型の第２の半導体領域とを備え
て構成されている。
の端部において該第１の半導体領域と導電層との間に形
成された絶縁膜と、この絶縁膜中に電気的にフローティ
ングの状態で形成された少なくとも１つの導電プレート
と、第１の半導体領域の端部の表面に、導電プレートと
交互に並びかつ互いの端部が重なるように形成された少
なくとも１つの第１導電型の第２の半導体領域とを備え
て構成されている。
また、この発明に係る他の電界集中防止構造は、第１の
半導体領域の端部において該第１の半導体領域と導電層
との間に配設された絶縁膜と、半導体基板表面に露出し
た、pn接合分離の接合面の終端をまたいで、絶縁膜中に
配設された第１の導電プレートと、第１の半導体領域の
端部の表面に島状に配設されるとともに、少なくとも１
つが第１の導電プレートと互いに端部が重なるように配
設された第１導電型の第２の半導体領域と、絶縁膜中に
電気的にフローティングの状態で配設され、第２の半導
体領域と交互に並びかつ互いに端部が重なる少なくとも
１つの第２の導電プレートとを備えて構成されている。
半導体領域の端部において該第１の半導体領域と導電層
との間に配設された絶縁膜と、半導体基板表面に露出し
た、pn接合分離の接合面の終端をまたいで、絶縁膜中に
配設された第１の導電プレートと、第１の半導体領域の
端部の表面に島状に配設されるとともに、少なくとも１
つが第１の導電プレートと互いに端部が重なるように配
設された第１導電型の第２の半導体領域と、絶縁膜中に
電気的にフローティングの状態で配設され、第２の半導
体領域と交互に並びかつ互いに端部が重なる少なくとも
１つの第２の導電プレートとを備えて構成されている。
第１の導電プレートは、半導体基板と電気的に接続され
てもよい。
てもよい。
また、この発明に係る電界集中防止構造の形成方法は、
第１の半導体領域の端部の上に第１の絶縁膜を形成する
工程と、この第１の絶縁膜上に少なくとも１つの導電プ
レートを形成する工程と、導電プレートをマスクとして
第１の半導体領域内に不純物を導入し、第１の半導体領
域の端部の表面に、導電プレートと交互に並びかつ互い
の端部が重なる少なくとも１つの第１導電形の第２の半
導体領域を形成する工程と、第１の絶縁膜および導電プ
レート上に第２の絶縁膜を形成する工程とを備えて構成
され、導電層は第２の絶縁膜上に形成される。
第１の半導体領域の端部の上に第１の絶縁膜を形成する
工程と、この第１の絶縁膜上に少なくとも１つの導電プ
レートを形成する工程と、導電プレートをマスクとして
第１の半導体領域内に不純物を導入し、第１の半導体領
域の端部の表面に、導電プレートと交互に並びかつ互い
の端部が重なる少なくとも１つの第１導電形の第２の半
導体領域を形成する工程と、第１の絶縁膜および導電プ
レート上に第２の絶縁膜を形成する工程とを備えて構成
され、導電層は第２の絶縁膜上に形成される。
この発明による電界集中防止構造においては、導電プレ
ートと第２の半導体領域間、導電層と導電プレート間お
よび導電層と第２の半導体領域間はそれぞれ容量結合し
ている。そして導電プレートおよび第２の半導体領域
は、上記容量結合の容量、すなわち導電層，導電プレー
トおよび第２の半導体領域相互間の容量に応じた電位に
固定される。これらの容量を最適化することにより、第
１の半導体領域の端部における電界集中を防止できる。
ートと第２の半導体領域間、導電層と導電プレート間お
よび導電層と第２の半導体領域間はそれぞれ容量結合し
ている。そして導電プレートおよび第２の半導体領域
は、上記容量結合の容量、すなわち導電層，導電プレー
トおよび第２の半導体領域相互間の容量に応じた電位に
固定される。これらの容量を最適化することにより、第
１の半導体領域の端部における電界集中を防止できる。
また、この発明による電界集中防止構造の形成方法にお
いては、第２の半導体領域は導電プレートをマスクとし
て自己整合的に形成される。したがって両者の位置ずれ
は発生せず、導電プレートと第２の半導体領域間の容量
として常に安定したものが得られる。また導電プレート
の成形工程は１回で済む。
いては、第２の半導体領域は導電プレートをマスクとし
て自己整合的に形成される。したがって両者の位置ずれ
は発生せず、導電プレートと第２の半導体領域間の容量
として常に安定したものが得られる。また導電プレート
の成形工程は１回で済む。
第１図はこの発明による半導体装置における電界集中防
止構造の一実施例を示す断面図である。p-半導体基板12
上にはｐ分離拡散領域13により分離された島７が形成さ
れている。島７内には、n+埋込み拡散領域10とｎ拡散領
域11とで囲まれたn-領域８が形成され、このn-領域８内
に高電圧領域で動作する第４図の上アーム駆動回路４が
例えば形成される。島７の端部の領域7aの表面部には、
ｐ拡散領域18a,18bが形成されている。
止構造の一実施例を示す断面図である。p-半導体基板12
上にはｐ分離拡散領域13により分離された島７が形成さ
れている。島７内には、n+埋込み拡散領域10とｎ拡散領
域11とで囲まれたn-領域８が形成され、このn-領域８内
に高電圧領域で動作する第４図の上アーム駆動回路４が
例えば形成される。島７の端部の領域7aの表面部には、
ｐ拡散領域18a,18bが形成されている。
島７およびｐ分離拡散領域13上には絶縁膜14が形成さ
れ、この絶縁膜14上にアルミ配線15などの導電層が形成
されている。アルム配線15はｎ拡散領域11と電気的に接
続され、かつ高電圧を保持している島７の上方を島７の
端部の領域7aを横切って図示しない低電圧の島（第５図
の島９）の方向へ延びている。アルミ配線15の下の絶縁
膜14内には、ポリシリコンやアルミニウムなどの導電体
より成る導電プレート17a〜17cが設けられている。両端
の導電プレート17a,17cはそれぞれｐ分離拡散領域13,n
拡散領域11に接続され、中間の導電プレート17bは電気
的にフローティングの状態に保たれている。導電プレー
ト17a〜17cとｐ拡散領域18a,18bは交互に配置され、か
つ互いの端部が重なるように整列されている。
れ、この絶縁膜14上にアルミ配線15などの導電層が形成
されている。アルム配線15はｎ拡散領域11と電気的に接
続され、かつ高電圧を保持している島７の上方を島７の
端部の領域7aを横切って図示しない低電圧の島（第５図
の島９）の方向へ延びている。アルミ配線15の下の絶縁
膜14内には、ポリシリコンやアルミニウムなどの導電体
より成る導電プレート17a〜17cが設けられている。両端
の導電プレート17a,17cはそれぞれｐ分離拡散領域13,n
拡散領域11に接続され、中間の導電プレート17bは電気
的にフローティングの状態に保たれている。導電プレー
ト17a〜17cとｐ拡散領域18a,18bは交互に配置され、か
つ互いの端部が重なるように整列されている。
p-半導体基板12とｐ分離拡散領域13とは低電位であり、
これらとpn接合分離された島７は高電位である。このた
め、pn接合界面から両側に空乏層が延び、特に不純物濃
度が低いn-領域7aは完全に空乏化している。第１図中の
点線は、pn接合界面から両側に延びる空乏層のうち島７
内へ延びるものの等電位線を表わしている。
これらとpn接合分離された島７は高電位である。このた
め、pn接合界面から両側に空乏層が延び、特に不純物濃
度が低いn-領域7aは完全に空乏化している。第１図中の
点線は、pn接合界面から両側に延びる空乏層のうち島７
内へ延びるものの等電位線を表わしている。
導電プレート17aはｐ分離拡散領域13の低電位に固定さ
れ、導電プレート17cはｎ拡散領域11の高電位に固定さ
れる。導電プレート17a,17b,17cおよびｐ拡散領域18a,1
8bの各隣接するものの間、アルミ配線15と各導電プレー
ト17a,17b,17cの間、およびアルミ配線15と各ｐ拡散領
域18a,18bの間は、それらの間に存在する容量によって
それぞれ容量結合されている。したがってその容量結合
の容量に応じて、フローティング状態の導電プレート17
bおよび、同じくフローティング状態のｐ拡散領域18a,1
8bはある電位に固定される。
れ、導電プレート17cはｎ拡散領域11の高電位に固定さ
れる。導電プレート17a,17b,17cおよびｐ拡散領域18a,1
8bの各隣接するものの間、アルミ配線15と各導電プレー
ト17a,17b,17cの間、およびアルミ配線15と各ｐ拡散領
域18a,18bの間は、それらの間に存在する容量によって
それぞれ容量結合されている。したがってその容量結合
の容量に応じて、フローティング状態の導電プレート17
bおよび、同じくフローティング状態のｐ拡散領域18a,1
8bはある電位に固定される。
ここで、上記容量結合の容量を最適化することにより、
導電プレート17a〜17cおよびｐ拡散領域18a,18bの電位
を、低電位から高電位に向ってほぼ直線的に変化するよ
うに固定することが可能である。このようにすることに
より、高電位のアルミ配線15からの電界の影響により、
島７の端部の領域7a、特にその表面において電界が集中
することを防止できる。その結果、第１図の点線に示す
ように、空乏層内の等電位線はn-領域7aの表面において
ｐ分離拡散領域13側に集中することなく、適当な広がり
をもって分布することになる。このようにして、高電圧
領域で動作する第４図の上アーム駆動回路４が例えば形
成される島７の耐圧を高めることができる。
導電プレート17a〜17cおよびｐ拡散領域18a,18bの電位
を、低電位から高電位に向ってほぼ直線的に変化するよ
うに固定することが可能である。このようにすることに
より、高電位のアルミ配線15からの電界の影響により、
島７の端部の領域7a、特にその表面において電界が集中
することを防止できる。その結果、第１図の点線に示す
ように、空乏層内の等電位線はn-領域7aの表面において
ｐ分離拡散領域13側に集中することなく、適当な広がり
をもって分布することになる。このようにして、高電圧
領域で動作する第４図の上アーム駆動回路４が例えば形
成される島７の耐圧を高めることができる。
第2A図ないし第2F図は第１図の電界集中防止構造の形成
方法を示す断面図である。まず、第2A図に示すように、
p-半導体基板12の所定領域に高濃度のｎ型不純物を添加
し、その上にn-半導体をエピタキシャル成長させること
により、p-半導体基板12上にn-エピタキシャル層19が形
成され、かつ両者のpn接合界面の所定領域にn+埋込み拡
散層10が形成されたエピタキシャル基板を準備する。
方法を示す断面図である。まず、第2A図に示すように、
p-半導体基板12の所定領域に高濃度のｎ型不純物を添加
し、その上にn-半導体をエピタキシャル成長させること
により、p-半導体基板12上にn-エピタキシャル層19が形
成され、かつ両者のpn接合界面の所定領域にn+埋込み拡
散層10が形成されたエピタキシャル基板を準備する。
次に第2B図に示すように、ｐ型不純物の選択拡散によっ
てｐ分離拡散領域13を形成することにより、島７を形成
する。また島７において、ｎ型不純物の選択拡散によっ
てｎ拡散領域11を形成することにとより、n+埋込み拡散
層10とｎ拡散領域11とで囲まれたn-領域８を形成する。
そして、島７およびｐ分離拡散領域13上にシリコン酸化
膜20を形成し、これをパターニングすることによりコン
タクトホール21を形成する。しかる後、ポリシリコンや
アルミニウムなどの導電体より成る導電22を全面に形成
する。
てｐ分離拡散領域13を形成することにより、島７を形成
する。また島７において、ｎ型不純物の選択拡散によっ
てｎ拡散領域11を形成することにとより、n+埋込み拡散
層10とｎ拡散領域11とで囲まれたn-領域８を形成する。
そして、島７およびｐ分離拡散領域13上にシリコン酸化
膜20を形成し、これをパターニングすることによりコン
タクトホール21を形成する。しかる後、ポリシリコンや
アルミニウムなどの導電体より成る導電22を全面に形成
する。
次に、第2C図に示すように、導電層22上にレジストパタ
ーン23を形成し、このレジストパターン23をマスクとし
て導電層22をエッチングすることにより、導電プレート
17a,17b,17cを形成する。導電プレート17a,17cはコンタ
クトホール21を介してｐ分離拡散領域13およびｎ拡散領
域11とそれぞれ接続されている。そして、次工程のイオ
ン注入におけるマスク用のレジストパターン24を形成す
る。
ーン23を形成し、このレジストパターン23をマスクとし
て導電層22をエッチングすることにより、導電プレート
17a,17b,17cを形成する。導電プレート17a,17cはコンタ
クトホール21を介してｐ分離拡散領域13およびｎ拡散領
域11とそれぞれ接続されている。そして、次工程のイオ
ン注入におけるマスク用のレジストパターン24を形成す
る。
次に、導電プレート17a,17b,17c（およびそれらの上の
レジストパターン23）およびレジストパターン24をマス
クとして、ボロンなどのｐ型不純物をn-領域7a内にイオ
ン注入する。そして、レジストパターン23,24を除去し
た後、アニールを行うことにより、第2D図に示すよう
に、n-領域7a内にｐ拡散領域18a,18bを形成する。
レジストパターン23）およびレジストパターン24をマス
クとして、ボロンなどのｐ型不純物をn-領域7a内にイオ
ン注入する。そして、レジストパターン23,24を除去し
た後、アニールを行うことにより、第2D図に示すよう
に、n-領域7a内にｐ拡散領域18a,18bを形成する。
次に、第2E図に示すように、パッシベーション酸化膜25
を全面に付着した後、写真製版によりｎ拡散領域11上に
コンタクトホール26を開ける。そして最後に、Al−Siス
パッタを行い、第2F図に示すようにパッシベーション酸
化膜25上にアルミ配線15を形成する。このアルミ配線15
はコンタクトホール26を介してｎ拡散領域11と接続され
る以外は、シリコン酸化膜20およびパッシベーション酸
化膜25より成る絶縁膜（第１図の絶縁膜14に相当）によ
り絶縁されている。
を全面に付着した後、写真製版によりｎ拡散領域11上に
コンタクトホール26を開ける。そして最後に、Al−Siス
パッタを行い、第2F図に示すようにパッシベーション酸
化膜25上にアルミ配線15を形成する。このアルミ配線15
はコンタクトホール26を介してｎ拡散領域11と接続され
る以外は、シリコン酸化膜20およびパッシベーション酸
化膜25より成る絶縁膜（第１図の絶縁膜14に相当）によ
り絶縁されている。
上記実施例によれば、導電プレート17a,17b,17cを形成
するためのポリシリコンやアルミニウムなどの導電層22
の形成工程は、第2B図の工程１回で済む。また、ｐ拡散
領域18a,18bは導電プレート17a,17b,17cをマスクとして
自己整合的に形成されるので、位置ずれは生じず、しか
も導電プレート17a,17bb,17cとｐ拡散領域18a,18bの各
隣接端部間には必ず、拡散時間などの拡散条件に応じた
重なりが生じる。この重なりは拡散条件により厳密に制
御可能である。したがって、導電プレート17a,17b,17c
とｐ拡散領域18a,18b間の容量として常に安定したもの
が得られ、電界集中防止特性もバラつかず安定したもの
となる。
するためのポリシリコンやアルミニウムなどの導電層22
の形成工程は、第2B図の工程１回で済む。また、ｐ拡散
領域18a,18bは導電プレート17a,17b,17cをマスクとして
自己整合的に形成されるので、位置ずれは生じず、しか
も導電プレート17a,17bb,17cとｐ拡散領域18a,18bの各
隣接端部間には必ず、拡散時間などの拡散条件に応じた
重なりが生じる。この重なりは拡散条件により厳密に制
御可能である。したがって、導電プレート17a,17b,17c
とｐ拡散領域18a,18b間の容量として常に安定したもの
が得られ、電界集中防止特性もバラつかず安定したもの
となる。
第３図はこの発明による電界集中防止構造の他の実施例
を示す断面図である。この実施例では、導電プレート17
a,17b,17cとｐ拡散領域18a,18bによる容量結合の構造
が、高電位のｎ拡散領域11にまで達せず、n-領域7aの途
中で終了している。したがって、右端の導電プレート17
cはｎ拡散領域11に接続されず、フローティング状態と
なっている。しかし、この実施例においても、先の実施
例と同じく、容量結合の各容量を最適化することによ
り、導電プレート17a〜17cおよびｐ拡散領域18a,18bの
電位を、低電位から高電位に向ってほぼ直線的に変化す
るように固定することが可能である。こうすることによ
り、先の実施例と同じく、高電位のアルミ配線15からの
電界の影響により島７の端部の領域7a、特にその表面に
おいて電界集中が発生するのを防止できる。
を示す断面図である。この実施例では、導電プレート17
a,17b,17cとｐ拡散領域18a,18bによる容量結合の構造
が、高電位のｎ拡散領域11にまで達せず、n-領域7aの途
中で終了している。したがって、右端の導電プレート17
cはｎ拡散領域11に接続されず、フローティング状態と
なっている。しかし、この実施例においても、先の実施
例と同じく、容量結合の各容量を最適化することによ
り、導電プレート17a〜17cおよびｐ拡散領域18a,18bの
電位を、低電位から高電位に向ってほぼ直線的に変化す
るように固定することが可能である。こうすることによ
り、先の実施例と同じく、高電位のアルミ配線15からの
電界の影響により島７の端部の領域7a、特にその表面に
おいて電界集中が発生するのを防止できる。
なお、左端の導電プレート17aとｐ分離拡散領域13との
間の容量を極めて大きくし、これらの間を強く容量結合
することができれば、第３図の実施例の導電プレート17
cと同様に導電プレート17aもフローティング状態に置か
れてもよい。
間の容量を極めて大きくし、これらの間を強く容量結合
することができれば、第３図の実施例の導電プレート17
cと同様に導電プレート17aもフローティング状態に置か
れてもよい。
また、上記実施例ではアルミ配線15は島７のｎ拡散領域
11に接続されているが、島７との接続に関係なく、島７
と同程度の電位の導電層が島７の端部上方を横切る場合
すべてこの発明は有効である。
11に接続されているが、島７との接続に関係なく、島７
と同程度の電位の導電層が島７の端部上方を横切る場合
すべてこの発明は有効である。
以上説明したように、この発明の電界集中防止構造によ
れば、第１の半導体領域の端部と導電層とを絶縁する絶
縁膜中に少なくとも１つの導電プレートを設けるととも
に、第１の半導体領域の端部の表面に導電プレートと交
互に整列する少なくとも１つの第２の半導体領域を設け
ている。また、この発明の他の電界集中防止構造によれ
ば、第１の半導体領域の端部において該第１の半導体領
域と導電層との間に配設された絶縁膜と、半導体基板表
面に露出した、pn接合分離の接合面の終端をまたいで、
絶縁膜中に配設された第１の導電プレートと、第１の半
導体領域の端部の表面に島状に配設されるとともに、少
なくとも１つが第１の導電プレートと互いに端部が重な
るように配設された第１導電型の第２の半導体領域と、
絶縁膜中に電気的にフローティングの状態で配設され、
第２の半導体領域と交互に並びかつ互いに端部が重なる
少なくとも１つの第２の導電プレートとを設けている。
このようにして、導電プレートと第２の半導体領域の
間、導電層と導電プレートの間、および導電層と第２の
半導体領域の間がそれぞれ容量結合されるように構成す
ることにより、その容量結合の各容量に応じ導電プレー
トおよび第２の半導体領域の電位が固定されるようにし
たので、上記容量の最適化により第１の半導体領域の端
部における電界集中を防止することができる。
れば、第１の半導体領域の端部と導電層とを絶縁する絶
縁膜中に少なくとも１つの導電プレートを設けるととも
に、第１の半導体領域の端部の表面に導電プレートと交
互に整列する少なくとも１つの第２の半導体領域を設け
ている。また、この発明の他の電界集中防止構造によれ
ば、第１の半導体領域の端部において該第１の半導体領
域と導電層との間に配設された絶縁膜と、半導体基板表
面に露出した、pn接合分離の接合面の終端をまたいで、
絶縁膜中に配設された第１の導電プレートと、第１の半
導体領域の端部の表面に島状に配設されるとともに、少
なくとも１つが第１の導電プレートと互いに端部が重な
るように配設された第１導電型の第２の半導体領域と、
絶縁膜中に電気的にフローティングの状態で配設され、
第２の半導体領域と交互に並びかつ互いに端部が重なる
少なくとも１つの第２の導電プレートとを設けている。
このようにして、導電プレートと第２の半導体領域の
間、導電層と導電プレートの間、および導電層と第２の
半導体領域の間がそれぞれ容量結合されるように構成す
ることにより、その容量結合の各容量に応じ導電プレー
トおよび第２の半導体領域の電位が固定されるようにし
たので、上記容量の最適化により第１の半導体領域の端
部における電界集中を防止することができる。
また、この発明の電界集中防止構造の形成方法によれ
ば、第２の半導体領域は導電プレートをマスクとして自
己整合的に形成されるようにしたので、導電プレートと
第２の半導体領域間の容量として常に安定したものが得
られるとともに、導電プレートの成形工程は１回で済
む。
ば、第２の半導体領域は導電プレートをマスクとして自
己整合的に形成されるようにしたので、導電プレートと
第２の半導体領域間の容量として常に安定したものが得
られるとともに、導電プレートの成形工程は１回で済
む。
その結果、製造工程が簡単でかつ特性が安定している電
界集中防止構造およびその形成方法を得ることができる
という効果がある。
界集中防止構造およびその形成方法を得ることができる
という効果がある。
第１図はこの発明による電界集中防止構造の一実施例を
示す断面図、第2A図〜第2F図は第１図の構造の形成手順
を示す断面図、第３図はこの発明による電界集中防止構
造の他の実施例を示す断面図、第４図は従来のPWMイン
バータ回路の１相分を示す概略構成図、第５図は高電位
の島と低電位の島の絶縁分離の様子を示す断面図、第６
図は従来の電界集中防止構造を示す断面図である。 図において、７は島（第１の半導体領域）、12はp-半導
体基板、13はｐ分離拡散領域、14は絶縁膜、15はアルミ
配線（導電層）、17a〜17cは導電プレート、18aおよび1
8bはｐ拡散領域（第２の半導体領域）である。 なお、各図中同一符号は同一または相当部分を示す。
示す断面図、第2A図〜第2F図は第１図の構造の形成手順
を示す断面図、第３図はこの発明による電界集中防止構
造の他の実施例を示す断面図、第４図は従来のPWMイン
バータ回路の１相分を示す概略構成図、第５図は高電位
の島と低電位の島の絶縁分離の様子を示す断面図、第６
図は従来の電界集中防止構造を示す断面図である。 図において、７は島（第１の半導体領域）、12はp-半導
体基板、13はｐ分離拡散領域、14は絶縁膜、15はアルミ
配線（導電層）、17a〜17cは導電プレート、18aおよび1
8bはｐ拡散領域（第２の半導体領域）である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】第１導電型の半導体基板上にpn接合分離し
て形成された第２導電型の第１の半導体領域と、該第１
の半導体領域の上方に該第１の半導体領域の端部を横切
って延設された導電層とを備える半導体装置において、
前記導電層からの電界の影響により前記導電層下の前記
第１の半導体領域の端部において電界集中が生じるのを
防止するための構造であって、 前記第１の半導体領域の端部において該第１の半導体領
域と前記導電層との間に形成された絶縁膜と、 前記絶縁膜中に電気的にフローティングの状態で形成さ
れた少なくとも１つの導電プレートと、 前記第１の半導体領域の端部の表面に、前記導電プレー
トと交互に並びかつ互いの端部が重なるように形成され
た少なくとも１つの第１導電型の第２の半導体領域とを
備える半導体装置における電界集中防止構造。 - 【請求項２】第１導電型の半導体基板にpn接合分離して
配設された第２導電型の半導体領域と、該第１の半導体
領域の上方に該第１の半導体領域の端部を横切って延設
された導電層とを備える半導体装置において、前記導電
層からの電界の影響により前記導電層下の前記第１の半
導体領域の端部において電界集中が生じるのを防止する
ための構造であって、 前記第１の半導体領域の端部において該第１の半導体領
域と前記導電層との間に配設された絶縁膜と、 前記半導体基板表面に露出した、前記pn接合分離の接合
面の終端をまたいで、絶縁膜中に配設された第１の導電
プレートと、 前記第１の半導体領域の端部の表面に島状に配設される
とともに、少なくとも１つが前記第１の導電プレートと
互いに端部が重なるように配設された第１導電型の第２
の半導体領域と、 前記絶縁膜中に電気的にフローティングの状態で配設さ
れ、第２の半導体領域と交互に並びかつ互いに端部が重
なる少なくとも１つの第２の導電プレートとを備える半
導体装置における電界集中防止構造。 - 【請求項３】前記第１の導電プレートは前記半導体基板
と電気的に接続される、請求項２記載の半導体装置にお
ける電界集中防止構造。 - 【請求項４】第１導電型の半導体基板上にpn接合分離し
て形成された第２導電型の第１の半導体領域と、該第１
の半導体領域の上方に該第１の半導体領域の端部を横切
って延設された導電層とを備える半導体装置において、
前記導電層からの電界の影響により前記導電層下の前記
第１の半導体領域の端部において電界集中が生じるのを
防止するための構造の形成方法であって、 前記第１の半導体領域の端部の上に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜上に少なくとも１つの導電プレートを
形成する工程と、 前記導電プレートをマスクとして前記第１の半導体領域
内に不純物を導入し、前記第１の半導体領域の端部の表
面に、前記導電プレートと交互に並びかつ互いの端部が
重なる少なくとも１つの第１導電形の第２の半導体領域
を形成する工程と、 前記第１の絶縁膜および前記導電プレート上に第２の絶
縁膜を形成する工程とを備え、 前記導電層は前記第２の絶縁膜上に形成される半導体装
置における電界集中防止構造の形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30536189A JPH0783048B2 (ja) | 1989-11-22 | 1989-11-22 | 半導体装置における電界集中防止構造およびその形成方法 |
| DE19904036958 DE4036958C2 (de) | 1989-11-22 | 1990-11-20 | Struktur zur Vermeidung von Feldkonzentrationen in einem Halbleiterbauelement und Verfahren zur Herstellung einer derartigen Struktur |
| US07/807,754 US5204545A (en) | 1989-11-22 | 1991-12-17 | Structure for preventing field concentration in semiconductor device and method of forming the same |
| US08/020,719 US5334546A (en) | 1989-11-22 | 1993-02-22 | Method of forming a semiconductor device which prevents field concentration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30536189A JPH0783048B2 (ja) | 1989-11-22 | 1989-11-22 | 半導体装置における電界集中防止構造およびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165049A JPH03165049A (ja) | 1991-07-17 |
| JPH0783048B2 true JPH0783048B2 (ja) | 1995-09-06 |
Family
ID=17944193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30536189A Expired - Lifetime JPH0783048B2 (ja) | 1989-11-22 | 1989-11-22 | 半導体装置における電界集中防止構造およびその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0783048B2 (ja) |
| DE (1) | DE4036958C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10847610B2 (en) | 2018-04-16 | 2020-11-24 | Panasonic Semiconductor Solutions Co., Ltd. | Semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739004B2 (ja) * | 1992-01-16 | 1998-04-08 | 三菱電機株式会社 | 半導体装置 |
| DE19631872C2 (de) * | 1996-08-07 | 2003-04-17 | Daimler Chrysler Ag | Vertikales Halbleiterbauelement |
| DE19741167C2 (de) * | 1997-09-18 | 1999-08-12 | Siemens Ag | Randstruktur für ein Halbleiterbauelement |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1245765A (en) * | 1967-10-13 | 1971-09-08 | Gen Electric | Surface diffused semiconductor devices |
| DE3220250A1 (de) * | 1982-05-28 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit planarstruktur |
| US4789886A (en) * | 1987-01-20 | 1988-12-06 | General Instrument Corporation | Method and apparatus for insulating high voltage semiconductor structures |
| DE3721001A1 (de) * | 1987-06-25 | 1989-01-05 | Bosch Gmbh Robert | Hochsperrendes halbleiterbauelement |
-
1989
- 1989-11-22 JP JP30536189A patent/JPH0783048B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-20 DE DE19904036958 patent/DE4036958C2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10847610B2 (en) | 2018-04-16 | 2020-11-24 | Panasonic Semiconductor Solutions Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4036958C2 (de) | 1995-04-20 |
| JPH03165049A (ja) | 1991-07-17 |
| DE4036958A1 (de) | 1991-05-23 |
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