JP3043879B2 - 貫通電流制御回路 - Google Patents
貫通電流制御回路Info
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Description
態で本来流れてはならない電源・接地間等の貫通電流を
規制するための貫通電流制御回路に関するものである。
ータの書き込みや消去のために通常電圧よりも高い電圧
が必要となるので、同一ICチップ内に昇圧回路を構成
して、その通常電圧を例えば2倍に昇圧して書き込み/
消去用の電圧を発生させることが行われる。
路がある。この回路は、第1のタイミングでMP(Pチ
ャンネルMOST)1とMN(NチャンネルMOST)
1をオンさせ、これにより電源端子1の電圧Vccをコ
ンデンサC1に図示の極性で充電する。次の第2のタイ
ミングで、MP2、MP3、MN2をオンさせて、MP
2、MN2のルートで電源端子1の電圧Vccをコンデ
ンサC2に図示の極性で充電すると同時に、MP2、M
P3のルートで電源端子1の電圧VccとコンデンサC
1の電圧Vccを加算した2Vccの電圧を図示の極性
でコンデンサC3に充電する。次の第3のタイミングで
MN3、MN4をオンさせて、コンデンC1とコンデン
サC2の電荷を加算した2Vccの電荷をコンデンサC
4に図示の極性で充電する。以後、上記した第1のタイ
ミング〜第3のタイミングを繰り返す。
に充電された電圧+2Vccが、また出力端子3にはコ
ンデンサC4に充電された電圧−2Vccが得られる。
N3とMP1、MN3とMP3が同時にオンすると、電
源と接地が短絡されたり、コンデンサC3が短絡され
て、そこに貫通電流が流れ、昇圧回路が正常動作しなく
なる。MP2とMN1が同時にオンしても、またMN2
とMN4が同時にオンしても同様の事態が発生する。こ
れらは、電源投入時に各MOSTのゲートを制御する制
御系の状態が定まらないために発生するものであり、消
費電流も増大する。
した回路であり、接地側を1個のMNa、電源側をn個
のMPa〜MPnで構成した場合であり、このときは制
御系4からのゲート信号Φpa〜Φpnが「L」レベル
のとき、対応するMPa〜MPnがオンし、ゲート信号
Φnaが「H」レベルのとき、対応するMNaがオンす
る。そして、MNaとMPa〜MPnの内の1個以上と
が同時にオンすると電源・接地間に貫通電流が流れる。
をn個のMNa〜MNnで構成した場合であり、このと
きは制御系5のゲート信号Φpaが「L」レベルのとき
対応するMPaがオンし、ゲート信号Φna〜Φnnが
「H」レベルのとき、対応するMNa〜MNnがオンす
る。そして、MPaとMNa〜MNnの内の1個以上と
が同時にオンすると電源・接地間に貫通電流が流れる。
生することを避けるために、制御系4、5に対して外部
からリセットをかけたり、その制御系4、5内にパワー
オンリセット回路を内蔵させて内部でリセットをかける
等の対策を施していた。
ットをかけようとしても、使用状況によっては困難な場
合もあり、また1チップICのときは端子数を増やす必
要もあった。パワーオンリセットのような内部のリセッ
トは、正常にかからない場合があったり、またそのため
の回路に大きな面積を占めるので、チップサイズが拡大
し、コストアップの要因となっていた。
て、僅かな回路付加のみで定常的或は準定常的な貫通電
流が発生しないようにした貫通電流制御回路を提供する
ことである。
源と接地との間に直列接続され又はコンデンサとループ
接続されるよう直列接続された第1及び第2スイッチン
グ素子と、該第1スイッチング素子に並列された1又は
2以上の別のスイッチング素子と、前記第2スイッチン
グ素子の入力側に接続された論理回路とを具備し、前記
第1スイッチング素子用の制御信号及び前記1又は2以
上の別のスイッチング素子用の個々の制御信号を前記論
理回路に各々分岐して入力させると共に、前記第2スイ
ッチング素子用の制御信号を前記論理回路に入力させ、
前記第2スイッチング素子用の制御信号がオン用のとき
で、且つ前記第1のスイッチング素子用の制御信号及び
前記1又は2以上の別のスイッチング素子用の各制御信
号の内の少なくとも1つがオン用のとき、前記論理回路
により前記第2のスイッチング素子がオフされるように
構成した。
図1はその一実施例の回路図である。図6と同様のもの
には同一の符号を付した。MPa〜MPnは、それがオ
ンするのは制御系4から出力するゲート信号Φpa〜Φ
pnが「L」レベルのときである。そこで、このゲート
信号Φpa〜Φpnのいずれか1つ以上が「L」レベル
のときは、MNaをオンするためにゲート信号Φnaが
「H」レベルになっても、これがMNaのゲートに入力
しないようにして、そのMNaをオンさせない。
のゲート信号Φpa〜ΦpnとMNaのゲート信号Φn
aの全てを入力するナンドゲート6を設け、このナンド
ゲート6の出力をインバータ7で反転してから、MNa
のゲートに印加している。
信号Φpa〜Φpnのすべてが「H」レベル(MPa〜
MPnのすべてがオフ)で、且つゲート信号Φnaが
「H」レベルのときに始めて、「H」レベルとなり、M
Naがオンする。
同様のものには同一の符号を付している。MNa〜MN
nは、それがオンするのは制御系5から出力するゲート
信号Φna〜Φnnが「H」レベルのときである。そこ
で、このゲート信号Φna〜Φnnのいずれか1つ以上
が「H」レベルのときは、MPaをオンするためにゲー
ト信号Φpaが「L」レベルになっても、これがMPa
のゲートに入力しないようにして、そのMPaをオンさ
せない。
ート信号Φna〜ΦnnとMPaのゲート信号Φpaの
全てを入力するノアゲート8を設け、このノアゲート8
の出力をインバータ9で反転してから、MPaのゲート
に印加している。
信号Φna〜Φnnのすべてが「L」レベル(MNa〜
MNnのすべてがオフ)で、且つゲート信号Φpaが
「L」レベルのときに始めて、「L」レベルとなり、M
Paがオンする。
的回路図である。このナンドゲート6は、n+1個の入
力端子61〜6n+1、出力端子60、出力端子60と
電源との間に並列接続したn+1個のMP21〜MP2
n+1、出力端子60と接地間に直列接続したn+1個
のMN21〜MN2n+1からなる。そして、入力端子
61〜6n+1の全ての電位が「H」レベルになると、
MP21〜MP2n+1がオフ、MN21〜MN2n+
1がオンして、出力端子60が「L」レベルとなる。
い制御系4に接続されたナンドゲート6の場合、その入
力が定まらないため、ナンドゲート6を構成しているM
N21〜MN2n+1とMP21〜MP2n+1のいず
れか1つ以上が同時にオンする状態が考えられる。この
とき、ナンドゲート6の出力は、MP21〜MP2n+
1のオン抵抗とMN21〜MN2n+1のオン抵抗で決
まる中間電位となる。このため、図1におけるナンドゲ
ート6の出力は中間電位となり、インバータ7のしきい
値によってはその中間電位を「L」レベルと認識し、そ
の出力には「H」レベルを出し、MNaがオンする。こ
のような状態のとき、MPa〜MPnのゲートも定まら
ず、MPa〜MPnのいずれかがオンすれば、MNaと
の間で貫通電流が流れることになる。
n+1の直列接続によって、MN21の閾値がみかけ上
高くなる。VtnをMN21〜MNn+1の各々の閾値
とすると、電源投入時に、電源電圧Vccが、「(n+
1)・Vtn≧Vcc」を満足する値にまで上昇しない
かぎり、MN21はオンしない。
〜MP2n+1の閾値Vtpは、「(n+1)・Vtn
>>Vtp」の関係にあるので、電源投入時でゲート電
位が定まらないときでも、こちらがMN21〜MN2n
+1よりも早いタイミングでオンする。
信号が出力される。図1の回路では、これがインバータ
7で反転されて「L」レベルとなるので、MNaはオフ
の状態を保持し、貫通電流は流れない。
回路図である。このノアゲート8は、n+1個の入力端
子81〜8n+1、出力端子80、出力端子80と電源
との間に直列接続したn+1個のMP31〜MP3n+
1、出力端子80と接地間に並列接続したn+1個のM
N31〜MN3n+1からなる。そして、入力端子81
〜8n+1の全てが「L」レベルになると、MP31〜
MP3n+1がオンすると共に、MN31〜MN3n+
1がオフして、出力端子60が「H」レベルとなる。
い制御系5に接続されたノアゲート8の場合、その入力
が定まらないため、ノアゲート8を構成しているMP3
1〜MP3n+1とMN31〜MN3n+1のいずれか
1つ以上が同時にオンする状態が考えられる。このと
き、ノアゲート8の出力は、MP31〜MP3n+1の
オン抵抗とMN31〜MN3n+1のオン抵抗で決まる
中間電位となる。このため、図2におけるノアゲート8
の出力は中間電位となり、インバータ9のしきい値によ
ってはその中間電位を「H」レベルと認識し、その出力
には「L」レベルを出し、MPaがオンする。このよう
な状態のとき、MNa〜MNnのゲートも定まらず、M
Na〜MNnのいずれかがオンすれば、MPaとの間で
貫通電流が流れることになる。
3n+1の直列接続によって、MP3n+1の閾値がみ
かけ上高くなる。VtpをMP31〜MP3n+1の各
々の閾値とすると、電源投入時に、電源電圧Vccが、
「(n+1)・Vtp≧Vcc」を満足する値にまで上
昇しないかぎり、MP31はオンしない。
〜MN3n+1の閾値Vtnは、「(n+1)・Vtp
>>Vtn」の関係にあるので、電源投入時には、こち
らがMP31〜MP3n+1よりも早いタイミングでオ
ンする。
信号が出力される。図2の回路では、これがインバータ
9で反転されて「H」レベルとなるので、MPaはオフ
の状態を保持し、貫通電流は流れない。
8を構成することによって、これ自体で電源投入時に貫
通電流の発生が強制的に防止され、電源が安定状態にな
った後は、その本来の論理動作によって貫通電流が防止
される。
力数が少ないときは、更に1乃至2以上のN−MOST
を直列接続して、そのゲートをVccかゲート入力端子
に接続すれば、みかけ上の閾値が高くなり、電源投入時
の安定状態を確保するために効果的である。
数が少ないときは、更に1乃至2以上のP−MOSTを
直列接続して、そのゲートを接地かゲート入力端子に接
続すれば、このときもみかけ上の閾値が高くなり、同様
に効果的である。なお、以上の説明における閾値電圧V
tn、Vtpはいずれも大きさのみを表しており、正負
は考慮していない。
ング回路において、電源と接地間の短絡やコンデンサの
短絡による貫通電流の発生が効果的に防止でき、消費電
流の増大を抑制し、昇圧回路では起動不良を解消する利
点がある。
路図である。
る。
ある。
御系、6:ナンドゲート、7:インバータ、8:ノアゲ
ート、9:インバータ、60:出力端子、61〜6n+
1:入力端子、80:出力端子、81〜8n+1:入力
端子、MP:P−MOST、MN:N−MOST。
Claims (2)
- 【請求項1】 電源と接地との間に直列接続され又はコン
デンサとループ接続されるよう直列接続された第1及び
第2スイッチング素子と、該第1スイッチング素子に並
列された1又は2以上の別のスイッチング素子と、前記
第2スイッチング素子の入力側に接続された論理回路と
を具備し、 前記第1スイッチング素子用の制御信号及び前記1又は
2以上の別のスイッチング素子用の個々の制御信号を前
記論理回路に各々分岐して入力させると共に、前記第2
スイッチング素子用の制御信号を前記論理回路に入力さ
せ、 前記第2スイッチング素子用の制御信号がオン用のとき
で、且つ前記第1のスイッチング素子用の制御信号及び
前記1又は2以上の別のスイッチング素子用の各制御信
号の内の少なくとも1つがオン用のとき、 前記論理回路により前記第2のスイッチング素子がオフ
されるように構成した ことを特徴とする貫通電流制御回
路。 - 【請求項2】前記論理回路が、論理積回路又は論理和回
路からなることを特徴とする請求項1に記載の貫通電流
制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33983591A JP3043879B2 (ja) | 1991-11-28 | 1991-11-28 | 貫通電流制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33983591A JP3043879B2 (ja) | 1991-11-28 | 1991-11-28 | 貫通電流制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05152919A JPH05152919A (ja) | 1993-06-18 |
JP3043879B2 true JP3043879B2 (ja) | 2000-05-22 |
Family
ID=18331267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33983591A Expired - Lifetime JP3043879B2 (ja) | 1991-11-28 | 1991-11-28 | 貫通電流制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3043879B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4023276B2 (ja) | 2002-09-30 | 2007-12-19 | 株式会社デンソー | 駆動回路 |
-
1991
- 1991-11-28 JP JP33983591A patent/JP3043879B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05152919A (ja) | 1993-06-18 |
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