JPH05152919A - 貫通電流制御回路 - Google Patents
貫通電流制御回路Info
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- JPH05152919A JPH05152919A JP33983591A JP33983591A JPH05152919A JP H05152919 A JPH05152919 A JP H05152919A JP 33983591 A JP33983591 A JP 33983591A JP 33983591 A JP33983591 A JP 33983591A JP H05152919 A JPH05152919 A JP H05152919A
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- gate
- switching element
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Abstract
(57)【要約】
【目的】 スイッチング回路において、電源と接地間
の短絡やコンデンサの短絡による貫通電流の発生を防止
して、消費電流の増大を抑制し、昇圧回路では起動不良
を解消する。 【構成】 片端が電源Ｖｃｃに接続され相互に並列接
続されたＭＰａ〜ＭＰｎ、これと接地間に直列接続され
たＭＮａを具備するスイッチング回路において、ＭＮａ
オンさせ且つＭＰａ〜ＭＰｎのいずれか１つをオンさせ
る制御信号入力のとき、ＭＮａをオフさせる。
の短絡やコンデンサの短絡による貫通電流の発生を防止
して、消費電流の増大を抑制し、昇圧回路では起動不良
を解消する。 【構成】 片端が電源Ｖｃｃに接続され相互に並列接
続されたＭＰａ〜ＭＰｎ、これと接地間に直列接続され
たＭＮａを具備するスイッチング回路において、ＭＮａ
オンさせ且つＭＰａ〜ＭＰｎのいずれか１つをオンさせ
る制御信号入力のとき、ＭＮａをオフさせる。
Description
【０００１】
【産業上の利用分野】本発明は、電源投入時や準定常状
態で本来流れてはならない電源・接地間等の貫通電流を
規制するための貫通電流制御回路に関するものである。
態で本来流れてはならない電源・接地間等の貫通電流を
規制するための貫通電流制御回路に関するものである。
【０００２】
【従来の技術】ＥＥＰ−ＲＯＭ等のメモリＩＣでは、デ
ータの書き込みや消去のために通常電圧よりも高い電圧
が必要となるので、同一ＩＣチップ内に昇圧回路を構成
して、その通常電圧を例えば２倍に昇圧して書き込み／
消去用の電圧を発生させることが行われる。
ータの書き込みや消去のために通常電圧よりも高い電圧
が必要となるので、同一ＩＣチップ内に昇圧回路を構成
して、その通常電圧を例えば２倍に昇圧して書き込み／
消去用の電圧を発生させることが行われる。
【０００３】このような昇圧回路として、図５に示す回
路がある。この回路は、第１のタイミングでＭＰ（Ｐチ
ャンネルＭＯＳＴ）１とＭＮ（ＮチャンネルＭＯＳＴ）
１をオンさせ、これにより電源端子１の電圧Ｖｃｃをコ
ンデンサＣ１に図示の極性で充電する。次の第２のタイ
ミングで、ＭＰ２、ＭＰ３、ＭＮ２をオンさせて、ＭＰ
２、ＭＮ２のルートで電源端子１の電圧Ｖｃｃをコンデ
ンサＣ２に図示の極性で充電すると同時に、ＭＰ２、Ｍ
Ｐ３のルートで電源端子１の電圧ＶｃｃとコンデンサＣ
１の電圧Ｖｃｃを加算した２Ｖｃｃの電圧を図示の極性
でコンデンサＣ３に充電する。次の第３のタイミングで
ＭＮ３、ＭＮ４をオンさせて、コンデンＣ１とコンデン
サＣ２の電荷を加算した２Ｖｃｃの電荷をコンデンサＣ
４に図示の極性で充電する。以後、上記した第１のタイ
ミング〜第３のタイミングを繰り返す。
路がある。この回路は、第１のタイミングでＭＰ（Ｐチ
ャンネルＭＯＳＴ）１とＭＮ（ＮチャンネルＭＯＳＴ）
１をオンさせ、これにより電源端子１の電圧Ｖｃｃをコ
ンデンサＣ１に図示の極性で充電する。次の第２のタイ
ミングで、ＭＰ２、ＭＰ３、ＭＮ２をオンさせて、ＭＰ
２、ＭＮ２のルートで電源端子１の電圧Ｖｃｃをコンデ
ンサＣ２に図示の極性で充電すると同時に、ＭＰ２、Ｍ
Ｐ３のルートで電源端子１の電圧ＶｃｃとコンデンサＣ
１の電圧Ｖｃｃを加算した２Ｖｃｃの電圧を図示の極性
でコンデンサＣ３に充電する。次の第３のタイミングで
ＭＮ３、ＭＮ４をオンさせて、コンデンＣ１とコンデン
サＣ２の電荷を加算した２Ｖｃｃの電荷をコンデンサＣ
４に図示の極性で充電する。以後、上記した第１のタイ
ミング〜第３のタイミングを繰り返す。
【０００４】かくして、出力端子２にはコンデンサＣ３
に充電された電圧＋２Ｖｃｃが、また出力端子３にはコ
ンデンサＣ４に充電された電圧−２Ｖｃｃが得られる。
に充電された電圧＋２Ｖｃｃが、また出力端子３にはコ
ンデンサＣ４に充電された電圧−２Ｖｃｃが得られる。
【０００５】ところで、このような回路では、例えばＭ
Ｎ３とＭＰ１、ＭＮ３とＭＰ３が同時にオンすると、電
源と接地が短絡されたり、コンデンサＣ３が短絡され
て、そこに貫通電流が流れ、昇圧回路が正常動作しなく
なる。ＭＰ２とＭＮ１が同時にオンしても、またＭＮ２
とＭＮ４が同時にオンしても同様の事態が発生する。こ
れらは、電源投入時に各ＭＯＳＴのゲートを制御する制
御系の状態が定まらないために発生するものであり、消
費電流も増大する。
Ｎ３とＭＰ１、ＭＮ３とＭＰ３が同時にオンすると、電
源と接地が短絡されたり、コンデンサＣ３が短絡され
て、そこに貫通電流が流れ、昇圧回路が正常動作しなく
なる。ＭＰ２とＭＮ１が同時にオンしても、またＭＮ２
とＭＮ４が同時にオンしても同様の事態が発生する。こ
れらは、電源投入時に各ＭＯＳＴのゲートを制御する制
御系の状態が定まらないために発生するものであり、消
費電流も増大する。
【０００６】図６は上記問題のＭＯＳＴの部分を一般化
した回路であり、接地側を１個のＭＮａ、電源側をｎ個
のＭＰａ〜ＭＰｎで構成した場合であり、このときは制
御系４からのゲート信号Φｐａ〜Φｐｎが「Ｌ」レベル
のとき、対応するＭＰａ〜ＭＰｎがオンし、ゲート信号
Φｎａが「Ｈ」レベルのとき、対応するＭＮａがオンす
る。そして、ＭＮａとＭＰａ〜ＭＰｎの内の１個以上と
が同時にオンすると電源・接地間に貫通電流が流れる。
した回路であり、接地側を１個のＭＮａ、電源側をｎ個
のＭＰａ〜ＭＰｎで構成した場合であり、このときは制
御系４からのゲート信号Φｐａ〜Φｐｎが「Ｌ」レベル
のとき、対応するＭＰａ〜ＭＰｎがオンし、ゲート信号
Φｎａが「Ｈ」レベルのとき、対応するＭＮａがオンす
る。そして、ＭＮａとＭＰａ〜ＭＰｎの内の１個以上と
が同時にオンすると電源・接地間に貫通電流が流れる。
【０００７】また図７は電源側を１個のＭＰａ、接地側
をｎ個のＭＮａ〜ＭＮｎで構成した場合であり、このと
きは制御系５のゲート信号Φｐａが「Ｌ」レベルのとき
対応するＭＰａがオンし、ゲート信号Φｎａ〜Φｎｎが
「Ｈ」レベルのとき、対応するＭＮａ〜ＭＮｎがオンす
る。そして、ＭＰａとＭＮａ〜ＭＮｎの内の１個以上と
が同時にオンすると電源・接地間に貫通電流が流れる。
をｎ個のＭＮａ〜ＭＮｎで構成した場合であり、このと
きは制御系５のゲート信号Φｐａが「Ｌ」レベルのとき
対応するＭＰａがオンし、ゲート信号Φｎａ〜Φｎｎが
「Ｈ」レベルのとき、対応するＭＮａ〜ＭＮｎがオンす
る。そして、ＭＰａとＭＮａ〜ＭＮｎの内の１個以上と
が同時にオンすると電源・接地間に貫通電流が流れる。
【０００８】そこで従来では、上記したような事態が発
生することを避けるために、制御系４、５に対して外部
からリセットをかけたり、その制御系４、５内にパワー
オンリセット回路を内蔵させて内部でリセットをかける
等の対策を施していた。
生することを避けるために、制御系４、５に対して外部
からリセットをかけたり、その制御系４、５内にパワー
オンリセット回路を内蔵させて内部でリセットをかける
等の対策を施していた。
【０００９】
【発明が解決しようとする課題】しかし、外部からリセ
ットをかけようとしても、使用状況によっては困難な場
合もあり、また１チップＩＣのときは端子数を増やす必
要もあった。パワーオンリセットのような内部のリセッ
トは、正常にかからない場合があったり、またそのため
の回路に大きな面積を占めるので、チップサイズが拡大
し、コストアップの要因となっていた。
ットをかけようとしても、使用状況によっては困難な場
合もあり、また１チップＩＣのときは端子数を増やす必
要もあった。パワーオンリセットのような内部のリセッ
トは、正常にかからない場合があったり、またそのため
の回路に大きな面積を占めるので、チップサイズが拡大
し、コストアップの要因となっていた。
【００１０】本発明の目的は、上記した問題点を解決し
て、僅かな回路付加のみで定常的或は準定常的な貫通電
流が発生しないようにした貫通電流制御回路を提供する
ことである。
て、僅かな回路付加のみで定常的或は準定常的な貫通電
流が発生しないようにした貫通電流制御回路を提供する
ことである。
【００１１】
【課題を解決するための手段】このために本発明は、電
源と接地との間に直列接続され、又はコンデンサとルー
プ接続されるよう直列接続された第１及び第２スイッチ
ング素子を具備し、該第１スイッチグ素子に別のスイッ
チング素子が並列接続されたスイッチング回路におい
て、上記第１スイッチング素子及びそれに並列接続され
た上記別のスイッチング素子の各々のオン／オフを制御
する制御信号と上記第２スイッチング素子のオン／オフ
を制御する制御信号とを入力する論理回路を設け、上記
制御信号が上記第２のスイッチング素子をオンさせ且つ
上記第１のスイッチング素子及びそれに並列接続された
上記別のスイッチング素子のいずれか１つをオンさせる
ための信号のとき、上記論理回路の出力が上記第２スイ
ッチング素子をオフさせるように構成した。
源と接地との間に直列接続され、又はコンデンサとルー
プ接続されるよう直列接続された第１及び第２スイッチ
ング素子を具備し、該第１スイッチグ素子に別のスイッ
チング素子が並列接続されたスイッチング回路におい
て、上記第１スイッチング素子及びそれに並列接続され
た上記別のスイッチング素子の各々のオン／オフを制御
する制御信号と上記第２スイッチング素子のオン／オフ
を制御する制御信号とを入力する論理回路を設け、上記
制御信号が上記第２のスイッチング素子をオンさせ且つ
上記第１のスイッチング素子及びそれに並列接続された
上記別のスイッチング素子のいずれか１つをオンさせる
ための信号のとき、上記論理回路の出力が上記第２スイ
ッチング素子をオフさせるように構成した。
【００１２】
【実施例】以下に、本発明の実施例について説明する。
図１はその一実施例の回路図である。図６と同様のもの
には同一の符号を付した。ＭＰａ〜ＭＰｎは、それがオ
ンするのは制御系４から出力するゲート信号Φｐａ〜Φ
ｐｎが「Ｌ」レベルのときである。そこで、このゲート
信号Φｐａ〜Φｐｎのいずれか１つ以上が「Ｌ」レベル
のときは、ＭＮａをオンするためにゲート信号Φｎａが
「Ｈ」レベルになっても、これがＭＮａのゲートに入力
しないようにして、そのＭＮａをオンさせない。
図１はその一実施例の回路図である。図６と同様のもの
には同一の符号を付した。ＭＰａ〜ＭＰｎは、それがオ
ンするのは制御系４から出力するゲート信号Φｐａ〜Φ
ｐｎが「Ｌ」レベルのときである。そこで、このゲート
信号Φｐａ〜Φｐｎのいずれか１つ以上が「Ｌ」レベル
のときは、ＭＮａをオンするためにゲート信号Φｎａが
「Ｈ」レベルになっても、これがＭＮａのゲートに入力
しないようにして、そのＭＮａをオンさせない。
【００１３】このために本実施例では、ＭＰａ〜ＭＰｎ
のゲート信号Φｐａ〜ΦｐｎとＭＮａのゲート信号Φｎ
ａの全てを入力するナンドゲート６を設け、このナンド
ゲート６の出力をインバータ７で反転してから、ＭＮａ
のゲートに印加している。
のゲート信号Φｐａ〜ΦｐｎとＭＮａのゲート信号Φｎ
ａの全てを入力するナンドゲート６を設け、このナンド
ゲート６の出力をインバータ７で反転してから、ＭＮａ
のゲートに印加している。
【００１４】この結果、インバータ７の出力は、ゲート
信号Φｐａ〜Φｐｎのすべてが「Ｈ」レベル（ＭＰａ〜
ＭＰｎのすべてがオフ）で、且つゲート信号Φｎａが
「Ｈ」レベルのときに始めて、「Ｈ」レベルとなり、Ｍ
Ｎａがオンする。
信号Φｐａ〜Φｐｎのすべてが「Ｈ」レベル（ＭＰａ〜
ＭＰｎのすべてがオフ）で、且つゲート信号Φｎａが
「Ｈ」レベルのときに始めて、「Ｈ」レベルとなり、Ｍ
Ｎａがオンする。
【００１５】図２は別の実施例の回路図である。図７と
同様のものには同一の符号を付している。ＭＮａ〜ＭＮ
ｎは、それがオンするのは制御系５から出力するゲート
信号Φｎａ〜Φｎｎが「Ｈ」レベルのときである。そこ
で、このゲート信号Φｎａ〜Φｎｎのいずれか１つ以上
が「Ｈ」レベルのときは、ＭＰａをオンするためにゲー
ト信号Φｐａが「Ｌ」レベルになっても、これがＭＰａ
のゲートに入力しないようにして、そのＭＰａをオンさ
せない。
同様のものには同一の符号を付している。ＭＮａ〜ＭＮ
ｎは、それがオンするのは制御系５から出力するゲート
信号Φｎａ〜Φｎｎが「Ｈ」レベルのときである。そこ
で、このゲート信号Φｎａ〜Φｎｎのいずれか１つ以上
が「Ｈ」レベルのときは、ＭＰａをオンするためにゲー
ト信号Φｐａが「Ｌ」レベルになっても、これがＭＰａ
のゲートに入力しないようにして、そのＭＰａをオンさ
せない。
【００１６】このためにここでは、ＭＮａ〜ＭＮｎのゲ
ート信号Φｎａ〜ΦｎｎとＭＰａのゲート信号Φｐａの
全てを入力するノアゲート８を設け、このノアゲート８
の出力をインバータ９で反転してから、ＭＰａのゲート
に印加している。
ート信号Φｎａ〜ΦｎｎとＭＰａのゲート信号Φｐａの
全てを入力するノアゲート８を設け、このノアゲート８
の出力をインバータ９で反転してから、ＭＰａのゲート
に印加している。
【００１７】この結果、インバータ９の出力は、ゲート
信号Φｎａ〜Φｎｎのすべてが「Ｌ」レベル（ＭＮａ〜
ＭＮｎのすべてがオフ）で、且つゲート信号Φｐａが
「Ｌ」レベルのときに始めて、「Ｌ」レベルとなり、Ｍ
Ｐａがオンする。
信号Φｎａ〜Φｎｎのすべてが「Ｌ」レベル（ＭＮａ〜
ＭＮｎのすべてがオフ）で、且つゲート信号Φｐａが
「Ｌ」レベルのときに始めて、「Ｌ」レベルとなり、Ｍ
Ｐａがオンする。
【００１８】図３は図１におけるナンドゲート６の具体
的回路図である。このナンドゲート６は、ｎ＋１個の入
力端子６１〜６ｎ＋１、出力端子６０、出力端子６０と
電源との間に並列接続したｎ＋１個のＭＰ２１〜ＭＰ２
ｎ＋１、出力端子６０と接地間に直列接続したｎ＋１個
のＭＮ２１〜ＭＮ２ｎ＋１からなる。そして、入力端子
６１〜６ｎ＋１の全ての電位が「Ｈ」レベルになると、
ＭＰ２１〜ＭＰ２ｎ＋１がオフ、ＭＮ２１〜ＭＮ２ｎ＋
１がオンして、出力端子６０が「Ｌ」レベルとなる。
的回路図である。このナンドゲート６は、ｎ＋１個の入
力端子６１〜６ｎ＋１、出力端子６０、出力端子６０と
電源との間に並列接続したｎ＋１個のＭＰ２１〜ＭＰ２
ｎ＋１、出力端子６０と接地間に直列接続したｎ＋１個
のＭＮ２１〜ＭＮ２ｎ＋１からなる。そして、入力端子
６１〜６ｎ＋１の全ての電位が「Ｈ」レベルになると、
ＭＰ２１〜ＭＰ２ｎ＋１がオフ、ＭＮ２１〜ＭＮ２ｎ＋
１がオンして、出力端子６０が「Ｌ」レベルとなる。
【００１９】図１のように電源投入時に状態の定まらな
い制御系４に接続されたナンドゲート６の場合、その入
力が定まらないため、ナンドゲート６を構成しているＭ
Ｎ２１〜ＭＮ２ｎ＋１とＭＰ２１〜ＭＰ２ｎ＋１のいず
れか１つ以上が同時にオンする状態が考えられる。この
とき、ナンドゲート６の出力は、ＭＰ２１〜ＭＰ２ｎ＋
１のオン抵抗とＭＮ２１〜ＭＮ２ｎ＋１のオン抵抗で決
まる中間電位となる。このため、図１におけるナンドゲ
ート６の出力は中間電位となり、インバータ７のしきい
値によってはその中間電位を「Ｌ」レベルと認識し、そ
の出力には「Ｈ」レベルを出し、ＭＮａがオンする。こ
のような状態のとき、ＭＰａ〜ＭＰｎのゲートも定まら
ず、ＭＰａ〜ＭＰｎのいずれかがオンすれば、ＭＮａと
の間で貫通電流が流れることになる。
い制御系４に接続されたナンドゲート６の場合、その入
力が定まらないため、ナンドゲート６を構成しているＭ
Ｎ２１〜ＭＮ２ｎ＋１とＭＰ２１〜ＭＰ２ｎ＋１のいず
れか１つ以上が同時にオンする状態が考えられる。この
とき、ナンドゲート６の出力は、ＭＰ２１〜ＭＰ２ｎ＋
１のオン抵抗とＭＮ２１〜ＭＮ２ｎ＋１のオン抵抗で決
まる中間電位となる。このため、図１におけるナンドゲ
ート６の出力は中間電位となり、インバータ７のしきい
値によってはその中間電位を「Ｌ」レベルと認識し、そ
の出力には「Ｈ」レベルを出し、ＭＮａがオンする。こ
のような状態のとき、ＭＰａ〜ＭＰｎのゲートも定まら
ず、ＭＰａ〜ＭＰｎのいずれかがオンすれば、ＭＮａと
の間で貫通電流が流れることになる。
【００２０】図３のナンドゲートでは、ＭＮ２１〜ＭＮ
ｎ＋１の直列接続によって、ＭＮ２１の閾値がみかけ上
高くなる。ＶｔｎをＭＮ２１〜ＭＮｎ＋１の各々の閾値
とすると、電源投入時に、電源電圧Ｖｃｃが、「（ｎ＋
１）・Ｖｔｎ≧Ｖｃｃ」を満足する値にまで上昇しない
かぎり、ＭＮ２１はオンしない。
ｎ＋１の直列接続によって、ＭＮ２１の閾値がみかけ上
高くなる。ＶｔｎをＭＮ２１〜ＭＮｎ＋１の各々の閾値
とすると、電源投入時に、電源電圧Ｖｃｃが、「（ｎ＋
１）・Ｖｔｎ≧Ｖｃｃ」を満足する値にまで上昇しない
かぎり、ＭＮ２１はオンしない。
【００２１】これに対し、並列接続されているＭＰ２１
〜ＭＰ２ｎ＋１の閾値Ｖｔｐは、「（ｎ＋１）・Ｖｔｎ
＞＞Ｖｔｐ」の関係にあるので、電源投入時でゲート電
位が定まらないときでも、こちらがＭＮ２１〜ＭＮ２ｎ
＋１よりも早いタイミングでオンする。
〜ＭＰ２ｎ＋１の閾値Ｖｔｐは、「（ｎ＋１）・Ｖｔｎ
＞＞Ｖｔｐ」の関係にあるので、電源投入時でゲート電
位が定まらないときでも、こちらがＭＮ２１〜ＭＮ２ｎ
＋１よりも早いタイミングでオンする。
【００２２】この結果、出力端子６０に「Ｈ」レベルの
信号が出力される。図１の回路では、これがインバータ
７で反転されて「Ｌ」レベルとなるので、ＭＮａはオフ
の状態を保持し、貫通電流は流れない。
信号が出力される。図１の回路では、これがインバータ
７で反転されて「Ｌ」レベルとなるので、ＭＮａはオフ
の状態を保持し、貫通電流は流れない。
【００２３】図４は図２におけるノアゲート８の具体的
回路図である。このノアゲート８は、ｎ＋１個の入力端
子８１〜８ｎ＋１、出力端子８０、出力端子８０と電源
との間に直列接続したｎ＋１個のＭＰ３１〜ＭＰ３ｎ＋
１、出力端子８０と接地間に並列接続したｎ＋１個のＭ
Ｎ３１〜ＭＮ３ｎ＋１からなる。そして、入力端子８１
〜８ｎ＋１の全てが「Ｌ」レベルになると、ＭＰ３１〜
ＭＰ３ｎ＋１がオンすると共に、ＭＮ３１〜ＭＮ３ｎ＋
１がオフして、出力端子６０が「Ｈ」レベルとなる。
回路図である。このノアゲート８は、ｎ＋１個の入力端
子８１〜８ｎ＋１、出力端子８０、出力端子８０と電源
との間に直列接続したｎ＋１個のＭＰ３１〜ＭＰ３ｎ＋
１、出力端子８０と接地間に並列接続したｎ＋１個のＭ
Ｎ３１〜ＭＮ３ｎ＋１からなる。そして、入力端子８１
〜８ｎ＋１の全てが「Ｌ」レベルになると、ＭＰ３１〜
ＭＰ３ｎ＋１がオンすると共に、ＭＮ３１〜ＭＮ３ｎ＋
１がオフして、出力端子６０が「Ｈ」レベルとなる。
【００２４】図２のように電源投入時に状態の定まらな
い制御系５に接続されたノアゲート８の場合、その入力
が定まらないため、ノアゲート８を構成しているＭＰ３
１〜ＭＰ３ｎ＋１とＭＮ３１〜ＭＮ３ｎ＋１のいずれか
１つ以上が同時にオンする状態が考えられる。このと
き、ノアゲート８の出力は、ＭＰ３１〜ＭＰ３ｎ＋１の
オン抵抗とＭＮ３１〜ＭＮ３ｎ＋１のオン抵抗で決まる
中間電位となる。このため、図２におけるノアゲート８
の出力は中間電位となり、インバータ９のしきい値によ
ってはその中間電位を「Ｈ」レベルと認識し、その出力
には「Ｌ」レベルを出し、ＭＰａがオンする。このよう
な状態のとき、ＭＮａ〜ＭＮｎのゲートも定まらず、Ｍ
Ｎａ〜ＭＮｎのいずれかがオンすれば、ＭＰａとの間で
貫通電流が流れることになる。
い制御系５に接続されたノアゲート８の場合、その入力
が定まらないため、ノアゲート８を構成しているＭＰ３
１〜ＭＰ３ｎ＋１とＭＮ３１〜ＭＮ３ｎ＋１のいずれか
１つ以上が同時にオンする状態が考えられる。このと
き、ノアゲート８の出力は、ＭＰ３１〜ＭＰ３ｎ＋１の
オン抵抗とＭＮ３１〜ＭＮ３ｎ＋１のオン抵抗で決まる
中間電位となる。このため、図２におけるノアゲート８
の出力は中間電位となり、インバータ９のしきい値によ
ってはその中間電位を「Ｈ」レベルと認識し、その出力
には「Ｌ」レベルを出し、ＭＰａがオンする。このよう
な状態のとき、ＭＮａ〜ＭＮｎのゲートも定まらず、Ｍ
Ｎａ〜ＭＮｎのいずれかがオンすれば、ＭＰａとの間で
貫通電流が流れることになる。
【００２５】図４のノアゲート８では、ＭＰ３１〜ＭＰ
３ｎ＋１の直列接続によって、ＭＰ３ｎ＋１の閾値がみ
かけ上高くなる。ＶｔｐをＭＰ３１〜ＭＰ３ｎ＋１の各
々の閾値とすると、電源投入時に、電源電圧Ｖｃｃが、
「（ｎ＋１）・Ｖｔｐ≧Ｖｃｃ」を満足する値にまで上
昇しないかぎり、ＭＰ３１はオンしない。
３ｎ＋１の直列接続によって、ＭＰ３ｎ＋１の閾値がみ
かけ上高くなる。ＶｔｐをＭＰ３１〜ＭＰ３ｎ＋１の各
々の閾値とすると、電源投入時に、電源電圧Ｖｃｃが、
「（ｎ＋１）・Ｖｔｐ≧Ｖｃｃ」を満足する値にまで上
昇しないかぎり、ＭＰ３１はオンしない。
【００２６】これに対し、並列接続されているＭＮ３１
〜ＭＮ３ｎ＋１の閾値Ｖｔｎは、「（ｎ＋１）・Ｖｔｐ
＞＞Ｖｔｎ」の関係にあるので、電源投入時には、こち
らがＭＰ３１〜ＭＰ３ｎ＋１よりも早いタイミングでオ
ンする。
〜ＭＮ３ｎ＋１の閾値Ｖｔｎは、「（ｎ＋１）・Ｖｔｐ
＞＞Ｖｔｎ」の関係にあるので、電源投入時には、こち
らがＭＰ３１〜ＭＰ３ｎ＋１よりも早いタイミングでオ
ンする。
【００２７】この結果、出力端子８０に「Ｌ」レベルの
信号が出力される。図２の回路では、これがインバータ
９で反転されて「Ｈ」レベルとなるので、ＭＰａはオフ
の状態を保持し、貫通電流は流れない。
信号が出力される。図２の回路では、これがインバータ
９で反転されて「Ｈ」レベルとなるので、ＭＰａはオフ
の状態を保持し、貫通電流は流れない。
【００２８】このように、ナンドゲート６、ノアゲート
８を構成することによって、これ自体で電源投入時に貫
通電流の発生が強制的に防止され、電源が安定状態にな
った後は、その本来の論理動作によって貫通電流が防止
される。
８を構成することによって、これ自体で電源投入時に貫
通電流の発生が強制的に防止され、電源が安定状態にな
った後は、その本来の論理動作によって貫通電流が防止
される。
【００２９】なお、図３において、ナンドゲート６の入
力数が少ないときは、更に１乃至２以上のＮ−ＭＯＳＴ
を直列接続して、そのゲートをＶｃｃかゲート入力端子
に接続すれば、みかけ上の閾値が高くなり、電源投入時
の安定状態を確保するために効果的である。
力数が少ないときは、更に１乃至２以上のＮ−ＭＯＳＴ
を直列接続して、そのゲートをＶｃｃかゲート入力端子
に接続すれば、みかけ上の閾値が高くなり、電源投入時
の安定状態を確保するために効果的である。
【００３０】また図４においては、ノアゲート８の入力
数が少ないときは、更に１乃至２以上のＰ−ＭＯＳＴを
直列接続して、そのゲートを接地かゲート入力端子に接
続すれば、このときもみかけ上の閾値が高くなり、同様
に効果的である。なお、以上の説明における閾値電圧Ｖ
ｔｎ、Ｖｔｐはいずれも大きさのみを表しており、正負
は考慮していない。
数が少ないときは、更に１乃至２以上のＰ−ＭＯＳＴを
直列接続して、そのゲートを接地かゲート入力端子に接
続すれば、このときもみかけ上の閾値が高くなり、同様
に効果的である。なお、以上の説明における閾値電圧Ｖ
ｔｎ、Ｖｔｐはいずれも大きさのみを表しており、正負
は考慮していない。
【００３１】
【発明の効果】以上のように本発明によれば、スイッチ
ング回路において、電源と接地間の短絡やコンデンサの
短絡による貫通電流の発生が効果的に防止でき、消費電
流の増大を抑制し、昇圧回路では起動不良を解消する利
点がある。
ング回路において、電源と接地間の短絡やコンデンサの
短絡による貫通電流の発生が効果的に防止でき、消費電
流の増大を抑制し、昇圧回路では起動不良を解消する利
点がある。
【図１】 本発明の一実施例の貫通電流制御回路の回
路図である。
路図である。
【図２】 別の実施例の同回路の回路図である。
【図３】 図１におけるナンドゲートの回路図であ
る。
る。
【図４】 図２におけるノアゲートの回路図である。
【図５】 昇圧回路の回路図である。
【図６】 従来のスイッチング素子の制御の回路図で
ある。
ある。
【図７】 同制御の別の例の回路図である。
１：入力端子、２、３：出力端子、４：制御系、５：制
御系、６：ナンドゲート、７：インバータ、８：ノアゲ
ート、９：インバータ、６０：出力端子、６１〜６ｎ＋
１：入力端子、８０：出力端子、８１〜８ｎ＋１：入力
端子、ＭＰ：Ｐ−ＭＯＳＴ、ＭＮ：Ｎ−ＭＯＳＴ。
御系、６：ナンドゲート、７：インバータ、８：ノアゲ
ート、９：インバータ、６０：出力端子、６１〜６ｎ＋
１：入力端子、８０：出力端子、８１〜８ｎ＋１：入力
端子、ＭＰ：Ｐ−ＭＯＳＴ、ＭＮ：Ｎ−ＭＯＳＴ。
Claims (3)
- 【請求項１】 電源と接地との間に直列接続され、又
はコンデンサとループ接続されるよう直列接続された第
１及び第２スイッチング素子を具備し、該第１スイッチ
グ素子に別のスイッチング素子が並列接続されたスイッ
チング回路において、 上記第１スイッチング素子及びそれに並列接続された上
記別のスイッチング素子の各々のオン／オフを制御する
制御信号と上記第２スイッチング素子のオン／オフを制
御する制御信号とを入力する論理回路を設け、上記制御
信号が上記第２のスイッチング素子をオンさせ且つ上記
第１のスイッチング素子及びそれに並列接続された上記
別のスイッチング素子のいずれか１つをオンさせるため
の信号のとき、上記論理回路の出力が上記第２スイッチ
ング素子をオフさせることを特徴とする貫通電流制御回
路。 - 【請求項２】 上記論理回路が、論理積回路又は論理
和回路からなることを特徴とする請求項１に記載の貫通
電流制御回路。 - 【請求項３】 上記論理回路が、電源立上り時に上記
第２スイッチング素子をオフさせる信号を出力すること
を特徴とする請求項１に記載の貫通電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33983591A JP3043879B2 (ja) | 1991-11-28 | 1991-11-28 | 貫通電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33983591A JP3043879B2 (ja) | 1991-11-28 | 1991-11-28 | 貫通電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152919A true JPH05152919A (ja) | 1993-06-18 |
| JP3043879B2 JP3043879B2 (ja) | 2000-05-22 |
Family
ID=18331267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33983591A Expired - Lifetime JP3043879B2 (ja) | 1991-11-28 | 1991-11-28 | 貫通電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043879B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
-
1991
- 1991-11-28 JP JP33983591A patent/JP3043879B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3043879B2 (ja) | 2000-05-22 |
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