JP3547193B2 - センスアンプ - Google Patents
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Description
【産業上の利用分野】
本発明は、センスアンプに関し、詳しくは消費電力が少なく、かつ高速にデータの読み出しが行えるセンスアンプに関する。
【0002】
【従来の技術と発明が解決しようとする課題】
図4を参照し従来のセンスアンプについて説明する。データの書き込まれたメモリセル、例えばメモリセル505にデータが書き込まれておりこのメモリセルが選択された場合、該メモリセルにはほとんど電流が流れず、図4に示すV(A)の電位は、V(B)−Vthnまで上がる。よってトランジスタ501がオフ状態になりV(C)の電位がH(ハイ)レベルに上がる。このとき、A2、A3にはほとんど電流が流れないので、センスアンプの電流はA1に流れる電流でほぼ決定される。一方、データの書き込まれていないメモリセルが選択された場合には、メモリセルに電流が流れV(A)の電位は下がり、V(B)の電位は上がる。よってトランジスタ501はオン状態となるのでV(C)の電位は下がる。このときセンスアンプの消費電流は、A1+A2+A3の合計で決定される。
又、選択メモリセル505を含むセンスアンプ506に対応して、上記センスアンプ506とほぼ同様の構成をなすリファレンスセル536を設けている。このリファレンスセル536にも、上述の場合と同じように電流が流れる。このようにセンスアンプがアクティブにある間はどこかに貫通電流が流れる。
よって上記選択メモリセル505がフローティングゲートにて構成されるEPROM全体としての消費電流はDC的にセンスアンプ電流とリファレンス電流とを加算した電流が流れることになる。このように従来のセンスアンプでは貫通電流が大きい。この貫通電流を抑えるために、従来において、アクティブ制御するSAB信号によってトランジスタ503,504,533,534をオフ状態とすることで上記貫通電流を止めるようにしている。ところが上記SAB信号を使用すると、ビットライン507を充電する場合にはV(B)の電位が上昇してからV(A)の電位が上昇するので、ビットライン507の充電に時間がかかり、データの読み出しが遅れるという問題が生じる。
本発明はこのような問題点を解決するためになされたもので、従来に比べて、消費電力を低減するとともに、メモリセルからのデータの読み出しが高速に行えるセンスアンプを提供することを目的とする。
【0003】
【課題を解決するための手段】
本発明は、選択メモリセルを含む読出用センスアンプと、上記選択メモリセルに対応する比較用メモリセルを含む比較用センスアンプとを有し、クロック変化によって動作し上記選択メモリセルと上記比較用メモリセルとの出力を差動増幅するセンスアンプであって、
上記読出用センスアンプは、上記選択メモリセルの出力線であるビットラインがゲートに接続される第1nチャネルトランジスタ、及びゲートが接地される第2pチャネルトランジスタを有し上記ビットラインの電位を反転させるインバータ回路と、上記ビットラインに接続されかつ上記第1nチャネルトランジスタと上記第2pチャネルトランジスタとの接続点がゲートに接続される第3nチャネルトランジスタと、上記第3nチャネルトランジスタに直列に接続される電流検出用第4pチャネルトランジスタとを有し、
さらに、
上記第4pチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流防止用の第5pチャネルトランジスタと、
上記ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージ用の第6nチャネルトランジスタと、
を備えたことを特徴とする。
又、上記センスアンプにおいて、上記比較用センスアンプは、上記比較用メモリセルの出力線である比較用ビットラインがゲートに接続される比較用第1nチャネルトランジスタ、及びゲートが接地される比較用第2pチャネルトランジスタを有し上記比較用ビットラインの電位を反転させるインバータ回路と、上記比較用ビットラインに接続されかつ上記比較用第1nチャネルトランジスタと上記比較用第2pチャネルトランジスタとの接続点がゲートに接続される比較用第3nチャネルトランジスタと、上記比較用第3nチャネルトランジスタに直列に接続され電流を検出する比較用第4pチャネルトランジスタとを有し、
さらに、
上記比較用第4pチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流を防止する比較用第5pチャネルトランジスタと、
上記比較用ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージを行う比較用第6nチャネルトランジスタと、
を備えることもできる。
【0004】
【作用】
このように構成することで、第5pチャネルトランジスタは、スイッチング素子として機能しセンスアンプの動作時にのみオン状態となり貫通電流が流れるのを防止する。よって第5pチャネルトランジスタはセンスアンプの消費電力を低減するように作用する。又、第6nチャネルトランジスタは、ディスチャージ方式によりビットライン電圧が上昇するのを防止するとともにセンスアンプが非動作時にはオン状態となり貫通電流が流れるのを防止するように作用する。さらに、第6nチャネルトランジスタは、常にオン状態にあることでビットラインの充電時間を短縮する第2pチャネルトランジスタと相まってデータを高速に読み出すように作用する。
【0005】
【実施例】
本発明の一実施例であるセンスアンプについて図を参照しながら以下に説明する。
図1において、点線で囲んだ左側部分が選択されたメモリセル151に接続される読出用センスアンプ100を示し、右側部分が選択メモリセル151に相当する比較用メモリセル251に接続される比較用センスアンプ200を示す。尚、本実施例において選択メモリセル151及び比較用メモリセル251は、フローティングゲート構造を有するEPROMを構成するメモリセルであり、又、図1においては一つしか記載していないが、実際にはビットライン152,252に複数個接続されている。又、読出用センスアンプ100と比較用センスアンプ200とは、後述する部分を除き、同じ構成をなすものであるので、回路構成について読出用センスアンプ100を例に以下に説明する。尚、読出用センスアンプ100の各構成部分は百番代にて符番し、読出用センスアンプ100の各構成部分に対応する比較用センスアンプ200における構成部分は二百番代にて符番している。
【0006】
ビットライン152には、選択メモリセル151を選択するときにオン状態となるnチャネルトランジスタ153が接続されている。トランジスタ153のゲートは電源154に接続されているのでトランジスタ153は常にオン状態にある。
電源155と接地との間には、Tr107とTr102とが直列接続される。Tr107は、nチャネルのトランジスタであって第1nチャネルトランジスタに相当するもので接地側に配置され、Tr102はpチャネルのトランジスタであって第2pチャネルトランジスタに相当し電源155側に配置され、Tr107のゲートにはビットライン152が接続される。又、Tr102のゲートは接地され、Tr102は常にオン状態にある。又、Tr107及びTr102にてインバータ回路を構成する。
【0007】
さらに、ビットライン152と電源156との間には、Tr101,Tr103及びTr104が直列接続される。Tr101は、nチャネルのトランジスタであって第3nチャネルトランジスタに相当するものでビットライン152側に配置される。Tr104は、pチャネルのトランジスタであって第5pチャネルトランジスタに相当するもので電源156側に配置される。Tr103は、pチャネルのトランジスタであって第4pチャネルトランジスタに相当するものでTr101とTr104との間に配置される。又、Tr101のゲートは、Tr102とTr107との接続点157に接続される。
【0008】
さらに、ビットライン152と電源158との間には、Tr108とTr105とが直列接続され、ビットライン152と接地との間にはTr106が接続される。Tr108は、nチャネルのトランジスタであってビットライン152側に配置され、Tr108のゲートは上記接続点157に接続される。Tr105は、pチャネルのトランジスタであって電源158側に配置される。Tr106は、nチャネルのトランジスタであって第6nチャネルトランジスタに相当するものである。
【0009】
比較用センスアンプ200側にのみ設けられるトランジスタは以下のものである。Tr203とTr201との接続点259と電源256との間には、Tr271とTr272とが直列接続される。Tr271は、pチャネルのトランジスタであって接続点259側に配置され、Tr272はpチャネルのトランジスタであって電源256側に配置される。又、Tr203のゲートは接続点259に接続される。
【0010】
このように構成される読出用センスアンプ100及び比較用センスアンプ200におけるTr104,Tr204、Tr105,Tr205、Tr106,Tr206、及びTr272のゲートは、後述する制御信号発生回路300に含まれる信号発生回路393に接続され、これらのTr104,Tr204、Tr105,Tr205、Tr106,Tr206、及びTr272は制御信号発生回路300が送出する制御信号CKBにて同期して動作する。
又、Tr103とTr203とのゲートは接続され、Tr203とTr271とのゲートも接続される。又、Tr101とTr103との接続点159は、読出用センスアンプ100及び比較用センスアンプ200を含むセンスアンプの出力となる。
【0011】
次に、制御信号発生回路300について説明する。制御信号発生回路300は、上述したように、Tr104,Tr204、Tr105,Tr205、Tr106,Tr206、及びTr272の動作を制御する制御信号CKBを発生する回路であり、大別すると、ダミー読出用センスアンプ391と、ダミー比較用センスアンプ392と、信号発生回路393とを有する。
ダミー読出用センスアンプ391は、上述した読出用センスアンプ100と同一の構成をなすものである。よって構成上の詳しい説明は省略する。
【0012】
ダミー比較用センスアンプ392は、上述した比較用センスアンプ200と以下の点を除き同じ構成をなすものである。その相違点は、Tr272に対応するTr372、Tr205に対応するTr305、及びTr206に対応するTr306の各ゲートが接地されている点である。よって、Tr372、Tr305、Tr306は、制御信号CKBにて動作が制御されるのではなく、常にLレベルの信号が供給され、固定動作を行う。尚、構成上のその他の詳しい説明は省略する。
【0013】
接続点159に対応する接続点359は信号発生回路393に接続される。信号発生回路393には、外部よりクロック信号が供給され、信号発生回路393は、ダミーのセンスアンプ391,392に基づき送出される検出信号と上記外部クロック信号に基づき上述した制御信号CKBを発生し、送出する。尚、この制御信号CKBは、図示するように、ダミー読出用センスアンプ391にも供給される。
尚、制御信号発生回路300は、上述した読出用センスアンプ100,比較用センスアンプ200等と、同一の半導体基板上に形成される。
【0014】
このように構成されるセンスアンプの動作を以下に説明する。
読出用センスアンプ100及び比較用センスアンプ200について説明する。
読出用センスアンプ100及び比較用センスアンプ200は、上述したように、クロック同期式になっており、制御信号発生回路300から送出される制御信号CKBがL(ロー)レベルになったときのみ、読出用センスアンプ100及び比較用センスアンプ200がアクティブになる。制御信号CKBがH(ハイ)レベルの間、Tr104及びTr105は、オフ状態となり、Tr106がオン状態となり、ビットライン152の電圧V(A)がLレベルに下がる(プリディスチャージ)。従ってTr107は、オフ状態となるので、貫通電流は全く流れない。
【0015】
制御信号CKBがLレベルとなると、Tr106はオフ状態となり、Tr104及びTr105がオン状態となる(センスアンプがアクティブになる)。ここで、メモリセル151がオンの場合、ビットライン152の電圧はLレベルでセンスアンプの出力電圧もLレベルのままである。一方、メモリセル151がオフの場合には、ビットライン152の電圧V(A)は徐々に上がり、電圧V(A)が接続点157の電圧であるV(B)からTr101のしきい値電圧であるVthnを減算した値に等しくなるまで上昇する。このとき電圧V(B)の電位は、Tr102が常にオン状態にあることから、センスアンプがアクティブになる前からHレベルにある。従って、電源156,158からのビットライン152の充電時間は短くて済む。
【0016】
制御信号CKBがLレベルの状態である、センスアンプがアクティブの間は、貫通電流が流れてしまうので、貫通電流が流れる期間は出来る限り短くしたい。
メモリセル151のデータの読出時間は、メモリセル151がオンのときには読み出しにほとんど時間を要しないので、メモリセル151がオフの場合のみ、即ちビットライン152を充電する場合を考慮すればよい。そこで、制御信号発生回路300では、メモリセル351をオフ状態とし、ビットライン352の充電時間によって、信号発生回路393へ検出信号を発することで信号発生回路393からセンスアンプをアクティブとする制御信号CKBを発生するようにしている。
【0017】
さらに、上記検出信号は、安定して動作させる必要がある。その方法として2つの方法がある。その一つは、図2に示すように、制御信号発生回路300におけるダミー比較用センスアンプ392についてはクロック同期させずに、常にアクティブにする方法である。即ち、ダミー比較用センスアンプ392におけるTr372,Tr305,Tr306のゲートは接地されているので、Tr372,Tr305は常にオン状態であり、Tr306は常にオフ状態にある。よって、ダミー読出用センスアンプ391の電流検出用トランジスタであるTr303のゲートに供給される信号は固定され、上記検出信号の安定動作が保証される。
【0018】
一方、センスアンプにおける消費電流を最小にするためには、制御信号発生回路300におけるダミー比較用センスアンプ392にも貫通電流を流し続けるわけにはいかないので、その対策として他の方法を示す。その方法は、図3に示すように、図2に示す制御信号発生回路300からダミー比較用センスアンプ392を削除し、Tr303のゲートを接地しTr303のゲートには常にLレベルの信号が供給されるようにした制御信号発生回路400とするものである。尚、図3において図2に示される構成部分と同じ構成部分については同じ符号を付している。
【0019】
但し、制御信号発生回路400において、電流検出用トランジスタであるTr303のトランジスタサイズを、図1に示す読出用センスアンプ100におけるTr103のトランジスタサイズと同じにすると、制御信号発生回路400におけるビットライン352の充電時間が速くなり過ぎる。これは、Tr103のゲート電位は、アクティブのとき(読出しのとき)接地電位ではなく、Tr303とTr103のトランジスタサイズを同じにしても、ゲート電位が異なるとトランジスタ特性は変わるからである。したがって、制御信号発生回路400における読み出し時間が読出用センスアンプ100における読み出し時間と同じになるように、制御信号発生回路400におけるTr303のトランジスタサイズを変更している。これによって、制御信号発生回路400における読み出し時間と読出用センスアンプ100における読み出し時間とが同じになるので、センスアンプがアクティブになる期間を最小限にすることができ、よって消費電流を抑えることができる。
【0020】
このように、図1に示すTr104をスイッチング素子として使用することによって、センスアンプ非動作時において貫通電流が流れるのを防止することができる。又、Tr106によって、ディスチャージ方式でビットラインの電圧が上がるのを防いでいるとともに、センスアンプの非動作時に貫通電流が流れるのを防止している。
【0021】
又、図2に示す制御信号発生回路300のダミー比較用センスアンプ392を常時アクティブにすることで、ダミー読出用センスアンプ391における電流検出用トランジスタ303のゲート電位を固定させ、ダミー読出用センスアンプ391から送出する検出信号の安定動作を保つことを保証することができる。
【0022】
又、図3に示すように、図2に示す制御信号発生回路300からダミー比較用センスアンプ392を削除することによって、ダミー比較用センスアンプ392における貫通電流の発生をなくしさらに消費電力を低くすることができる。又、制御信号発生回路400におけるダミー読出用センスアンプ391のTr303のゲート入力をある設定電位に固定し、さらに上記Tr303のトランジスタサイズを変更してトランジスタ特性を読出用センスアンプ100のTr103と等価にすることによって検出信号の安定動作を保証することができる。
【0023】
【発明の効果】
以上詳述したように本発明によれば、スイッチング素子として機能しセンスアンプの動作時にのみオフ状態となる第5pチャネルトランジスタを備えたので、センスアンプの動作時に貫通電流が流れることが防止でき、センスアンプの消費電力を低減することができる。又、ディスチャージ方式によりビットライン電圧が上昇するのを防止するとともにセンスアンプが非動作時にはオン状態となり貫通電流が流れるのを防止するように第6nチャネルトランジスタを備えたことより、ビットラインの充電に時間を要さず、消費電力を低減するとともに、メモリセルからのデータの読み出しを高速に行うことができる。
【図面の簡単な説明】
【図1】本発明のセンスアンプの一実施例におけるセンスアンプの構成を示す回路図である。
【図2】図1に示すセンスアンプに供給される制御信号CKBを発生する回路の一例を示す回路図である。
【図3】本発明のセンスアンプの他の実施例におけるセンスアンプの構成を示す回路図である。
【図4】従来のセンスアンプの構成を示す回路図である。
【符号の説明】
100…読出用センスアンプ、Tr101…nチャネルトランジスタ、
Tr102、Tr103、Tr104…pチャネルトランジスタ、
Tr106…nチャネルトランジスタ、
Tr107…nチャネルトランジスタ、
151…選択メモリセル、152…ビットライン、
200…比較用センスアンプ、
300…制御信号発生回路、391…ダミー読出用センスアンプ、
392…ダミー比較用センスアンプ、393…信号発生回路、
400…制御信号発生回路。
Claims (5)
- 選択メモリセル(151)を含む読出用センスアンプ(100)と、上記選択メモリセルに対応する比較用メモリセル(251)を含む比較用センスアンプ(200)とを有し、クロック変化によって動作し上記選択メモリセルと上記比較用メモリセルとの出力を差動増幅するセンスアンプであって、
上記読出用センスアンプは、上記選択メモリセルの出力線であるビットライン(152)がゲートに接続される第1nチャネルトランジスタ(107)、及びゲートが接地される第2pチャネルトランジスタ(102)を有し上記ビットラインの電位を反転させるインバータ回路と、上記ビットラインに接続されかつ上記第1nチャネルトランジスタと上記第2pチャネルトランジスタとの接続点(157)がゲートに接続される第3nチャネルトランジスタ(101)と、上記第3nチャネルトランジスタに直列に接続される電流検出用第4pチャネルトランジスタ(103)とを有し、
さらに、
上記第4pチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流防止用の第5pチャネルトランジスタ(104)と、
上記ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージ用の第6nチャネルトランジスタ(106)と、
を備えたことを特徴とするセンスアンプ。 - 上記比較用センスアンプは、上記比較用メモリセルの出力線である比較用ビットライン(252)がゲートに接続される比較用第1nチャネルトランジスタ(207)、及びゲートが接地される比較用第2pチャネルトランジスタ(202)を有し上記比較用ビットラインの電位を反転させるインバータ回路と、上記比較用ビットラインに接続されかつ上記比較用第1nチャネルトランジスタと上記比較用第2pチャネルトランジスタとの接続点(257)がゲートに接続される比較用第3nチャネルトランジスタ(201)と、上記比較用第3nチャネルトランジスタに直列に接続され電流を検出する比較用第4pチャネルトランジスタ(203)とを有し、
さらに、
上記比較用第4pチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流を防止する比較用第5pチャネルトランジスタ(204)と、
上記比較用ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージを行う比較用第6nチャネルトランジスタ(206)と、
を備えた、請求項1記載のセンスアンプ。 - 上記読出用センスアンプと同じ構成をなすダミー読出用センスアンプ(391)と、
上記比較用センスアンプとほぼ同じ構成をなして上記比較用第5pチャネルトランジスタに対応するダミー比較用第5pチャネルトランジスタにおいては常にオン状態に、上記比較用第6nチャネルトランジスタに対応するダミー比較用第6nチャネルトランジスタ(306)においては常にオフ状態となる構成をなすダミー比較用センスアンプ(392)と、
上記ダミー読出用センスアンプにおいて上記第3nチャネルトランジスタに対応するダミー読出用第3nチャネルトランジスタ(301)と上記第4pチャネルトランジスタに対応するダミー読出用第4pチャネルトランジスタ(303)との接続点(359)と接続され外部から供給される外部クロックにて上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを動作状態とする動作信号を送出し、かつ上記動作信号によって上記ダミー読出用センスアンプに備わるビットラインを充電することにより上記ダミー読出用センスアンプから読み出し完了信号が供給されることで上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを非動作状態とする非動作信号を送出する信号発生回路(393)と、
を有する制御信号発生回路(300)を備えたセンスアンプであって、
上記制御信号発生回路は、上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプの各々における第5pチャネルトランジスタ及び第6nチャネルトランジスタを制御する、請求項2記載のセンスアンプ。 - 上記読出用センスアンプと同じ構成をなすダミー読出用センスアンプ(391)と、
上記ダミー読出用センスアンプにおいて上記第3nチャネルトランジスタに対応するダミー読出用第3nチャネルトランジスタ(301)と上記第4pチャネルトランジスタに対応するダミー読出用第4pチャネルトランジスタ(303)との接続点(359)と接続され外部から供給される外部クロックにて上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを動作状態とする動作信号を送出し、かつ上記動作信号によって上記ダミー読出用センスアンプに備わるビットラインを充電することにより上記ダミー読出用センスアンプから読み出し完了信号が供給されることで上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを非動作状態とする非動作信号を送出する信号発生回路(393)と、
を有する制御信号発生回路(300)を備えたセンスアンプであって、
上記ダミー読出用センスアンプに備わる電流検出用の上記ダミー読出用第4pチャネルトランジスタのゲート入力を所定電位に固定し、上記制御信号発生回路は、上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプの各々に対応した第5pチャネルトランジスタ及び第6nチャネルトランジスタを制御する、請求項2記載のセンスアンプ。 - 上記ダミー読出用第4pチャネルトランジスタと上記読出用第4pチャネルトランジスタとのトランジスタ特性を等しくするように、上記ダミー読出用第4pチャネルトランジスタのトランジスタサイズが変更されてなる、請求項4記載のセンスアンプ。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7795919B2 (en) | 2005-07-28 | 2010-09-14 | Ricoh Company, Ltd. | Transmitter driver circuit in high-speed serial communications system |
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- 1995-01-27 JP JP1177995A patent/JP3547193B2/ja not_active Expired - Fee Related
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US7795919B2 (en) | 2005-07-28 | 2010-09-14 | Ricoh Company, Ltd. | Transmitter driver circuit in high-speed serial communications system |
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