JP2009290070A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009290070A
JP2009290070A JP2008142511A JP2008142511A JP2009290070A JP 2009290070 A JP2009290070 A JP 2009290070A JP 2008142511 A JP2008142511 A JP 2008142511A JP 2008142511 A JP2008142511 A JP 2008142511A JP 2009290070 A JP2009290070 A JP 2009290070A
Authority
JP
Japan
Prior art keywords
region
semiconductor
node
semiconductor region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008142511A
Other languages
English (en)
Other versions
JP2009290070A5 (ja
JP4632068B2 (ja
Inventor
Tomohide Terajima
知秀 寺島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2008142511A priority Critical patent/JP4632068B2/ja
Priority to TW097133895A priority patent/TWI389301B/zh
Priority to US12/205,973 priority patent/US8093660B2/en
Priority to DE102008050495A priority patent/DE102008050495B4/de
Priority to CN2008101874337A priority patent/CN101594131B/zh
Priority to CN201210232855.8A priority patent/CN102760733B/zh
Priority to KR1020090013725A priority patent/KR101022298B1/ko
Publication of JP2009290070A publication Critical patent/JP2009290070A/ja
Publication of JP2009290070A5 publication Critical patent/JP2009290070A5/ja
Application granted granted Critical
Publication of JP4632068B2 publication Critical patent/JP4632068B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/0406—Modifications for accelerating switching in composite switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を内蔵する半導体装置の構成に関する。より特定的には、この発明は、ＩＧＢＴのターンオフ特性を改善するために設けられるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を備える半導体装置の耐圧特性を維持しつつ占有面積を低減するための構成に関する。
大電力を取扱うパワーデバイスとして、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）が知られている。このＩＧＢＴは、等価回路的に、バイポーラトランジスタのベース電流を、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で制御する。ＩＢＧＴは、ＭＯＳトランジスタの高速スイッチング特性とバイポーラトランジスタの高電圧／大電流処理能力と両方の特徴を併せ持つ。
ＩＧＢＴは、電力損失を低減するために、低オン電圧および低スイッチング損失が要求される。通常、ＩＧＢＴにおいては、ターンオン時、Ｐ型コレクタ層からＮ型ベース層（ドリフト層）へ少数キャリアのホール（正孔）が注入され、Ｎドリフト層の伝導度変調によりドリフト層の抵抗が低下する。このＮ型ベース層（ドリフト層）の伝道度変調によりその抵抗が低下すると、エミッタ層から電子が多く注入され、高速で、ＩＧＢＴがオン状態へ移行する。
オン状態においては、コレクターエミッタ間電圧（オン電圧）は、ほぼこのＮ型ベース層に印加される。このオン電圧を低下させるためには、ドリフト層における多数キャリア電流を増加させ、このドリフト層の抵抗値を下げる。しかしながら、ターンオフ時においては、このドリフト層における過剰キャリアをすべてＩＧＢＴ外部に放出するかまたは、電子−正孔の再結合により消滅させる必要がある。したがって、過剰キャリアが多い場合、キャリア放出までに電流が流れ、ターンオフ損失が増加することになる。
このＩＧＢＴのターンオフ損失を低減し、高速でターンオフさせることを図る構成が、特許文献１（特開２００３−１５８２６９号公報）および特許文献２（特開２００５−１０９３９４号公報）に示されている。
特許文献１（特開２００３−１５８２６９号公報）においては、ＩＧＢＴのドリフト層表面に、絶縁ゲート型制御電極を設ける。ＩＧＢＴのターンオフ時、この絶縁ゲート型制御電極の電位を調整し、ドリフト層に生成されるホールを吸収し、ターンオフ時のテイル電流の発生を抑制することを図る。
この特許文献１における絶縁ゲート型制御電極においては、ゲート絶縁膜の膜厚として、たとえば５ｎｍ〜３０ｎｍゲートの膜厚に設定し、トンネル現象またはアバランシェ現象によりホールを強制的に引抜いている。
また、特許文献２（特開２００５−１０９３９４号公報）に示される構成においては、コレクタ電極ノードとバイポーラトランジスタのベースとの間にＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を設ける。このＰチャネルＭＯＳトランジスタと直列に、バイポーラトランジスタのベース電流制御用のＮチャネルＭＯＳトランジスタが設けられる。
ＩＧＢＴの動作中（オン状態の間）、ＰチャネルＭＯＳトランジスタを非導通状態に維持し、ターンオフ時にこのＰチャネルＭＯＳトランジスタを導通状態に設定し、バイポーラトランジスタにコレクタ電極から流入する正孔電流をバイパスする。ターンオフ時にコレクタ電極ノードからベース層に正孔が注入されるのを防止し、バイポーラトランジスタのドリフト層（ベース層）の残留キャリア（ホール）の排出を高速化し、スイッチング損失を低減する。これにより、ターンオフ時における低スイッチング損失および高速動作を実現し、かつＩＧＢＴの低オン電圧を維持することを図る。
この特許文献２に示される構成においては、ＰチャネルＭＯＳトランジスタのゲート絶縁膜の膜厚は、オフ時の耐圧を保障するために、たとえばフィールド絶縁膜などの素子耐圧以上のゲート耐圧を有するように構成される。
特開２００３−１５８２６９号公報 特開２００５−１０９３９４号公報
上述の特許文献１においては、ドリフト層（ベース層）表面に設けられる絶縁ゲート型制御電極を用い、ターンオフ時にトンネル現象またはアバランシェ現象を利用して正孔を排出する。この場合、制御電極下部の５〜３０ｎｍの膜厚の絶縁膜に高圧が印加され、この絶縁膜の耐圧特性が劣化しやすくなるという問題が生じる。
また、特許文献１に示される構成においては、絶縁ゲート型制御電極が、ＩＧＢＴのターンオフおよびターンオンを制御する制御電極（ＭＯＳトランジスタのゲート）と別途設けられる。したがって、この場合、ＩＧＢＴのターンオフ／ターンオン時のタイミングと絶縁ゲート型制御電極に印加される電圧のタイミングの調整が困難になるという問題が、生じる。
また、上述の特許文献２に示される構成においては、ＰチャネルＭＯＳトランジスタのゲート電極を接地レベルに固定するかまたはＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ両者のゲート電圧を同じ制御回路の出力信号に従って制御する。
ＩＧＢＴの非導通状態の間、ＰチャネルＭＯＳトランジスタは導通状態に維持される。この場合、ＰチャネルＭＯＳトランジスタのゲート電極にはエミッタ電極の電圧と同程度の電圧が印加され、従って、このＰチャネルＭＯＳトランジスタの導通時には、コレクターエミッタ間電圧Ｖｃｅと同程度の高電圧が印加される。このため、ＰチャネルＭＯＳトランジスタのゲート絶縁膜としては、その耐圧を保障するために、たとえばフィールド絶縁膜以上の膜厚を有するように厚い絶縁膜が用いられている。この結果、このＰチャネルＭＯＳトランジスタの高さが、周辺のＮチャネルＭＯＳトランジスタの高さより高くなり、ＩＧＢＴにおける段差が大きくなるという問題が生じる。また、このＰチャネルＭＯＳトランジスタに高圧が印加されるため、周囲の不純物領域に対する絶縁を保障するために、不純物領域間に十分な距離を確保する必要があり、素子の占有面積が増大するという問題が生じる。
それゆえ、この発明の目的は、低オン抵抗および低スイッチング損失および耐圧特性を維持しつつ素子占有面積を低減することのできる半導体装置を提供することである。
この発明の第１の観点に係る半導体装置は、要約すれば、バイポーラトランジスタと、このバイポーラトランジスタのベース電流を制御信号に従って制御する第１の絶縁ゲート型電界効果トランジスタと、ターンオフ時にバイポーラトランジスタのベース−エミッタを短絡する第２の絶縁ゲート型電界効果トランジスタと、ターンオフ時における第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜に印加される電圧を緩和する電圧緩和素子とを備える。
この電圧緩和素子は、好ましくは、ＰＮ接合型ダイオード素子または接合電界効果トランジスタである。
この発明の別の観点に係る半導体装置は、第１の観点に係る半導体装置の構造を提供する。すなわち、この別の観点に係る半導体装置は、要約すれば、バイポーラトランジスタ、このバイポーラトランジスタのオン／オフを制御する第１の絶縁ゲート型電界効果トランジスタおよびバイポーラトランジスタのターンオフ時に、このバイポーラトランジスタのエミッタ／ベースを短絡する第２の絶縁ゲート型電界効果トランジスタが形成される半導体領域と別の領域に、電圧緩和素子を共通の半導体基板領域に形成する。電圧緩和素子は、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜に印加される電圧を、バイポーラトランジスタのターンオフ時に緩和する。この電圧緩和素子は、半導体基板領域を、その構成要素の一部として含み、この半導体基板領域のパンチスルーを利用するように形成される。
一実施の形態においては、この発明の別の観点に係る半導体装置は、第１導電型の半導体基板領域と、この半導体基板領域表面に形成される第２導電型の第１の半導体領域と、半導体基板領域表面に前記第１の半導体領域と離れて形成される第２導電型の第２の半導体領域と、第１の半導体領域に隣接して形成される第１導電型の第３の半導体領域と、第２の半導体領域上および第１の半導体領域内の一部の領域の表面上に形成される第１導電型の第４の半導体領域と、第４の半導体領域表面の一部の領域に形成される第２導電型の第１の不純物領域と、第４の半導体領域および第１の不純物領域電気的に接続するように形成される第１の電極層と、第１の不純物領域と第１の半導体領域の間の第４の半導体領域上および第１の半導体領域上の一部の領域上に第１の絶縁膜を介して形成される第２の電極層と、第１の半導体領域表面に第４の半導体領域と離れて、互いに間をおいて形成される第１導電型の第２および第３の不純物領域と、第１の半導体領域表面に第３の不純物領域と隣接して形成される第２導電型の第４の不純物領域と、第２の不純物領域に電気的に接続される第３の電極層と、第２および第３の不純物領域の間の第１の半導体領域表面上に第２の絶縁膜を介して形成される第４の電極層と、第３および第４の不純物領域に電気的に接続されるように形成される第５の電極層と、第２の半導体領域表面に形成されるとともに第４の電極層に電気的に結合される第２導電型の第５の不純物領域を備える。
別の実施の形態においては、この発明の別の観点に係る半導体装置は、第１導電型の半導体基板領域と、半導体基板領域表面に互いに間をおいて形成される第２導電型の第１および第２のの半導体領域と、第１の半導体領域に接して形成される第１導電型の第３の半導体領域と、第３の半導体領域上および第１の半導体領域内の一部の領域の表面上に形成される第１導電型の第４の半導体領域と、第４の半導体領域の一部の領域の表面に形成される第２導電型の第１の不純物領域と、第４の半導体領域および第１の不純物領域に電気的に接続されるように形成される第１の電極層と、第１の不純物領域と第１の半導体領域の間の第４の半導体領域上および第１の半導体領域上に絶縁膜を介して形成される第２の電極層と、第１の半導体領域表面に第４の半導体領域と離れて、かつ互いに間をおいて形成される第１導電型の第２および第３の不純物領域と、第２の不純物領域に電気的に接続されるように形成される第３の電極層と、第２および第３の不純物領域の間の第１の半導体領域表面上に第２の絶縁膜を介して形成される第４の電極層と、第１の半導体領域表面に第３の不純物領域と隣接して形成される第２導電型の第４の不純物領域と、第３および第４の不純物領域に電気的に接続されるように形成される第５の電極層と、第３および第４の不純物領域から離れて、第１の半導体領域と第２の半導体領域の一部の領域の表面上に連続的にかつ第１および第２の半導体領域の間の半導体基板領域上にわたって形成されるとともに第４の電極層に電気的に接続される第１導電型の第５の不純物領域を備える。
さらに別の実施の形態において、この発明の別の観点に係る半導体装置は、第１導電型の半導体基板領域と、半導体基板領域表面に互いに間をおいて形成される第２導電型の第１および第２のの半導体領域と、第１の半導体領域に接して形成される第１導電型の第３の半導体領域と、第３の半導体領域上および第１の半導体領域内の一部の領域の表面上に形成される第１導電型の第４の半導体領域と、第４の半導体領域の一部の領域の表面に形成される第２導電型の第１の不純物領域と、第４の半導体領域および第１の不純物領域に電気的に接続されるように形成される第１の電極層と、第１の不純物領域と第１の半導体領域の間の第４の半導体領域上および第１の半導体領域上に第１の絶縁膜を介して形成される第２の電極層と、第１の半導体領域表面に第４の半導体領域と離れて、かつ互いに間をおいて形成される第１導電型の第２および第３の不純物領域と、第２の不純物領域に電気的に接続されるように形成される第３の電極層と、第２および第３の不純物領域の間の第１の半導体領域表面上に第２の絶縁膜を介して形成される第４の電極層と、第１の半導体領域表面に第３の不純物領域と隣接して形成される第２導電型の第４の不純物領域と、第３および第４の不純物領域に電気的に接続されるように形成される第５の電極層と、第１および第２の半導体領域の間に半導体基板領域と連結するように形成される第１導電型の第５の半導体領域と、第５の半導体領域表面に形成されるとともに第４の電極層に電気的に接続される第１導電型の５の不純物領域と、半導体基板領域と第１の半導体領域の間および半導体基板領域と第２の半導体領域の間に互いに離れて形成される第２導電型の第１および第２の埋込半導体領域を備える。第５の半導体領域は、第１および第２の埋込半導体領域の間の領域を介して半導体基板領域に結合される。
第２の絶縁ゲート型電界効果トランジスタのゲート電圧を、緩和することにより、この第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜膜厚を薄くすることができ、また周辺領域との耐圧を補償するための領域の距離を短くすることができ、小占有面積の半導体装置をその低スイッチング損失および低オン電圧の特徴を維持しつつ実現することができる。
また、この電圧緩和素子を、半導体基板領域をその一部の領域として利用するように、この絶縁ゲート型電界効果トランジスタが形成される領域と別の領域に設けることにより、ＩＧＢＴの構成要素の配置に悪影響を及ぼすことなく、簡易な回路構成で確実に、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜に印加される電圧を緩和することができる。
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の電気的等価回路を示す図である。図１において、半導体装置は、ＰＮＰバイポーラトランジスタ（第１のバイポーラトランジスタ）ＢＴと、このＰＮＰバイポーラトランジスタＢＴのベース電流を制御するＮチャネルＭＯＳトランジスタ（第１の絶縁ゲート型電界効果トランジスタ）ＮＱと、バイポーラトランジスタＢＴのターンオフ時キャリア注入を遮断するＰチャネルＭＯＳトランジスタ（第２の絶縁ゲート型電界効果トランジスタ）ＰＱとを含む。
バイポーラトランジスタＢＴは、そのエミッタ領域（第１の導通ノード）が、コレクタ電極ノード（第１の電極ノード）３に接続され、そのコレクタ領域（第２の導通ノード）がエミッタ電極ノード（第２の電極ノード）４に接続される。ＭＯＳトランジスタＮＱは、そのソースがエミッタ電極ノード４に結合され、そのゲート電極ノード７に制御信号Ｖｇ１を受け、そのドレインがバイポーラトランジスタＢＴのベース領域５に接続される。ＭＯＳトランジスタＮＱは、そのバックゲート（基板）とソースとが相互接続される。
ＭＯＳトランジスタＰＱは、そのソース領域（第３の導通ノード）がコレクタ電極ノード３に接続され、その基板（バックゲート）およびドレイン（第４の導通ノード）がバイポーラトランジスタＢＴのベース電極ノード（ベースノード）５に接続される。バイポーラトランジスタＢＴおよびＭＯＳトランジスタＮＱで構成される回路部分２が、通常のＩＧＢＴの電気的等価回路に対応する。以下の説明において、ＩＧＢＴと称する場合には、このブロック２で示す部分を参照する。
この図１に示す半導体装置は、さらに、ＭＯＳトランジスタＰＱのゲート電極ノード６とエミッタ電極ノード４の間に接続される電圧緩和素子１を含む。この電圧緩和素子１により、ＭＯＳトランジスタＰＱの非導通状態時に、そのゲート絶縁膜に印加される電圧を緩和する。
この電圧緩和素子１は、本実施の形態１においては、ＰＮ接合ダイオード（ダイオード素子）Ｄｉで構成される。このＰＮ接合ダイオードＤｉは、そのカソードがＭＯＳトランジスタＰＱのゲート電極ノード６に接続され、アノードがエミッタ電極ノード４に接続される。
いま、この半導体装置のコレクタ電極ノード３に、図２に示すように、誘導性負荷ＬＬが接続されている場合を考える。この誘導性負荷ＬＬは、ハイ側電圧Ｖｈを供給する電源ノードとコレクタ電極ノード３の間に接続される。ＭＯＳトランジスタＰＱのゲート電極ノード６とコレクタ電極ノード３の間には、ゲート容量Ｃｇが存在し、また、ダイオード素子Ｄｉにおいても、そのＰＮ接合による寄生容量Ｃｄが存在する。
この図２に示す構成において、ＩＧＢＴ２がターンオンすると、この誘導性負荷ＬＬのＬ・（ｄｉ／ｄｔ）成分により、ハイ側電圧Ｖｈの大部分が誘導性負荷ＬＬに印加され、コレクタ電極ノード３のコレクタ電位Ｖｃは急激に低下する。一方、ＩＧＢＴ２のターンオフ時においては、コレクタ電極ノード３のコレクタ電位Ｖｃは、ハイ側電圧Ｖｈとほぼ同等のレベルとなる。今、ＭＯＳトランジスタＰＱが、そのしきい値電圧の絶対値（以下、単にしきい値電圧と称す）Ｖｔｈｐを有するとする。また、エミッタ電極ノード４のエミッタ電位Ｖｅは、通常、半導体装置に印加される電圧のうちの最低電位に設定される。
なお、以下の説明において、「導通状態」および「非導通状態」は、それぞれ、「オン状態」および「オフ状態」と同一の意味で用いる。特に、電流の有無を強調する場合には、「導通状態」および「非導通状態」の用語を用いる。
ＩＧＢＴ２のターンオン時、ＭＯＳトランジスタＮＱのゲート電極ノード７に印加される制御電圧Ｖｇ１が、Ｈレベルに設定され、ＭＯＳトランジスタＮＱが導通状態となる。応じて、バイポーラトランジスタＢＴにベース電流が供給され、バイポーラトランジスタＢＴが導通状態となり、ＩＧＢＴ２がターンオンする。ＩＧＢＴ２がターンオンすると、コレクタ電極ノード３のコレクタ電位Ｖｃの低下につれ、容量ＣｇおよびＣｄの容量値に応じて、ＭＯＳトランジスタＰＱのゲート電極ノード６の電位Ｖｇ２が低下する。ゲート電極ノード６のゲート電位Ｖｇ２が、エミッタ電極ノード４のエミッタ電位Ｖｅに到達すると、ダイオード素子Ｄｉの順バイアス動作により、ゲート電極ノード６のゲート電位Ｖｇ２の電位低下が抑制されて、ダイオードＤｉにより、ゲート電位Ｖｇ２の最低電位がクランプされる。
このＩＧＢＴ２のターンオン時において、コレクタ電極ノード３のコレクタ電位Ｖｃとゲート電極ノード６のゲート電位Ｖｇ２の差（Ｖｃ−Ｖｇ２）が、ＭＯＳトランジスタＰＱのしきい値電圧Ｖｔｈｐ以下となると（Ｖｃ−Ｖｇ２＜Ｖｔｈｐとなると）、ＭＯＳトランジスタＰＱがオフ状態となる。したがって、このターンオン動作時においては、ＰＮＰバイポーラトランジスタＢＴに対するホール注入に対する制限動作は、行なわれない。
一方、ＩＧＢＴ２のターンオフ動作時においては、ＭＯＳトランジスタＮＱのゲート電極ノード７へ与えられる制御電圧Ｖｇ１がたとえば０Ｖに設定され、ＭＯＳトランジスタＮＱがオフ状態となる。応じて、バイポーラトランジスタＢＴへのベース電流の供給が停止され、ＮＰＮバイポーラトランジスタＢＴがオフ状態へ移行する。このバイポーラトランジスタＢＴのオフ状態への移行に応じて、コレクタ電極ノード３のコレクタ電位Ｖｃが上昇する。また、コレクタ電位Ｖｃの上昇に応じて、寄生容量ＣｇおよびＣｄにより、ゲート電位Ｖｇ２の電位も上昇する。
このＩＧＢＴ２のターンオフ時、コレクタ電位Ｖｃとゲート電位Ｖｇ２の差（Ｖｃ−Ｖｇ２）が、ＭＯＳトランジスタＰＱのしきい値電圧よりも大きくなると、ＭＯＳトランジスタＰＱがオン状態となり、ＰＮＰバイポーラトランジスタＢＴのエミッタ領域とベース領域（ベース電極ノード５）とが短絡される。これにより、コレクタ電極ノード３から注入される電流が、ＭＯＳトランジスタＰＱにより排出され、ＰＮＰバイポーラトランジスタＢＴへの正孔の供給を遮断する。
このターンオフ時、ＰＮＰバイポーラトランジスタＢＴのエミッタ領域に対する正孔の供給が遮断されるため、バイポーラトランジスタＢＴのベース領域のキャリア排出が完了すると、高速でコレクタ電極ノード３のコレクタ電位Ｖｃが上昇する。これにより、テール電流が流れる期間を短くすることができ、ターンオフ時のスイッチング損失を低減することができ、高速動作を実現することができる。また、このＩＧＢＴ２のオン状態（導通状態）時においては、バイポーラトランジスタＢＴのコレクタ−エミッタ間電圧Ｖｃｅは十分低く、低オン電圧を実現することができる。
このターンオフ過程などの過渡状態時においては、ダイオード素子Ｄｉの寄生容量ＣｄとＭＯＳトランジスタＰＱのゲート容量Ｃｇとで決定される電圧レベルに、ゲート電位Ｖｇ２が設定される。このゲート電位Ｖｇ２の電圧レベルは、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間の電圧レベルである。
ターンオフ状態となり、ＩＧＢＴ２がオフ状態（非導通状態）の場合には、ダイオード素子Ｄｉは、逆バイアス状態である。この場合、ダイオード素子Ｄｉのリーク電流などにより、最終的には、ゲート電位Ｖｇ２が、エミッタ電位Ｖｅと同一電位となる。しかしながら、以下に説明するように、実デバイス構成時においては、このゲート電極ノード６とコレクタ電極ノード３の間に流れる電流およびこのゲート容量Ｃｇおよびダイオードの接合容量Ｃｄに印加される電圧のバランスなどにより、ゲート電位Ｖｇ２は、エミッタ電位Ｖｅとコレクタ電位Ｖｃの間にある電圧（一例として、パンチスルー電圧）でバランスして、ほぼ安定に維持される。
したがって、ＭＯＳトランジスタＰＱのゲート電極ノード６のゲート電位Ｖｇ２は、エミッタ電極Ｖｅよりも高い電圧レベルに設定することができ、ＭＯＳトランジスタＰＱのゲート絶縁膜に印加される電圧を低減することができ、そのゲート絶縁膜を薄くすることができる。また、非導通状態時において、ゲート絶縁膜に印加される電圧が低減されるため、他の周辺領域との耐圧を保障するための周辺領域（電極層など）に対する距離を十分に取る必要がなく、素子（セル）の占有面積を低減することができる。
図３は、この発明の実施の形態１に従う半導体装置の断面構造を概略的に示す図である。図３において、半導体装置は、Ｐ型半導体基板（半導体基板領域）１０上に形成される。このＰ型半導体基板領域１０表面に、間をおいてＮ型半導体領域（第１および第２の半導体領域）１２ａおよび１２ｂが設けられる。
このＮ型半導体領域１２ａの一部（下領域）を取囲むように、Ｐ型半導体領域（第３の半導体領域）１３が設けられる。ここで、この半導体装置においては、平面レイアウトは示していないが、図３の右側に示す端部ＬＩを中心として、同心円状に各領域が形成される。このため、Ｐ型半導体領域１３が、Ｎ型半導体領域１２ａを取囲むように形成されるとして説明する。Ｐ型半導体領域１３は、ＩＧＢＴターンオフ時に正孔をエミッタ電極ノードへ排出する機能を有する。
このＰ型半導体領域１３上およびＮ型半導体領域１２ａの一部の表面に、Ｐ型半導体領域（第４の半導体領域）１４が設けられ、このＰ型半導体領域１４内部に、高濃度のＮ型不純物領域（第１の不純物領域）１５が設けられる。Ｐ型半導体領域１４は、Ｎ型不純物領域１５を取囲むように形成され、Ｐ型半導体領域１４およびＮ型不純物領域１５両者に接するように、エミッタ電極ノード４に接続されるエミッタ電極を構成する電極層（第１の電極層）１６が設けられる。このエミッタ電極層１６により、図１に示すＮチャネルＭＯＳトランジスタＮＱのバックゲートおよびソースが相互接続されかつエミッタ電極ノード４に電気的に接続される。
Ｐ型半導体領域１４表面上に、ゲート絶縁膜（第１の絶縁膜）１７を介してゲート電極ノード７に接続されるゲート電極を構成する電極層（第２の電極層）１８が形成される。このゲート絶縁膜１７およびゲート電極層１８は、Ｎ型半導体領域１２ａ上にまでわたって延在して形成され、制御電圧Ｖｇ１に従って、Ｎ型不純物領域１５とＮ型半導体領域１２ａの間のＰ型半導体領域１４表面にチャネルを形成する。
Ｎ型半導体領域１２ａ表面に、Ｐ型半導体領域１４と離れてかつ互いに分離して、Ｐ型不純物領域（第２および第３の不純物領域）１９ａおよび１９ｂが形成される。これらのＰ型不純物領域１９ａおよび１９ｂの間のＮ型半導体領域１２ａ上に、ゲート絶縁膜（第２の絶縁膜）２０を介してゲート電極ノード６を構成する電極層（第４の電極層）２１が形成される。また、Ｐ型不純物領域１９ｂに隣接してＮ型不純物領域（第４の不純物領域）２２が形成される。Ｐ型不純物領域１９ａ表面に、図１に示すコレクタ電極ノード３に接続されるコレクタ電極を構成する電極層（第３の電極層）２３が形成される。また、不純物領域１９ｂおよび２２両者の表面上に、図１に示すベース電極ノード５を構成する電極層（第４の電極層）２４が形成される。
Ｎ型半導体領域１２ｂ表面にＮ型不純物領域（第５の不純物領域）２５が形成される。このＮ型不純物領域２５表面にゲート電極層２１に電気的に接続される電極層（第５の電極層）２６が形成される。この電極層２６が、図１に示すダイオード素子Ｄｉのカソード電極に対応する。ダイオード素子Ｄｉの非導通状態のときには、Ｎ型半導体領域１２ａおよび１２ｂの間のＰ型半導体領域１０にパンチスルーを生じさせ（ＰＮ接合にパンチスルー降伏を生じさせ）、このパンチスルー電圧によりゲート電極層２１に印加される電圧を制限する。
すなわち、このＮ型不純物領域２２とＰ型半導体基板領域１０の間の電圧がパンチスル電圧に到達すると、空乏層がＮ型不純物領域２２から半導体基板領域１０に到達し、Ｎ型半導体基板領域１０表面のＰＮ接合においてパンチスルー降伏が生じる。また、Ｎ型不純物領域２５から空乏層が伸び、半導体基板領域１０に空乏層が到達すると、このＮ型半導体領域１２Ｂと半導体基板領域１０の間のＰＮ接合にパンチスルー降伏が生じる。このパンチスルー降伏により、Ｐ型半導体基板領域１０表面において、空乏層を介してＮ型半導体領域１２ａおよび１２ｂの間が導通し、Ｎ型不純物領域２２からの電圧が、Ｎ型不純物領域２５および電極層２６を介してゲート電極層２１に伝達され、ゲート電位Ｖｇ２の低下が抑制される。ゲート電位Ｖｇ２が上昇するとＰチャネルＭＯＳトランジスタのチャネル抵抗が大きくなり、Ｎ型不純物領域２２の電圧レベルが低くなり、半導体基板領域１０表面のＰＮ接合のパンチスルー降伏がなくなり、ゲート電位Ｖｇ２の上昇が停止される。これにより、ゲート電極層２１の電圧レベルは、エミッタ電極層１６のエミッタ電位Ｖｅよりも高い、パンチスルー電圧により決定される電圧レベルに維持される。
図３に示す構造において、ＮチャネルＭＯＳトランジスタＮＱは、基本的に、Ｐ型半導体領域１４、Ｎ型不純物領域１５、ゲート絶縁膜１７、電極層１８およびＮ型半導体領域（ドリフト層）１２ａで構成される。ＮチャネルＭＯＳトランジスタＮＱのバックゲートが、Ｐ型半導体領域１４により形成され、そのバックゲートおよびソース（不純物領域１５）が、電極層１６により電気的に接続される。
ＰチャネルＭＯＳトランジスタＰＱは、基本的に、Ｐ型不純物領域１９ａおよび１９ｂと、Ｎ型半導体領域１２ａと、ゲート絶縁膜２０と、電極層２１とにより構成される。ＰチャネルＭＯＳトランジスタＰＱのバックゲートを構成するＮ型半導体領域１２ａは、Ｎ型不純物領域２２を介して電極層２４に結合される。これにより、ベース電極ノード５に電気的に接続される電極層２４に、ＰチャネルＭＯＳトランジスタＰＱのバックゲートおよびドレインが相互接続される構成が実現される。
ダイオード素子Ｄｉは、基本的に、Ｎ型不純物領域２５、Ｎ型半導体領域１２ｂ、Ｐ型半導体基板領域１０、およびＰ型半導体領域１３および１４により構成される。Ｎ型半導体領域１２ｂとＰ型半導体基板領域１０との間のＰＮ接合の容量を利用して、容量分割によりゲート電極ノード６の電位Ｖｇ２を、ＩＧＢＴのターンオフ時に低下させる。
ＰＮＰバイポーラトランジスタＢＴは、Ｐ型不純物領域１９ａと、Ｎ型半導体領域１２ａと、Ｐ型半導体領域１３および１４により基本的に形成され、このＮ型半導体領域１２ａが、バイポーラトランジスタのベース領域として機能する。
図３に示す構成において、ＩＧＢＴのターンオン時には、電極層１８に印加される制御電圧Ｖｇ１が正の電圧レベルに設定され、Ｎ型不純物領域１５とＮ型半導体領域１２ａの間のＰ型半導体領域１４表面にチャネルが形成され、電子がエミッタ電極層１６からＮ型半導体領域１２ａへ流れる。このとき、また、コレクタ電極層２３からＰ型不純物領域１８を介してＮ型半導体領域１２ａに正孔が流れ込む。応じて、Ｎ型半導体領域１２ａにおいて伝導度変調が生じ、その抵抗値が低下し、さらに多くの電流が、このＮ型半導体領域１２ａを流れる。応じて、バイポーラトランジスタＢＴのベース電流が大きくなり、バイポーラトランジスタ（ＢＴ）がオン状態となる。このターンオン時において、コレクタ電極層２３の電位が低下しても、Ｐ型不純物領域１９ａとゲート電極層２１の間の電位差は、ＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ以下であり、ＰチャネルＭＯＳトランジスタはオフ状態に維持される。従って、コレクタ電極層２３からＮ型半導体領域１２ａへの正孔の供給に対しては、何ら悪影響を及ぼさない。
このターンオン時において、不純物領域１９および２２は、Ｎ型半導体領域１２ａの電位レベルであり、ほぼ、エミッタ電位Ｖｅレベルであり、また、半導体基板領域１０は、エミッタ電位Ｖｅレベルである。ダイオード素子Ｄｉにおいては、Ｎ型半導体領域１２ｂおよび半導体基板領域１０の間のＰＮ接合は、逆バイアス状態であり、オフ状態に維持される。
ＩＧＢＴのターンオフ時においては、ゲート電極層１８に対する制御電圧Ｖｇ１が、たとえば０Ｖに設定され、Ｐ型半導体領域１４表面のチャネル（反転層）が消失する。これにより、Ｎ型半導体領域１２ａへの電流経路が遮断され、バイポーラトランジスタＢＴがターンオフ状態へ移行する。コレクタ電極層２３の電圧Ｖｃが上昇すると、このＰ型不純物領域１９ａとゲート電極層２１の間の電位差が、ＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐよりも大きくなり、ＰチャネルＭＯＳトランジスタがオン状態となる。Ｐ型不純物領域１９ａおよび１９ｂの間のＮ型半導体領域１２ａ表面にチャネルが形成され、コレクタ電極層２３から供給される正孔およびＮ型半導体領域１２ａに残存するキャリア（正孔）が、Ｐ型不純物領域１９ｂにより吸収され、Ｎ型半導体領域１２ａへの正孔の供給が遮断される。
半導体領域１２ａにおける残存キャリア（正孔）のエミッタ電極層１６を介しての排出が完了すると、バイポーラトランジスタがオフ状態となり、ＩＧＢＴがオフ状態となる。このオフ状態においては、Ｎ型半導体基板領域１２ａとＰ型半導体基板１０の間のＰＮ接合が逆バイアス状態とされ、空乏層が、Ｐ型半導体基板領域１０からＮ型半導体領域１２ａに広がり、最終的に、Ｎ型半導体領域１２ａの表面にまで空乏層が到達する。これにより、Ｎ型半導体領域１２ａの表面における電界集中を緩和し、高耐圧構造を実現する。
また、このＩＧＢＴのターンオフ時においては、ゲート電極層２１上のゲート電圧Ｖｇ２は、コレクタ電位Ｖｃの上昇に従って、ゲート容量を介した容量結合により、その電圧レベルが上昇する。このとき、Ｎ型半導体領域１２ｂと半導体基板領域１０との間のＰＮ接合の容量による容量結合により、ゲート電位Ｖｇ２の上昇は抑制される。電圧差Ｖｃ−Ｖｇ２がしきい値電圧Ｖｔｈｐ以下となると、ゲート電極層２１下部にチャネルが形成され、チャネルを介して、Ｐ型不純物領域２３とＮ型半導体領域１２ａとが同一電位となり、Ｎ型半導体領域１２ａへのコレクタ電極層２３からの正孔の供給が遮断される。
Ｐ型不純物領域１９ｂ、ベース電極層２４およびＮ型不純物領域２２により、コレクタ電位Ｖｃが伝達される。応じてＮ型半導体領域１２ａと半導体基板領域１０の間のＰＮ接合が逆バイアス状態となり、Ｎ型半導体領域１２ａおよび１２ｂの間のＰＮ接合にパンチスルー降伏が生じ、Ｎ型半導体領域１２ａおよび１２ｂの間がパンチスルー状態となる。応じて、このパンチスルー電圧により、制御電圧Ｖｇ２の電圧レベルの低下が抑制され、この電圧レベルでゲート電位Ｖｇ２の電位レベルが維持される。
ゲート電極層２１上のゲート電位Ｖｇ２は、エミッタ電位（Ｖｅ）とコレクタ電位（Ｖｃ）の間の電位レベルである。したがって、ゲート絶縁膜２０に印加される電圧、すなわち、コレクタ電極層２３の電圧とゲート電極層２１上の制御電圧Ｖｇ２の差は、コレクタ−エミッタ間電圧よりも小さくなる。したがって、ゲート絶縁膜２０の膜厚を薄くすることができる。またこのゲート絶縁膜２０に印加される電圧は緩和することができ、このコレクタ電極層２３とゲート電極層２１の間の距離を離すまたゲート電極層２１とベース電極層２４との間の距離およびゲート電極層２１とコレクタ電極層２３の間の距離を大きくするなどの耐圧を確保するための構成が不要となり、応じて、この半導体装置の全体のレイアウト面積を低減することができる。
また、コレクタ電極層２３からのコレクタ電圧に従って、Ｎ型半導体領域１２ａおよび１２ｂの間にパンチスルーが生じると、制御電圧Ｖｇ２の電圧レベルは、このパンチスルー電圧により低下が抑制される。したがって、このＮ型半導体領域１２ａおよび１２ｂの間の距離は、パンチスルーが生じる程度の距離に設定される。
以上のように、この発明の実施の形態１に従えば、ターンオフ損失を低減するためのＰチャネルＭＯＳトランジスタのゲート電極ノードとエミッタ電極ノードとの間にダイオード素子を電圧緩和素子として接続している。これにより、ＰチャネルＭＯＳトランジスタのオンおよびオフ動作に悪影響を及ぼすことなく、このＰチャネルＭＯＳトランジスタのターンオフ時にゲート絶縁膜に印加される電圧を緩和することができる。これにより、小占有面積かつ高耐圧構造かつ低損失の半導体装置を実現することができる。
［実施の形態２］
図４は、この発明の実施の形態２に従う半導体装置の電気的等価回路を示す図である。この図４に示す半導体装置は、図１に示す実施の形態１に従う半導体装置と以下の点で、その構成が異なる。すなわち、バイポーラトランジスタＢＴのベース電極ノード５とＭＯＳトランジスタＰＱのゲート電極ノード６との間に、ツェナーダイオードＺＤｉが逆方向に接続される。このツェナーダイオードＺＤｉのアノードは、ダイオード素子ＤｉのカソードおよびＭＯＳトランジスタＰＱのゲート電極に接続され、そのカソードがベース電極ノード５に接続される。
ツェナーダイオードＺＤｉは、定電圧ダイオードであり、逆バイアス電圧印加時に導通して、一定の大きさの電圧（ツェナー電圧）を、そのベース電極ノード５とゲート電極ノード６の間に生じさせる。
図４に示す半導体装置の他の構成は、図１に示す半導体装置の構成と同じであり、対応する部分には、同一参照符号を付し、その詳細説明は省略する。
図５は、この図４に示す半導体装置の断面構造を概略的に示す図である。この図５に示す構成は、以下の点で、図３に示す半導体装置の断面構造となる。すなわち、Ｎ型半導体領域（第１の半導体領域）１２ａにおいて、Ｎ型不純物領域（第４の不純物領域）２２の近傍に、Ｐ型不純物領域（第７の不純物領域）２８が形成され、このＰ型不純物領域２８底部に接して高濃度Ｎ型不純物領域（第６の不純物領域）２９が設けられる。Ｐ型不純物領域２８が、電極層３０を介してゲート電極層２１およびカソード電極層２６に接続される。このＰ型不純物領域２８が、ツェナーダイオードＺＤｉのアノードに対応し、Ｎ型不純物領域２９が、ツェナーダイオードＺＤｉのカソードに相当する。この不純物領域２８および２９により、Ｎ型半導体領域１２ａ内に簡易な構成により、ツェナーダイオードを設けることができ、外部に別途ツェナーダイオードを配置する必要がない。
この図５に示す半導体装置の他の構成は、図３に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
実施の形態１において説明したように、ＩＧＢＴ２のオフ状態の時に、ダイオード素子Ｄｉのカソードを形成するＮ型半導体領域１２ｂとＰチャネルＭＯＳトランジスタのバックゲートを構成するＮ型半導体領域１０との間にパンチスルーを生じさせ、ゲート電圧Ｖｇ２の電位レベルの低下を抑制する。ＩＧＢＴのターンオフ時のＰチャネルＭＯＳトランジスタの動作を強調するため、すなわち正孔のベース領域（半導体領域１２ａ）への流入を抑制する動作を強くするためには、ゲート電位Ｖｇ２は、低いほうが好ましい。しかしながら、このゲート電極Ｖｇ２が低くなりすぎると、以下の問題が生じる可能性がある。すなわち、コレクタ電極層２３のコレクタ電位Ｖｃが上昇すると、Ｐ型不純物領域１８とゲート電極層２１の間の電位差が大きくなり、ゲート絶縁膜２０に印加される電圧が高くなりすぎ、耐圧特性が損なわれる可能性がある。また、Ｎ型半導体領域１２ａおよび１２ｂの相対的な電位差が大きい場合、ＰＮ接合耐圧を保障することができなくなり、ＩＧＢＴとしての耐圧が低下する可能性がある。
上述の問題を回避するためにツェナーダイオードＺＤｉを設ける。すなわち、ゲート電位Ｖｇ２が低下して、コレクタ電位Ｖｃが上昇し、ベース電極ノード５およびゲート電極ノード６の間の電位差が大きくなった場合、ツェナーダイオードＺＤｉのツェナー降伏により、このゲート電位Ｖｇ２の電圧低下を抑制する。
すなわち、図５に示すように、ベース電極ノード５は、電極層２４およびＮ型不純物領域２２により、ＰチャネルＭＯＳトランジスタのバックゲート、すなわち、バイポーラトランジスタのベース領域に接続され、Ｐ型不純物領域１９ａを介してコレクタ電極層２３（コレクタ電極ノード３）に電気的に接続される。したがって、このゲート電位Ｖｇ２の低下時、逆バイアス電圧が、不純物領域２９および３０の間に印加され、Ｐ型不純物領域２８およびＮ型不純物領域２９の間のＰＮ接合にツェナー降伏を生じさせる。このツェナー降伏を生じたＰＮ接合を介して、Ｎ型半導体領域１２ａからゲート電極層２１（ゲート電極ノード６）へ電流を供給しゲート電位Ｖｇ２の電位レベルを上昇させる。すなわち、このゲート電位Ｖｇ２の電位は、ほぼコレクタ電位Ｖｃからツェナー電圧分低い電圧レベルにクランプされる。これにより、ＩＧＢＴのターンオフ時、ＰチャネルＭＯＳトランジスタのゲート絶縁膜２０に、高電圧が印加されるのを抑制し、またＮ型半導体領域１２ａおよび１２ｂの間の電位差が大きくなりすぎるのを防止し、ＩＧＢＴとしての耐圧の低下を抑制する。
ダイオード素子Ｄｉによる電圧緩和操作は、実施の形態１の場合と同様である。
以上のように、この発明の実施の形態２に従えば、バイポーラトランジスタのベース電極ノードとＰチャネルＭＯＳトランジスタのゲート電極ノードとの間に定電圧ダイオード（ツェナーダイオード）を接続している。これにより、実施の形態１の効果に加えて、以下の効果を得ることができる。すなわち、ターンオフ時のコレクタ電位とＰチャネルＭＯＳトランジスタのゲート電位の差が大きくなるのを抑制することができ、確実に、ＰチャネルＭＯＳトランジスタの絶縁耐圧を保障することができ、また、パンチスルー電圧によるＩＧＢＴ自体としての耐圧特性の劣化を抑制することができる。
［実施の形態３］
図６は、この発明の実施の形態３に従う半導体装置の電気的等価回路を示す図である。この図６に示す半導体装置は、以下の点で、図４に示す実施の形態２の従う半導体装置とその構成が異なる。すなわち、ツェナーダイオード（定電圧ダイオード）ＺＤｉが、コレクタ電極ノード３とＰチャネルＭＯＳトランジスタのゲート電極ノード６との間に接続される。この図６に示す半導体装置の他の構成は、図４に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
このツェナーダイオードＺＤｉは、アノードが、ＭＯＳトランジスタＰＱのゲート電極ノード６およびダイオード素子Ｄｉのカソードに接続され、そのカソードが、コレクタ電極ノード３に接続される。
図６に示す半導体装置において、ツェナーダイオードＺＤｉは、コレクタ電極ノード３のコレクタ電位Ｖｃとゲート電極ノード６のゲート電位Ｖｇ２の電位の差が大きくなると導通し、このゲート電位Ｖｇ２を、コレクタ電位Ｖｃからツェナー降伏電圧分低下させた電圧レベルにクランプする。したがって、この図６に示す半導体装置においても、実施の形態２と同様の動作により、同様の効果を得ることができる。
［実施の形態４］
図７は、この発明の実施の形態４に従う半導体装置の電気的等価回路を示す図である。この図７に示す半導体装置の構成は、以下の点で、図１に示す半導体装置の構成と異なる。すなわち、バイポーラトランジスタＢＴのベース電極ノード５とダイオード素子Ｄｉのカソード電極との間に、ＰＮＰバイポーラトランジスタ（第２のバイポーラトランジスタ）ＢＢＤが接続される。このＰＮＰバイポーラトランジスタＢＢＤは、そのベースおよびエミッタが相互接続されかつベース電極ノード５に接続され、コレクタがダイオード素子ＤｉのカソードおよびＰチャネルＭＯＳトランジスタＰＱのゲート電極ノード６に接続される。このバイポーラトランジスタＢＢＤは、ベースおよびエミッタが相互接続され、等価的に、コレクタをアノードとし、ベースおよびエミッタをカソードとするダイオードとして機能する。このゲート電位Ｖｇ２の低下時、逆バイアス電圧により、コレクタ−エミッタ間にパンチスルーを生じさせて、ゲート電位Ｖｇ２の低下を抑制する。
この図７に示す半導体装置の他の構成は、図１に示す半導体装置の構成と同じであり、対応する部分には、同一参照符号を付して、その詳細説明は省略する。
図８は、図７に示す半導体装置の断面構造を概略的に示す図である。図８に示す半導体装置の断面構造は、図３に示す半導体装置の断面構造と以下の点でその構成が異なる。すなわち、ＰＮＰバイポーラトランジスタＢＴのベース電極を構成するＮ型不純物領域（第４の不純物領域）２２に隣接してＰ型不純物領域（第６の不純物領域）３２がＮ型半導体領域（第１の半導体領域）１２ａ表面に形成され、また、このＰ型不純物領域３２と間をおいて、Ｎ型半導体領域１２ａ表面に、Ｐ型不純物領域（第７の不純物領域）３４が形成される。ＰＮＰバイポーラトランジスタＢＴのベース電極ノード５を構成する電極層（第５の電極層）３５が、Ｐ型不純物領域１９、Ｎ型不純物領域２２およびＰ型不純物領域３２に電気的に接続される。Ｐ型不純物領域３４は、電極層３６を介してＰチャネルＭＯＳトランジスタのゲート電極ノード６を構成する電極層（第４の電極層）２１に電気的に接続される。
この図８に示す半導体装置の断面構造の他の構成は、図３に示す半導体装置の断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図８に示す半導体装置において、Ｐ型不純物領域３２、Ｎ型半導体領域１２ａ、Ｎ型不純物領域３５、およびＰ型不純物領域３４により、ＰＮＰバイポーラトランジスタＢＢＤが形成される。すなわち、バイポーラトランジスタＢＢＤは、そのベースが、Ｎ型半導体領域１２ａおよびＮ型不純物領域２２で構成され、エミッタがＰ型不純物領域３２で構成され、コレクタがＰ型不純物領域３６で構成される。電極層３５により、バイポーラトランジスタＢＢＤのベースおよびエミッタが相互接続される。Ｎ型半導体領域１２ａ表面に互いに分離してＰ型不純物領域３２および３４を配置することにより、簡易な構成で、バイポーラトランジスタＢＢＤを作成することができ、バイポーラトランジスタＢＢＤを容易に内蔵することができる。
ＩＧＢＴ２のターンオフ時、コレクタ電位Ｖｃが上昇する。このとき、ダイオード素子Ｄｉにより、ゲート電位Ｖｇ２が低下し、ＭＯＳトランジスタＰＱが導通状態となる。応じて、コレクタ電圧Ｖｃに従って、不純物領域２２および３２の電位が高くなる。このとき、ゲート電位Ｖｇ２が低下しすぎ、ベース電極ノード５の電位とゲート電極ノード６との間の電位差が、パンチスルー電圧以上となると、Ｐ型不純物領域３２および３３の間に空乏層が形成され、Ｐ型不純物領域３６と半導体領域３６との間のＰＮ接合にパンチスルー降伏が生じ、導通状態のＰＭＯＳトランジスタＰＱを介して与えられる電圧に従って、ゲート電位Ｖｇ２の電圧レベルの低下が抑制される。
図７に示すバイポーラトランジスタＢＢＤにおいて、アノードとして機能するコレクタノードとカソードとして機能するベースおよびエミッタとの間の電圧が、この場合、バイポーラトランジスタＢＢＤが、先の実施の形態３におけるツェナーダイオードＺＤｉと同様に、このゲート電極ノード６のゲート電位Ｖｇ２がこのゲート電位Ｖｇ２の電圧レベルをクランプする。この場合、ゲート電極ノード６の制御電位Ｖｇ２が低下しすぎた場合、Ｐ型不純物領域３６および３２の間の空乏層が接続され、不純物領域３４とＮ型半導体基板領域１０との間のＰＮ接合にパンチスルー降伏が生じ、このバイポーラトランジスタＢＢＤのベース／エミッタとコレクタとの間が導通し、制御電位Ｖｇ２の電位低下が抑制される。この場合、バイポーラトランジスタＢＢＤのパンチスルー現象を用いており、すなわちＰＮ接合のパンチスルー降伏を利用している。この場合、パンチスルー電圧は、不純物濃度および不純物領域３２および３６の間の距離により調整することができる。また、ダイオードを用いる場合に比べて、アバランシェ降伏を生じさせる電圧レベルよりも高い電圧レベルにパンチスルー電圧を設定することができ、ゲート電位Ｖｇ２の電位レベルをアバランシェ降伏を利用する場合に比べて低い電圧レベルに設定することができる。
なお、図７においては、ＰＮＰバイポーラトランジスタＢＢＤが用いられている。しかしながら、このパンチスルー特性を得るために、ＮＰＮバイポーラトランジスタが用いられてもよい。このＮＰＮバイポーラトランジスタを用いる場合、そのベースおよびコレクタがゲート電極ノード６に接続され、そのエミッタがベース電極ノード５に接続される。これにより、ＰＮ接合のパンチスルー現象を利用して、制御電位Ｖｇ２の電圧レベル低下を抑制することができる。
以上のように、この発明の実施の形態４に従えば、ＩＧＢＴのバイポーラトランジスタのベース電極ノードとＰチャネルＭＯＳトランジスタのゲート電極ノードとの間に、ダイオード接続されたバイポーラトランジスタを接続している。従って、実施の形態１の効果に加えて、以下の効果を得ることができる。すなわち、ＰチャネルＭＯＳトランジスタのゲート電位の過剰低下を防止することができ、ＰチャネルＭＯＳトランジスタのゲート絶縁膜の耐圧を保障することができる。また、ＰＮ接合のパンチスルー現象を利用しており、アバランシェ降伏またはツェナー降伏を利用する場合に比べて、Ｐ型不純物領域の不純物濃度および半導体基板領域の不純物濃度およびエミッタ不純物領域−コレクタ不純物領域間の距離により、調整することができ、正確にパンチスルー電圧を調整することができ、また、ＰチャネルＭＯＳトランジスタのゲート電位を低い電位レベルに設定することができ、ＩＧＢＴのターンオフ時に高速でＰチャネルＭＯＳトランジスタをオン状態に移行させることができる。
なお、ダイオード素子Ｄｉの動作および効果は、実施の形態１の場合と同様である。
［実施の形態５］
図９は、この発明の実施の形態５に従う半導体装置の電気的等価回路を示す図である。この図９に示す半導体装置は、以下の点で、図７に示す半導体装置とその回路構成が異なる。すなわち、ダイオード接続されるＰＮＰバイポーラトランジスタ（第２のバイポーラトランジスタ）ＢＢＤ２が、ベース電極ノード５およびゲート電極ノード６の間ではなく、コレクタ電極ノード（第１の電極ノード）３とゲート電極ノード６の間に接続される。このＰＮＰバイポーラトランジスタＢＢＤ２は、そのベースおよびエミッタがコレクタ電極ノード３に接続され、コレクタがゲート電極ノード６に接続される。
この図９に示す半導体装置の他の構成は、図７に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図９に示す半導体装置の構成において、コレクタ電極ノード３のコレクタ電位Ｖｃとゲート電極ノード６のゲート電位Ｖｇ２の電圧差が大きくなると、バイポーラトランジスタＢＢＤ２が、逆バイアスによりパンチスルー現象を起こし、そのパンチスルー電圧により、ゲート電位Ｖｇ２の低下を抑制する。これにより、ＰチャネルＭＯＳトランジスタＰＱのゲート電位Ｖｇ２の低下が抑制され、実施の形態４と同様の効果を得ることができる。このＰＮＰバイポーラトランジスタＢＢＤ２の、動作の詳細は、実施の形態４の場合と同様である。すなわち、ベース／コレクタ間のＰＮ接合が、逆バイアス電圧により、パンチスルー降伏を生じ、コレクタ電極ノード３からゲート電極ノード６へ電流を供給する。この状態において、コレクタ電極ノード３とゲート電極ノード６との間の電圧は、パンチスルー電圧レベルとなる。
ダイオード素子Ｄｉの作用および効果は、実施の形態１の場合と同様である。
［変更例］
図１０は、この発明の実施の形態５による半導体措置の変更例の電気的等価回路を示す図である。この図１０に示す半導体装置は、図９に示す半導体装置と以下の点で、その回路構成が異なる。すなわち、ＰＮＰバイポーラトランジスタＢＢＤ２に代えて、ＮＰＮバイポーラトランジスタ（第２のバイポーラトランジスタ）ＢＢＤ３が用いられる。このＮＰＮバイポーラトランジスタＢＢＤ３は、そのベースおよびコレクタがゲート電極ノード６に接続され、そのエミッタがコレクタ電極ノード３に接続される。
この図１０に示す半導体装置の他の構成は、図９に示す半導体装置の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
この図１０に示す半導体装置においても、ＮＰＮバイポーラトランジスタＢＢＤ３のベース−エミッタ間の逆バイアス電圧によるパンチスルー現象（ＰＮ接合のパンチスルー降伏）を用いて、ゲート電位Ｖｇ２の低下を抑制している。したがって、図９に示す半導体装置の構成と同様の効果を得ることができる。
以上のように、この発明の実施の形態５に従えば、コレクタ電極ノードとＰチャネルＭＯＳトランジスタのゲート電極ノードの間にダイオード接続されるバイポーラトランジスタを接続し、そのパンチスルー現象を利用している。これにより、より高電圧のパンチスルー現象を生じさせることができ、また、正確にパンチスルー電圧を設定でき、その電極ノードの電位の制御をより確実に行なうことができる。また、実施の形態１と同様、ＰチャネルＭＯＳトランジスタのオン／オフ特性を維持しつつそのゲート絶縁膜の耐圧特性を維持することができる。また、実施の形態１と同様の効果を得ることができる。
［実施の形態６］
図１１は、この発明の実施の形態６に従う半導体装置の電気的等価回路を示す図である。この図１１に示す半導体装置においては、電圧緩和素子１として、Ｐチャネル接合電界効果トランジスタ（ＪＦＥＴ）ＪＱ１が用いられる。この接合電界効果トランジスタＪＱ１のゲートがベース電極ノード５に接続され、ドレインおよびソース領域が、エミッタ電極ノード４およびゲート電極ノード６にそれぞれ接続される。接合電界効果トランジスタＪＦＥＴにおいては、ソース領域およびドレイン領域は、対称に形成されるため、図１１において、接合電界効果トランジスタＪＱ１のソースおよびドレインは、いずれのノードであっても良いが、電位の高いゲート電極ノード６に接続されるノードをソースノードとし、エミッタ電極ノード４に接続されるノードをドレインノードとして、以下説明する。
この図１１に示す半導体装置の他の構成は、図１に示す半導体装置の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
図１２は、図１１に示す半導体装置の断面構造を概略的に示す図である。図１２に示す半導体装置の断面構造は、以下の点で、図３に示す半導体装置の断面構造とその構成が異なる。すなわち、Ｎ型半導体領域(第１の半導体領域）１２ａと離れて、半導体基板領域１０表面にＮ型半導体領域(第２の半導体領域)１２ｃが形成される。Ｎ型半導体領域１２ａの一部の領域からＮ型半導体領域１２ｃの一部の領域上にわたって、連続的にＰ型不純物領域(第５の不純物領域)４０が形成される。このＰ型不純物領域４０は、その表面に形成される電極層４２を介してゲート電極層(第４の電極層)２１に電気的に接続される。
この図１２に示す半導体装置の断面構造の他の構成は、図３に示す半導体装置の断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図１２に示す断面構造において、Ｎ型不純物領域２２は、Ｐチャネル接合電界効果トランジスタＪＱ１のゲート電極として機能し、Ｐ型不純物領域４０下部のＮ型半導体領域１２ａおよび１２ｃの間のＰ型半導体領域１０が、このＰチャネル接合型電界効果トランジスタのチャネル領域として利用される。Ｐ型不純物領域４０がソース領域として利用される。Ｎ型半導体領域１２ａおよび１２ｃを分離して配置し、その間の半導体基板領域１０の表面にＰ型不純物領域４０を配置することにより、簡易な構成で、内蔵接合電界効果トランジスタを実現することができる。
ＩＧＢＴのターンオフ時において、コレクタ電極層２３のコレクタ電位Ｖｃが上昇する。このコレクタ電位Ｖｃの上昇に従って、ゲート容量によりゲート電位Ｖｇ２の電位が上昇しようとする。このゲート電極層２１は、ソースＰ型不純物領域４０を介してＰ型半導体基板領域１０に結合されており、その電位レベルの上昇は抑制される。応じて、ＰチャネルＭＯＳトランジスタＰＱがオン状態となり、Ｐ型不純物領域１９ａおよびＮ型半導体領域１２ａを同一電圧レベルに設定し、コレクタ電極ノード２３からＮ型半導体領域１２ａへの正孔の供給が遮断される。これにより、ＰＮＰバイポーラトランジスタＢＴが高速でターンオフする。
このコレクタ電位Ｖｃの上昇に従って、Ｎ型半導体領域１２ａの電位も上昇し、半導体領域１２ａおよび半導体基板領域１０の間のＰＮ接合が逆バイアスされ、空乏層が、Ｎ型半導体領域１２ａおよび１２ｃの間の半導体基板領域１０において広がる。この場合、半導体領域１２ａおよび１２ｃの間の半導体基板領域１０が完全に空乏化するまでは、Ｐ型不純物領域４０は、Ｐ型半導体領域１０および１４を介してエミッタ電極ノード４に接続されており、エミッタ電位Ｖｅの電位レベルにゲート電位Ｖｇ２が維持される。この間においては、ＰＭＯＳトランジスタＰＱは、オン状態に維持され、コレクタ電極ノード３からの正孔のバイポーラトランジスタのエミッタからベースへの供給を遮断する。
このコレクタ電位Ｖｃの電位上昇に従って、空乏層が広がり、半導体基板領域１０において広がり、Ｐ型不純物領域４０下部のＰ型半導体基板領域１０が完全に空乏化すると、Ｐ型不純物領域４０は、Ｐ型半導体領域１０と電気的に分離される。したがって、この場合、ゲート電極層２１の電位Ｖｇ２は、コレクタ電位Ｖｃの電位上昇に従って上昇し始める。このゲート電位Ｖｇ２は、ＭＯＳトランジスタＰＱのゲート容量と接合電界効果トランジスタＪＱ１の空乏層容量とに決定される電圧レベルに上昇する。
接合型電界効果トランジスタＪＱ１のチャネルの空乏化が、ＰチャネルＭＯＳトランジスタＰＱがターンオンした後に生じるように、この接合電界効果トランジスタのパンチスルー電圧を調整する。パンチスルー電圧、すなわち、空乏層の広がりは、半導体領域１２ａおよび１２ｃの間の距離および不純物濃度とＰ型半導体領域１０の不純物濃度の調整により調整することができる。
これにより、ＩＧＢＴ２のターンオフとともにＰチャネルＭＯＳトランジスタＰＱがターンオンし、かつそのターンオフ後、ゲート電位Ｖｇ２を上昇させて、ＰチャネルＭＯＳトランジスタＰＱのゲート絶縁膜２０に高電圧（コレクタ−エミッタ間電圧Ｖｃｅ）が印加されるのを抑制することができる。
［変更例］
図１３は、この発明の実施の形態６に従う半導体装置の変更例の断面構造を概略的に示す図である。この図１３に示す半導体装置においては、以下の点で、図１２に示す半導体装置とその構造が異なる。すなわち、Ｐ型半導体基板領域１０表面に、互いに間をおいてＮ型半導体領域(第１および第２の半導体領域)１２ａおよび１２ｅが配置される。これらのＮ型半導体領域１２ａおよび１２ｅの間に、低濃度のＰ型半導体領域(第５の半導体領域)４８が形成される。Ｐ型半導体領域４８表面に、このＰ型半導体領域４８に囲まれるようにＰ型不純物領域(第５の不純物領域)５０が形成される。このＰ型不純物領域５０は、電極層５２を介してゲート電極層(第４の電極層)２１に電気的に接続される。
Ｎ型半導体領域１２ａおよび１２ｅとＰ型半導体基板領域１０の間に、互いに間をおいてＮ型埋込不純物領域(第１および第２の埋込半導体領域)４４および４６が形成される。これらのＮ型埋込不純物領域４４および４６の不純物濃度は、Ｎ型半導体領域１２ａおよび１２ｅの不純物濃度およびＰ型半導体領域４８の不純物濃度に比べて十分高い不純物濃度を有する。これらのＮ型埋込不純物領域４４および４６の間の距離は、半導体領域１２ａおよび１２ｅの間の距離よりも短くされる。
Ｎ型埋込不純物領域４４および４６の間の領域を介してＰ型半導体領域４８が、Ｐ型半導体基板領域１０に連通する。Ｐ型半導体領域４８およびＮ型半導体領域４４および４６の間の半導体基板領域１０が、接合型電界効果トランジスタＪＱ１のチャネル領域として利用される。Ｐ型不純物領域４８は、ソース領域として利用され、Ｎ型不純物領域２２、Ｎ型半導体領域１２ａおよび１２ｅ、およびＮ型埋込不純物領域４４および４６が、ゲートとして利用される。この図１３に示す構造においても、簡易な構成で、接合電界効果トランジスタを内蔵することができる。
この図１３に示す半導体装置の他の構成は、図１２に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１３に示す半導体装置の場合、ＩＧＢＴのターンオフ時、コレクタ電位Ｖｃの電位上昇に従って、Ｐ型半導体基板領域４８においてＮ型半導体領域１２ａおよびＮ型埋込不純物領域４４から空乏層が広がる。この場合、ＰＮ接合は逆バイアス状態であり、不純物濃度の低い領域に、高濃度のＮ型埋込不純物領域４４からＰ型半導体領域４８および半導体基板領域１０へ空乏層がより速く広がる。この空乏層のパンチスルー状態までは、ゲート電極そう２１は、電極層５２、Ｐ型不純物領域５０、半導体領域４８、および半導体基板領域１０を介してエミッタ電極層１８に結合され、ゲート電位Ｖｇ２の上昇は、抑制される。
コレクタ電位Ｖｃの上昇に従って、Ｎ型埋込不純物領域４４および４６の間のＰ型半導体領域４８に空乏層が広がり、高濃度Ｎ型埋込不純物領域４４および４６の間に空乏層がパンチスルーすると、接合電界効果トランジスタＪＱが、ピンチオフ状態となり、ゲート電極層２１がエミッタ電極層１８と電気的に分離される。この空乏層のパンチスルー状態においては、空乏層が高濃度のＮ型埋込不純物領域４４および４６周辺に形成され、Ｐ型不純物領域５０には空乏層は到達せず、Ｐ型不純物領域５０は、空乏層により囲まれる状態となる。電圧は、空乏層に印加される。従って、ピンチオフ状態において、空乏層端（ピンチオフ点）とＰ型不純物領域５０の間の電界の変化は生じず、Ｐ型不純物領域５０の電圧をほぼ一定に維持することができる。これにより、Ｐチャネル接合型電界効果トランジスタＪＱ１がピンチオフ状態となった後、ゲート電位Ｖｇ２をほぼ一定の電位レベルに維持することができ、ゲート絶縁膜２０に印加される電圧をほぼ一定に維持することができる。これにより、ゲート絶縁膜２０の耐圧を、簡易な構成で、確実に保障することができる。
以上のように、この発明の実施の形態６に従えば、電圧緩和素子として、Ｐチャネル接合電界効果トランジスタを利用し、このチャネル領域の空乏層の広がりによりピンチオフを生じさせる現象を利用している。従って、確実に、ＰチャネルＭＯＳトランジスタをＩＧＢＴのターンオフ時高速で一旦オン状態に設定した後オフ状態に移行させることができる。また、そのゲート絶縁膜に印加される電圧を緩和することができ、実施の形態１と同様、耐圧特性を維持しつつ半導体装置（セル）の占有面積を低減することができる。
［実施の形態７］
図１４は、この発明の実施の形態７に従う半導体装置の電気的等価回路を示す図である。この図１４に示す半導体装置は、図１１に示す実施の形態６に従う半導体装置と以下の点で、その構成が異なる。すなわち、ＰチャネルＭＯＳトランジスタＰＱのゲート電極ノード６とエミッタ電極ノード４の間に、さらにダイオード素子Ｄｉが設けられる。このダイオード素子Ｄｉは、カソードがゲート電極ノード６に接続され、アノードがエミッタ電極ノード４に接続される。図１４に示す半導体装置の他の構成は、図１１に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図１５は、この図１４に示す半導体装置の断面構造を概略的に示す図である。この図１５に示す半導体装置の断面構造は、図１２に示す実施の形態６に従う半導体装置と以下の点で、その構成が異なる。すなわち、接合電界効果トランジスタＪＱ１を構成するＮ型半導体領域(第５の半導体領域)１２ｃと離れて、半導体基板領域１０の表面にＮ型半導体領域(第２の半導体領域)１２ｂが形成される。このＮ型半導体領域１２ｂの表面に、Ｎ型半導体領域１２ｂに取り囲まれるように、Ｎ型不純物領域(第５の不純物領域)２５が形成される。このＮ型不純物領域２５は、電極層２６を介してゲート電極層(第４の電極層)２１に電気的に接続される。Ｎ型半導体領域１２ａ、１２ｂ、および１２ｃを互いに分離して配置し、これらの領域の間に半導体基板領域を延在させることにより、簡易な構成で、ダイオードおよびバイポーラトランジスタをともに内蔵する構成を実現することができる。
これらの図１４および図１５に示すように、この発明の実施の形態７に従う半導体装置の構成は、実質的に、実施の形態１（図１参照）および実施の形態６（図１１参照）の半導体装置を組合せたものと等価である。ＩＧＢＴ２のターンオン時において、コレクタ電極ノード３のコレクタ電位Ｖｃが急激に低下する。この場合、ＰチャネルＭＯＳトランジスタＰＱのゲート容量に蓄積された電荷は、接合電界効果トランジスタＪＱ１の不純物領域４０を介してエミッタ電極層１６（エミッタ電極ノード４）へ放電され、ＭＯＳトランジスタＰＱは、ゲート電位Ｖｇ２がエミッタ電位Ｖｅと同程度となり、オフ状態となる。
この場合、Ｐチャネル接合電界効果トランジスタＪＱ１の放電経路の抵抗（Ｐ型半導体基板領域１０、Ｐ型半導体領域１３、Ｐ型半導体領域１４）の抵抗が大きすぎる場合、ゲート容量に蓄積される電荷の放出が遅れ、ゲート電位Ｖｇ２の電位が、コレクタ電位Ｖｃの低下に従って低下し、エミッタ電位Ｖｅよりも低い状態となる期間が存在する可能性がある。この場合、ＰチャネルＭＯＳトランジスタＰＱのソース−ゲート間電位差が、ＰチャネルＭＯＳトランジスタＰＱのしきい値電圧よりも大きくなり、ＰチャネルＭＯＳトランジスタＰＱがオン状態を保持する。この結果、ＰＮＰバイポーラトランジスタＢＴのエミッタ−ベース間が短絡され、このコレクタ電極層２３（コレクタ電極ノード３）からのＰＮＰバイポーラトランジスタＢＴのエミッタへの注入が阻害され、ＰＮＰバイポーラトランジスタＢＴのターンオンが遅くなる（Ｎ型半導体基板１２ａにおける伝導度変調が抑制される）。
この状態において、ゲート電位Ｖｇ２が、エミッタ電位Ｖｅに到達した時点で、ダイオード素子Ｄｉが順バイアス状態となり、低抵抗で、このＰチャネルＭＯＳトランジスタＰＱのゲート容量に蓄積される電荷を放電する。これにより、ＩＧＢＴ２のターンオン時においてＭＯＳトランジスタＰＱがオン状態を持続する状態を防止することができ、高速で、ＩＧＢＴ２をターンオンさせることができる。
ターンオフ時の動作は、先の実施の形態６の場合と同様である。
なお、接合電界効果トランジスタＪＱ１の構成として、図１３に示す構成が用いられてもよい。
以上のように、この発明の実施の形態７に従えば、ＰチャネルＭＯＳトランジスタのゲート電極ノードとエミッタ電極ノードの間に、ダイオード素子および接合型電界効果トランジスタを並列に設けており、ＩＧＢＴを高速にターンオンさせることができる。また、実施の形態１および６と同様の効果を得ることができる。
［実施の形態８］
図１６は、この発明の実施の形態８に従う半導体装置の電気的等価回路を示す図である。この図１６に示す半導体装置の構成においては、図４に示す実施の形態２に従う半導体装置のツェナーダイオード（ＺＤｉ）に代えて、抵抗素子Ｒが設けられる。この図１６に示す半導体装置の他の構成は、図４に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
抵抗素子Ｒが、ベース電極ノード５とゲート電極ノード６の間に接続され、ＩＧＢＴ２のターンオフ時、ゲート電極ノード６の電位低下を抑制する。
図１７は、図１６に示す半導体装置の断面構造を概略的に示す図である。この図１７に示す半導体装置の構造において、Ｎ型半導体領域（第１の半導体領域)１２ａ表面において、Ｎ型不純物領域（第４の不純物領域)２２に隣接してＰ型不純物領域（第６の不純物領域）５５が形成される。Ｐ型不純物領域１９ｂおよび５５とＮ型不純物領域（第４の不純物領域）２２に共通に電極層（第５の電極層）５７が形成される。この導電層５７は、ベース電極ノード５に接続されるベース電極層に対応する。Ｐ型不純物領域５５の他方端において、また、電極層５７と対向して電極層５９が設けられる。この電極層５９は、ゲート電極層（第４の電極層）２１および電極層２６に電気的に接続される。この図１７に示す半導体装置の断面構造の他の構成は、図５に示す半導体装置の断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１７に示す半導体装置の構成においては、図５に示すＰ型不純物領域（第７の不純物領域）２８およびＮ型不純物領域（第６の不純物領域）２９により形成されるツェナーダイオードに代えて、Ｐ型不純物領域５５の拡散抵抗により抵抗素子Ｒが形成される。Ｎ型半導体領域１２ａ表面の不純物領域５５の拡散抵抗を利用することにより、簡易な構成で、ダイオード素子Ｄｉおよび抵抗素子Ｒを内蔵する構成を実現することができる。
図１６および図１７に示す構成において、ダイオード素子Ｄｉは、ゲート電極ノード６（ゲート電極層２１）の電位Ｖｇ２をエミッタ電位方向に低下させるため、ＩＧＢＴ２がオフ状態のときには、ＰチャネルＭＯＳトランジスタＰＱをオン状態に維持しようとする。ターンオフ時においては、コレクタ電位Ｖｃは高い状態であり、したがって、このＰ型不純物領域５５により形成される抵抗素子Ｒにより、その遅延時間経過後に、ゲート電極層２１（ゲート電極ノード６）は、ほぼコレクタ電位Ｖｃに等しい電位レベルに維持され、ソース−ゲート間電位差は、ＭＯＳトランジスタＰＱのしきい値電圧よりも小さくなり、ＰチャネルＭＯＳトランジスタＰＱはオフ状態に維持される。したがって、ＩＧＢＴ２のターンオン時には、ＰチャネルＭＯＳトランジスタＰＱがオフ状態に維持されており、早いタイミングでＩＧＢＴ動作を行なって、ターンオン損失を低減することができる。このＰチャネルＭＯＳトランジスタＰＱは、オフ状態のときに、ゲートとソースの間の電圧、すなわちゲート絶縁膜に印加される電圧は、小さく、ゲート絶縁膜の耐圧は確実に保障される。
また、ＩＧＢＴ２のターンオフ時においては、抵抗素子Ｒは、その遅延時間により、ゲート電位Ｖｇ２の電位変化に対してある時間の遅延をもって応答する。従って、ゲート電極層２１（ゲート電極ノード６）のゲート電位Ｖｇ２は、コレクタ電位Ｖｃの上昇に対してダイオード素子Ｄｉのパンチスルーにより低下し、ＰチャネルＭＯＳトランジスタＰＱがオン状態となり、ターンオフ時のホールのバイポーラトランジスタＢＴへの正孔の流入を停止させることができる。このターンオフ時の過渡状態経過後、抵抗素子Ｒにより、ゲート電位Ｖｇ２が、コレクタ電位Ｖｃとほぼ同程度の電位レベルに設定される。また、ダイオード素子ＤＩが、このターンオフ時に、ゲート電位Ｖｇ２の電位が低下しすぎるのを抑制する。
抵抗素子Ｒ（Ｐ型不純物領域５５）を利用することにより、ＩＧＢＴのオフ状態におけるゲート電位Ｖｇ２の電位低下を抑制しており、Ｎ型半導体領域１２ａおよび１２ｂの間の電位差を低減でき、このＮ型半導体領域１２ａ−１２ｂの間の耐圧低下の問題を回避することができる。
以上のように、この発明の実施の形態８に従えば、ＰチャネルＭＯＳトランジスタのゲート電極ノードとバイポーラトランジスタのベースノードの間に抵抗素子を接続するとともに、ダイオード素子を用いてＰチャネルＭＯＳトランジスタＰＱのゲート電位の低下を抑制している。これにより、実施の形態１の効果に加えて、スイッチング損失をより低減することができ、高速でスイッチング動作を行なう耐圧特性が保障された半導体装置を実現することができる。
［実施の形態９］
図１８は、この発明の実施の形態９に従う半導体装置の電気的等価回路を示す図である。この図１８に示す半導体装置の構成は、図１６に示す実施の形態８に従う半導体装置と、以下の点で、その構成が異なる。すなわち、抵抗素子Ｒａが、ベース電極ノード５とゲート電極ノード６の間ではなく、ゲート電極ノード６とコレクタ電極ノード３の間に接続される。この図１８に示す半導体装置の他の構成は、図１６に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図１８に示す半導体装置において抵抗素子Ｒａが、ゲート電極ノード６とコレクタ電極ノード３の間に接続される。ＭＯＳトランジスタＰＱのゲート容量と抵抗素子Ｒａとは、並列に接続される。抵抗素子Ｒａによるゲート電位Ｖｇ２の電位変化は、このＭＯＳトランジスタのゲート容量による電位変化に対して遅延して生じる。したがって、実施の形態８と同様の動作により、ＩＧＢＴ２のターンオフ移行時に、ＰチャネルＭＯＳトランジスタＰＱを一旦オン状態とし、その後、ＩＧＢＴ２のオフ状態の間、ＰチャネルＭＯＳトランジスタＰＱをオフ状態に維持する。したがって、実施の形態８と同様の動作により、同様の効果を得ることができる。
この発明は、一般に、電力スイッチングを行なう半導体装置に適用することにより、耐圧特性に優れた高速スイッチング動作をする低オン電圧の小占有面積の半導体装置を得ることができる。この半導体装置は、ディスクリートな単体のトランジスタであってもよく、またモジュールなどの集積回路装置に内蔵されてもよい。
この発明の実施の形態１に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態１に従う半導体装置の寄生成分を概略的に示す図である。 この発明の実施の形態１に従う半導体装置の断面構造を概略的に示す図である。 この発明の実施の形態２に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態２に従う半導体装置の断面構造を概略的に示す図である。 この発明の実施の形態３に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態４に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態４に従う半導体装置の断面構造を概略的に示す図である。 この発明の実施の形態５に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態５の半導体装置の変更例の電気的等価回路を示す図である。 この発明の実施の形態６に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態６に従う半導体装置の断面構造を概略的に示す図である。 この発明の実施の形態６に従う半導体装置の変更例の断面構造を概略的に示す図である。 この発明の実施の形態７に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態７に従う半導体装置の断面構造を概略的に示す図である。 この発明の実施の形態８に従う半導体装置の電気的等価回路を示す図である。 この発明の実施の形態８に従う半導体装置の断面構造を概略的に示す図である。 この発明の実施の形態９に従う半導体装置の電気的等価回路を示す図である。
符号の説明
１ 電圧緩和素子、２ ＩＧＢＴ、３ コレクタ電極ノード、４ エミッタ電極ノード、５ ベース電極ノード、６ ゲート電極ノード、ＰＱ ＰチャネルＭＯＳトランジスタ、ＮＱ ＮチャネルＭＯＳトランジスタ、１０ Ｐ型半導体基板領域、１２ａ，１２ｂ Ｎ型半導体領域、１３，１４ Ｐ型半導体領域、１５ Ｎ型不純物領域、１６ エミッタ電極層、１８ ゲート電極層、１９ａ，１９ｂ Ｐ型不純物領域、２０ ゲート絶縁膜、２１ ゲート電極層、２５ Ｎ型不純物領域、２６ 電極層、ＢＴ ＰＮＰバイポーラトランジスタ、２８ Ｐ型不純物領域、２９ Ｎ型不純物領域、ＺＤｉ ツェナーダイオード（定電圧ダイオード）、ＢＢＤ ＰＮＰバイポーラトランジスタ、３２，３４ Ｐ型不純物領域、３５ 電極層、ＢＢＤ２ ＰＮＰバイポーラトランジスタ、ＢＢＤ３ ＮＰＮバイポーラトランジスタ、ＪＱ１ Ｐチャネル接合型電界効果トランジスタ、１２ｃ Ｎ型半導体領域、４０ Ｐ型不純物領域、４２ 電極層、４４，４６ Ｎ型埋込不純物領域、１２ｅ Ｎ型半導体領域、４８ Ｐ型半導体領域、５０ Ｐ型不純物領域、５２ 電極層、Ｒ 抵抗素子、５５ Ｐ型不純物領域、５７，５９ 電極層、Ｒａ 抵抗素子。

Claims (17)

  1. 第１の電極ノードに接続される第１の導通ノードと、第２の電極ノードに接続される第２の導通ノードと、第１のベースノードとを有する第１のバイポーラトランジスタ、
    前記第２の電極ノードと前記第１のバイポーラトランジスタのベースノードとの間に接続され、制御信号に従って選択的に導通し、導通時、前記第２の電極ノードと前記バイポーラトランジスタのベースノードとを電気的に接続する第１導電型の第１の絶縁ゲート型電界効果トランジスタ、
    ゲート電極と、前記第１の電極ノードに電気的に接続される第３の導通ノードと、前記第１のバイポーラトランジスタのベースノードに電気的に接続される第４の導通ノードとを有し、前記ゲート電極の電圧と前記第１の電極ノードの電圧とに従って選択的に導通し、導通時、前記第１の電極ノードと前記第１のバイポーラトランジスタのベースノードとを電気的に接続する第２導電型の第２の絶縁ゲート型電界効果トランジスタ、および
    前記第２の電極ノードと前記第２の絶縁ゲート型電界効果トランジスタのゲート電極との間に接続され、前記バイポーラトランジスタの非導通時に前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜に印加される電圧を緩和する電圧緩和素子を備える、半導体装置。
  2. 前記電圧緩和素子は、ＰＮ接合を有するダイオード素子である、請求項１記載の半導体装置。
  3. 前記第２の絶縁ゲート型電界効果トランジスタのゲート電極と前記第１のバイポーラトランジスタのベースノードとの間に接続され、導通時、一定の電圧を前記ゲート電極と前記ベースノードとの間に生じさせる定電圧ダイオードをさらに備える、請求項２記載の半導体装置。
  4. 前記第１の電極ノードと前記第２の絶縁ゲート型電界効果トランジスタのゲート電極との間に接続され、導通時、一定の電圧を前記第１の電極ノードと前記ゲート電極との間に生じさせる定電圧ダイオードをさらに備える、請求項２記載の半導体装置。
  5. 前記第２の絶縁ゲート型電界効果トランジスタのゲート電極と前記第１のバイポーラトランジスタのベースノードとの間に接続され、導通時、前記ゲート電極と前記ベースノードとの間の電位差を低減する、ダイオード接続された第２のバイポーラトランジスタをさらに備える、請求項２記載の半導体装置。
  6. 前記第１の電極ノードと前記第２の絶縁ゲート型電界効果トランジスタのゲート電極との間に接続され、導通時、前記第１の電極ノードと前記ゲート電極との間の電位差を低減する、ダイオード接続された第２のバイポーラトランジスタをさらに備える、請求項２記載の半導体装置。
  7. 前記第２の絶縁ゲート型電界効果トランジスタのゲート電極に電気的に接続される第５の導通ノードと、前記第２の電極ノードに電気的に接続される第６の導通ノードと、前記第１のバイポーラトランジスタのベースノードに電気的に接続される制御電極を有する接合型電界効果トランジスタをさらに備える、請求項２記載の半導体装置。
  8. 前記第２の絶縁ゲート型電界効果トランジスタのゲート電極と前記ダイオード素子との間の接続ノードと前記第１のバイポーラトランジスタのベースノードとの間に接続される抵抗素子をさらに備える、請求項２記載の半導体装置。
  9. 前記第２の絶縁ゲート型電界効果トランジスタのゲート電極と前記第１の電極ノードとの間に接続される抵抗素子をさらに備える、請求項２記載の半導体装置。
  10. 前記電圧緩和素子は、前記第２の絶縁ゲート型電界効果トランジスタのゲート電極に電気的に接続される第５の導通ノードと、前記第２の電極ノードに電気的に接続される第６の導通ノードと、前記第１のバイポーラトランジスタのベースノードに電気的に接続される制御電極を有する接合電界効果トランジスタである、請求項１記載の半導体装置。
  11. 第１導電型の半導体基板領域、
    前記半導体基板領域表面に形成される第２導電型の第１の半導体領域、
    前記半導体基板領域表面に前記第１の半導体領域と離れて形成される第２導電型の第２の半導体領域、
    前記第１の半導体領域に隣接して形成される第１導電型の第３の半導体領域、
    前記第２の半導体領域上および前記第１の半導体領域内の一部の領域の表面上に形成される第１導電型の第４の半導体領域、
    前記第４の半導体領域表面の一部の領域に形成される第２導電型の第１の不純物領域、
    前記第４の半導体領域および前記第１の不純物領域電気的に接続するように形成される第１の電極層、
    前記第１の不純物領域と前記第１の半導体領域の間の前記第４の半導体領域上および前記第１の半導体領域上の一部の領域上に第１の絶縁膜を介して形成される第２の電極層、
    前記第１の半導体領域表面に前記第４の半導体領域と離れて、互いに間をおいて形成される第１導電型の第２および第３の不純物領域、
    前記第１の半導体領域表面に前記第３の不純物領域と隣接して形成される第２導電型の第４の不純物領域、
    前記第２の不純物領域に電気的に接続される第３の電極層、
    前記第２および第３の不純物領域の間の前記第１の半導体領域表面上に第２の絶縁膜を介して形成される第４の電極層、
    前記第３および第４の不純物領域に電気的に接続されるように形成される第５の電極層、および
    前記第２の半導体領域表面に形成されるとともに前記第４の電極層に電気的に結合される第２導電型の第５の不純物領域を備える、半導体装置。
  12. 前記第１の半導体領域内に、前記第３および第４の不純物領域と離れて形成される第２導電型の第６の不純物領域と、
    前記第６の不純物領域上に前記第６の不純物領域と接して形成されるとともに前記第４の電極層に電気的に結合される第１導電型の第７の不純物領域とをさらに備える、請求項１１記載の半導体装置。
  13. 前記第１の半導体領域表面に前記第４の不純物領域に隣接して形成されかつ前記第５の電極層に電気的に接続される第１導電型の第６の不純物領域と、
    前記第１の半導体領域表面に前記第６の不純物領域と間をおいて形成されるとともに前記第４の電極層に電気的に結合される第１導電型の第７の不純物領域をさらに備える、請求項１１記載の半導体装置。
  14. 前記半導体基板領域表面に前記第１および第２の半導体領域の間にかつ離れて形成される第２導電型の第５の半導体領域と、
    前記第１および第５の半導体領域各々の一部の領域および前記半導体基板領域表面に形成されるとともに前記第４の電極層に電気的に接続される第１導電型の第６の不純物領域をさらに備える、請求項１１記載の半導体装置。
  15. 前記第１の半導体領域表面に形成されるとともに両端が、それぞれ、前記第４および第５の電極層に電気的に接続される第１導電型の第６の不純物領域をさらに備える、請求項１１記載の半導体装置。
  16. 第１導電型の半導体基板領域、
    前記半導体基板領域表面に互いに間をおいて形成される第２導電型の第１および第２のの半導体領域、
    前記第１の半導体領域に接して形成される第１導電型の第３の半導体領域、
    前記第３の半導体領域上および前記第１の半導体領域内の一部の領域の表面上に形成される第１導電型の第４の半導体領域、
    前記第４の半導体領域の一部の領域の表面に形成される第２導電型の第１の不純物領域、
    前記第４の半導体領域および第１の不純物領域に電気的に接続されるように形成される第１の電極層、
    前記第１の不純物領域と前記第１の半導体領域の間の前記第４の半導体領域上および前記第１の半導体領域上に第１の絶縁膜を介して形成される第２の電極層、
    前記第１の半導体領域表面に前記第４の半導体領域と離れて、かつ互いに間をおいて形成される第１導電型の第２および第３の不純物領域、
    前記第２の不純物領域に電気的に接続されるように形成される第３の電極層、
    前記第２および第３の不純物領域の間の前記第１の半導体領域表面上に第２の絶縁膜を介して形成される第４の電極層、
    前記第１の半導体領域表面に前記第３の不純物領域と隣接して形成される第２導電型の第４の不純物領域、
    前記第３および第４の不純物領域に電気的に接続されるように形成される第５の電極層、および
    前記第３および第４の不純物領域から離れて配置され、かつ前記第１の半導体領域と前記第２の半導体領域の一部の領域の表面上に連続的に前記第１および第２の半導体領域の間の前記半導体基板領域上にわたって形成されるとともに前記第４の電極層に電気的に接続される第１導電型の第５の不純物領域を備える、半導体装置。
  17. 第１導電型の半導体基板領域、
    前記半導体基板領域表面に互いに間をおいて形成される第２導電型の第１および第２のの半導体領域、
    前記第１の半導体領域に接して形成される第１導電型の第３の半導体領域（１３）、
    前記第３の半導体領域上および前記第１の半導体領域内の一部の領域の表面上に形成される第１導電型の第４の半導体領域、
    前記第４の半導体領域の一部の領域の表面に形成される第２導電型の第１の不純物領域、
    前記第４の半導体領域および第１の不純物領域に電気的に接続されるように形成される第１の電極層、
    前記第１の不純物領域と前記第１の半導体領域の間の前記第４の半導体領域上および前記第１の半導体領域上に第１の絶縁膜を介して形成される第２の電極層、
    前記第１の半導体領域表面に前記第４の半導体領域と離れて、かつ互いに間をおいて形成される第１導電型の第２および第３の不純物領域、
    前記第２の不純物領域に電気的に接続されるように形成される第３の電極層、
    前記第２および第３の不純物領域の間の前記第１の半導体領域表面上に第２の絶縁膜を介して形成される第４の電極層、
    前記第１の半導体領域表面に前記第３の不純物領域と隣接して形成される第２導電型の第４の不純物領域、
    前記第３および第４の不純物領域に電気的に接続されるように形成される第５の電極層、
    前記第１および第２の半導体領域の間に前記半導体基板領域と連結するように形成される第１導電型の第５の半導体領域、
    前記第５の半導体領域表面に形成されるとともに前記第４の電極層に電気的に接続される第１導電型の５の不純物領域、および
    前記半導体基板領域と前記第１の半導体領域の間および前記半導体基板領域と前記第２の半導体領域の間に互いに離れて形成される第２導電型の第１および第２の埋込半導体領域を備え、前記第５の半導体領域は、前記第１および第２の埋込半導体領域の間の領域を介して前記半導体基板領域に結合される、半導体装置。
JP2008142511A 2008-05-30 2008-05-30 半導体装置 Active JP4632068B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2008142511A JP4632068B2 (ja) 2008-05-30 2008-05-30 半導体装置
TW097133895A TWI389301B (zh) 2008-05-30 2008-09-04 半導體裝置
US12/205,973 US8093660B2 (en) 2008-05-30 2008-09-08 Semiconductor device
DE102008050495A DE102008050495B4 (de) 2008-05-30 2008-10-06 Halbleitervorrichtung
CN2008101874337A CN101594131B (zh) 2008-05-30 2008-12-29 半导体装置
CN201210232855.8A CN102760733B (zh) 2008-05-30 2008-12-29 半导体装置
KR1020090013725A KR101022298B1 (ko) 2008-05-30 2009-02-19 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008142511A JP4632068B2 (ja) 2008-05-30 2008-05-30 半導体装置

Publications (3)

Publication Number Publication Date
JP2009290070A true JP2009290070A (ja) 2009-12-10
JP2009290070A5 JP2009290070A5 (ja) 2010-07-01
JP4632068B2 JP4632068B2 (ja) 2011-02-16

Family

ID=41317894

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008142511A Active JP4632068B2 (ja) 2008-05-30 2008-05-30 半導体装置

Country Status (6)

Country Link
US (1) US8093660B2 (ja)
JP (1) JP4632068B2 (ja)
KR (1) KR101022298B1 (ja)
CN (2) CN101594131B (ja)
DE (1) DE102008050495B4 (ja)
TW (1) TWI389301B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147188A (ja) * 2008-12-17 2010-07-01 Mitsubishi Electric Corp 半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969064B (zh) * 2010-08-27 2012-01-04 东南大学 一种提高电流密度的绝缘体上硅p型半导体组合器件
CN101969062B (zh) * 2010-08-27 2012-01-04 东南大学 一种提高电流密度的绝缘体上硅n型半导体组合器件
CN102820385B (zh) * 2011-06-08 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN102637733B (zh) * 2012-04-24 2015-02-25 北京大学深圳研究生院 一种超结绝缘栅双极型晶体管
US9373615B2 (en) * 2014-11-03 2016-06-21 Texas Instruments Incorporated Bipolar transistor including lateral suppression diode
US9799763B2 (en) * 2015-08-31 2017-10-24 Intersil Americas LLC Method and structure for reducing switching power losses
US9653455B1 (en) 2015-11-10 2017-05-16 Analog Devices Global FET—bipolar transistor combination
FR3048288B1 (fr) * 2016-02-25 2018-03-23 Stmicroelectronics (Crolles 2) Sas Detecteur electronique integre de variations de potentiel a haute sensibilite
US10218349B2 (en) * 2016-05-17 2019-02-26 Littelfuse, Inc. IGBT having improved clamp arrangement
US10230364B2 (en) 2017-04-26 2019-03-12 Futurewei Technologies, Inc. Hybrid power devices
CN109643711B (zh) * 2017-07-05 2023-06-16 力特有限公司 具有改进的钳位布置的igbt
CN110459597B (zh) * 2019-08-30 2023-02-07 电子科技大学 一种沟槽型绝缘栅双极晶体管及其制备方法
CN115566060B (zh) * 2022-11-10 2023-06-13 上海功成半导体科技有限公司 Igbt器件及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61166223A (ja) * 1985-01-17 1986-07-26 Fuji Electric Co Ltd 複合形スイツチ回路
JPH04369116A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp 出力回路
JPH07226511A (ja) * 1994-02-11 1995-08-22 Fuji Electric Co Ltd 半導体装置
JPH11354657A (ja) * 1997-07-02 1999-12-24 Fuji Electric Co Ltd 半導体装置
JP2000114406A (ja) * 1998-10-09 2000-04-21 Fuji Electric Co Ltd 半導体装置
JP2005109394A (ja) * 2003-10-02 2005-04-21 Mitsubishi Electric Corp 半導体装置及び半導体装置の駆動回路
JP2006066692A (ja) * 2004-08-27 2006-03-09 Mitsubishi Electric Corp 半導体装置
JP2008085307A (ja) * 2006-08-31 2008-04-10 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163850B2 (ja) 1993-03-23 2001-05-08 富士電機株式会社 半導体装置
DE19534388B4 (de) 1994-09-19 2009-03-19 International Rectifier Corp., El Segundo IGBT-Transistorbauteil
DE4433796A1 (de) 1994-09-22 1996-03-28 Daimler Benz Ag Steuerbares Halbleiterbauelement
GB9423424D0 (en) * 1994-11-14 1995-01-11 Fuji Electric Co Ltd Semiconductor device
JP3386943B2 (ja) * 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
JP3660566B2 (ja) * 2000-06-30 2005-06-15 新電元工業株式会社 過電流制限型半導体素子
JP2003158269A (ja) 2001-11-20 2003-05-30 Yaskawa Electric Corp 絶縁ゲートバイポーラトランジスタ
JP4091785B2 (ja) 2001-12-13 2008-05-28 三菱電機株式会社 半導体回路
JP4369116B2 (ja) 2002-12-18 2009-11-18 日本製薬株式会社 コンドロイチン硫酸・鉄コロイドの製造方法および微量元素製剤
JP4620437B2 (ja) * 2004-12-02 2011-01-26 三菱電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61166223A (ja) * 1985-01-17 1986-07-26 Fuji Electric Co Ltd 複合形スイツチ回路
JPH04369116A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp 出力回路
JPH07226511A (ja) * 1994-02-11 1995-08-22 Fuji Electric Co Ltd 半導体装置
JPH11354657A (ja) * 1997-07-02 1999-12-24 Fuji Electric Co Ltd 半導体装置
JP2000114406A (ja) * 1998-10-09 2000-04-21 Fuji Electric Co Ltd 半導体装置
JP2005109394A (ja) * 2003-10-02 2005-04-21 Mitsubishi Electric Corp 半導体装置及び半導体装置の駆動回路
JP2006066692A (ja) * 2004-08-27 2006-03-09 Mitsubishi Electric Corp 半導体装置
JP2008085307A (ja) * 2006-08-31 2008-04-10 Sanyo Electric Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147188A (ja) * 2008-12-17 2010-07-01 Mitsubishi Electric Corp 半導体装置
US8120107B2 (en) 2008-12-17 2012-02-21 Mitsubishi Electric Corporation Semiconductor device internally having insulated gate bipolar transistor

Also Published As

Publication number Publication date
CN101594131A (zh) 2009-12-02
KR101022298B1 (ko) 2011-03-21
TW200950062A (en) 2009-12-01
US20090294799A1 (en) 2009-12-03
KR20090124913A (ko) 2009-12-03
DE102008050495B4 (de) 2011-05-26
CN102760733A (zh) 2012-10-31
CN101594131B (zh) 2012-08-22
US8093660B2 (en) 2012-01-10
CN102760733B (zh) 2015-04-01
TWI389301B (zh) 2013-03-11
DE102008050495A1 (de) 2009-12-17
JP4632068B2 (ja) 2011-02-16

Similar Documents

Publication Publication Date Title
JP4632068B2 (ja) 半導体装置
US7608907B2 (en) LDMOS gate controlled schottky diode
US20120212198A1 (en) Semiconductor device
US9412732B2 (en) Semiconductor device
JP4995873B2 (ja) 半導体装置及び電源回路
US8686531B2 (en) Structure and method for forming a guard ring to protect a control device in a power semiconductor IC
JP4822292B2 (ja) 半導体装置
US20130300487A1 (en) Semiconductor switch
JP2007288774A (ja) 低スイッチング損失、低ノイズを両立するパワーｍｏｓ回路
US20050072990A1 (en) Semiconductor device and driving circuit for semiconductor device
CN106663658B (zh) 半导体集成电路
US7910995B2 (en) Structure and method for semiconductor power devices
JP4531276B2 (ja) 半導体装置
US5497011A (en) Semiconductor memory device and a method of using the same
JP2006332539A (ja) 半導体集積回路装置
CN109888006B (zh) 一种低功耗绝缘体上硅横向绝缘栅双极型晶体管
JP2022049610A (ja) 半導体装置及び半導体回路
JP2007295543A (ja) スイッチング回路
CN109346466B (zh) 半导体结构和驱动芯片
JP2017079432A (ja) 半導体装置
JP2023173779A (ja) 半導体装置
JP2629434B2 (ja) アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置
JPS61225854A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100517

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100810

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101019

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101102

R150 Certificate of patent or registration of utility model

Ref document number: 4632068

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131126

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250