JP2017079432A - 半導体装置 - Google Patents

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Abstract

【課題】ＭＯＳＦＥＴなどのスイッチング素子の温度検出を行う感温ダイオードを備える半導体装置において、チップ面積の減少を図る。
【解決手段】ＭＯＳＦＥＴ２が形成される半導体装置に感温ダイオードとされる第１ダイオード３とクランプ用とされる第２ダイオード４を一体化して備える。そして、第１ダイオード３をＭＯＳＦＥＴ２のゲート−ドレイン間に備えるようにし、ＭＯＳＦＥＴ２と同系統の回路によって第１ダイオード３による温度検出回路を構成する。これにより、第１ダイオード３の電源回路をＭＯＳＦＥＴ２の動作系と同系統にすることが可能となり、第１ダイオード３のための回路を別に備える必要がなくなる。したがって、半導体装置のチップ面積の減少を図ることが可能となる。
【選択図】図１

Description

本発明は、負荷の駆動などを行うＭＯＳＦＥＴ等のスイッチング素子と、スイッチング素子の温度検出を行う感温ダイオードとを備えた半導体装置に関するものである。
従来より、ＬＤＭＯＳなどのＭＯＳＦＥＴを負荷駆動用のスイッチング素子として用いている。負荷に対してＭＯＳＦＥＴを直列接続し、ゲートへの電圧印加に基づいてＭＯＳＦＥＴをオンさせることで負荷への電源供給が行われる（例えば、特許文献１参照）。
このような負荷駆動を行う場合、負荷のインダクタンス成分（以下、Ｌ成分という）に起因した自己発熱が生じる。このため、自己発熱に対して耐圧を持たせることが必要であり、保護温度を超える場合にはＭＯＳＦＥＴをオフするなど、スイッチング素子の破損を抑制することが必要になる。具体的には、ＭＯＳＦＥＴのゲート−ドレイン間にクランプ用のツェナーダイオードを備えると共に、ＭＯＳＦＥＴの近傍に感温ダイオードを備えている。このように、ゲート−ドレイン間にクランプ用のツェナーダイオードを備えることで、ＭＯＳＦＥＴをオフしたときに負荷のＬ成分に起因する過電圧がＭＯＳＦＥＴに印加されることを抑制している。また、感温ダイオードによってＭＯＳＦＥＴの温度を検出し、高温時にはゲートへの電圧印加をオフし、ＭＯＳＦＥＴが高温にならないようにしている。
特開２０１３−２５８５２４号公報
しかしながら、上記した従来の半導体装置では、ＭＯＳＦＥＴとは別系統の回路によって感温ダイオードによる温度検出回路を構成している。このため、ＭＯＳＦＥＴの動作系とは別系統の電源回路が必要になるなど、感温ダイオードのための回路が別に必要になり、半導体装置のチップ面積の増大などを招くという問題がある。
本発明は上記点に鑑みて、ＭＯＳＦＥＴなどのスイッチング素子の温度検出を行う感温ダイオードを備える半導体装置において、チップ面積の減少を図ることを目的とする。
上記目的を達成するため、請求項１に記載の発明では、制御端子（１９）への電圧印加に基づいて第１端子（２３）と第２端子（２２）との間の電流をオンオフすることで負荷（１）への電源供給経路のオンオフを切り替えるスイッチング素子（２）と、制御端子と第１端子との間に接続され、スイッチング素子の温度検出を行う第１ダイオード（３）と、制御端子と第１端子との間に接続され、第１端子と制御端子との間の電位差の上限を所定電圧に制限するクランプ用の第２ダイオード（４）と、を備え、スイッチング素子、第１ダイオードおよび第２ダイオードが１チップに形成されている。
このように、スイッチング素子が形成される半導体装置に感温ダイオードとされる第１ダイオードとクランプ用とされる第２ダイオードを一体化して備えている。そして、第１ダイオードをスイッチング素子の制御端子と第１端子との間に備えるようにし、スイッチング素子と同系統の回路によって第１ダイオードによる温度検出回路を構成している。このため、第１ダイオードの電源回路をスイッチング素子の動作系と同系統にすることが可能となり、第１ダイオードのための回路を別に備える必要がなくなる。したがって、半導体装置のチップ面積の減少を図ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置が適用される負荷駆動回路の回路構成を示す図である。 第１実施形態にかかる半導体装置の断面図である。 図２に示す半導体装置の上面レイアウト図である。 半導体装置を構成するチップ内におけるＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４のレイアウト図である。 負荷駆動回路の動作を示したタイムチャートである。 第２実施形態にかかる半導体装置の断面図である。 第３実施形態にかかる半導体装置の断面図である。 第４実施形態にかかる半導体装置の断面図である。 第５実施形態にかかる半導体装置を構成するチップ内におけるＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４のレイアウト図である。 第６実施形態にかかる半導体装置を構成するチップ内におけるＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４のレイアウト図である。 第７実施形態にかかる半導体装置が適用される負荷駆動回路の回路構成を示す図である。 第７実施形態にかかる半導体装置を構成するチップ内におけるＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４のレイアウト図である。 第８実施形態にかかる半導体装置が適用される負荷駆動回路の回路構成を示す図である。 第８実施形態にかかる半導体装置を構成するチップ内におけるＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４のレイアウト図である。 第９実施形態にかかる半導体装置の上面レイアウト図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態にかかる半導体装置について、図１〜図５を参照して説明する。まず、図１を参照して、半導体装置が適用される負荷駆動回路の回路構成について説明する。
負荷駆動装置は、図１に示すように、負荷１に接続されたＭＯＳＦＥＴ２、第１ダイオード３および第２ダイオード４、入力抵抗５、ドライバ回路６などを有し、電源７を用いて負荷１への電力供給を行う。本実施形態では、これらのうちのＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４などを半導体装置によって構成している。
負荷１は、Ｌ成分を有し、例えばモータなどが挙げられる。ここでは負荷駆動回路としてＭＯＳＦＥＴ２を１つのみ駆動する回路を説明するが、負荷１が３相モータなどである場合、ＭＯＳＦＥＴ２が複数備えられた回路とされる。
ＭＯＳＦＥＴ２は、スイッチング素子に相当し、ＬＤＭＯＳ（laterally diffused metal oxide semiconductor）などによって構成されている。ＭＯＳＦＥＴ２は、ドライバ回路６から制御端子となるゲートに印加される電圧に基づいて駆動され、第１端子となるドレインと第２端子となるソースとの間に電流を流すオン状態になる。そして、ゲートへの電圧印加に基づいてＭＯＳＦＥＴ２がオンさせられると、負荷１への電源供給経路が導通させられ、負荷１への電源供給が行われる。本実施形態の場合、ＭＯＳＦＥＴ２をＮチャネル型のパワーＭＯＳとして構成しているが、Ｐチャネル型であっても構わない。
第１ダイオード３および第２ダイオード４は、例えばＰＮダイオードによって構成されている。第１ダイオード３および第２ダイオード４は、共に、ＭＯＳＦＥＴ２のゲート−ドレイン間に接続されており、本実施形態では、第１ダイオード３と第２ダイオード４とが並列接続されている。
第１ダイオード３は、感温ダイオードとなるものであり、ＭＯＳＦＥＴ２の温度検出に用いられる。第１ダイオード３は、ＭＯＳＦＥＴ２のドレイン側にカソード、ゲート側にアノードが接続されている。この第１ダイオード３には検出抵抗３ａが直列接続されており、第１ダイオード３に流れる電流が検出抵抗３ａにも流れる。そして、第１ダイオード３の温度特性により、ＭＯＳＦＥＴ２の温度に応じて第１ダイオード３に流れるリーク電流が変化することから、検出抵抗３ａの両端電圧がＭＯＳＦＥＴ２の温度に応じて変化する。この検出抵抗３ａの両端電圧が、ドライバ回路６を駆動する図示しない制御装置に入力されることで、制御装置にＭＯＳＦＥＴ２の温度が伝えられている。そして、制御装置にて、ＭＯＳＦＥＴ２が高温になっていることが検知されると、それに基づいてドライバ回路６が制御され、例えばＭＯＳＦＥＴ２がオフされることで、高温によってＭＯＳＦＥＴ２が破損することを抑制している。
一方、第２ダイオード４は、クランプ用のツェナーダイオードを構成するものであり、ＭＯＳＦＥＴ２のドレイン側にカソード、ゲート側にアノードが接続されている。この第２ダイオード４により、ゲート−ドレイン間の電位差の上限を所定電圧に制限する。
第１ダイオード３と第２ダイオード４は、耐圧が異なる値に設定されており、第１ダイオード３の方が第２ダイオード４よりも高い耐圧設計とされている。また、第１ダイオード３の方がＭＯＳＦＥＴ２よりも低い耐圧設計とされている。
このため、ゲート−ドレイン間の電位差が大きくなろうとすると第２ダイオード４がブレークし、当該電位差が高くなり過ぎることが抑制されて、ＭＯＳＦＥＴ２の破損が防止されるようになっている。そして、第２ダイオード４がブレークしても、第１ダイオード３についてはブレークしないため、第１ダイオード３のリーク電流に基づいてＭＯＳＦＥＴ２の温度検出を継続することができる。また、ＭＯＳＦＥＴ２が破損する前に、第１ダイオード３がブレークすることで、ＭＯＳＦＥＴ２の破損が防止されるようにしている。
これら第１ダイオード３および第２ダイオード４は、共に、ＭＯＳＦＥＴ２と同じチップ、つまり１チップに形成されることで一体化されている。
例えば、本実施形態の場合、ＭＯＳＦＥＴ２と第１ダイオード３は、図２に示す断面構造によって構成されている。
図２に示すように、半導体装置は、シリコン等の半導体からなる支持基板１１ａの上に埋込酸化膜１１ｂを介して活性層１１ｃが備えられたＳＯＩ（Silicon On Insulator）構造の半導体基板１１を用いて形成されている。活性層１１ｃは、例えばＮ-型半導体によって構成されており、所定の不純物濃度で構成されている。この活性層１１ｃの表層部には、Ｎ-型ドリフト層１２が形成されていると共に、Ｎ-型ドリフト層１２と接するようにＰ-型チャネル層１３が形成されている。
また、Ｐ-型チャネル層１３の表層部にはＮ+型ソース領域１４が形成されている。Ｎ-型ドリフト層１２の内部にはＮ型ボディ層１５が形成されており、Ｎ型ボディ層１５の表層部にはＮ+型ドレイン領域１６が形成されている。Ｐ-型チャネル層１３とＮ+型ドレイン領域１６との間において、Ｎ-型ドリフト層１２とＮ型ボディ層１５内には絶縁分離部としてＳＴＩ（Shallow Trench Isolation）層１７が形成されている。
さらに、Ｎ+型ソース領域１４とＮ+型ドレイン領域１６との間において、Ｎ-型ドリフト層１２およびＰ-型チャネル層１３の表面、より詳しくは、少なくともＰ-型チャネル層１３の表面に、ゲート絶縁膜１８を介して制御端子となるゲート電極１９が形成されている。ゲート電極１９は、不純物がドープされたポリシリコン（Ｐｏｌｙ−Ｓｉ）によって構成されている。
本実施形態の場合、ゲート電極１９を第１ダイオード３としても機能させている。具体的には、ゲート電極１９を構成するポリシリコンをＮ型不純物がドープされたＮ型領域２０とＰ型不純物がドープされたＰ型領域２１とすることでＰＮ接合を形成し、このＰＮ接合によって第１ダイオード３が構成されるようにしている。Ｎ型領域２０がＮ-型ドリフト層１２およびＰ-型チャネル層１３の上に形成されるようにし、Ｐ型領域２１がＳＴＩ層１７の上に形成されるようにしている。
さらに、Ｎ+型ソース領域１４の表面には、Ｎ+型ソース領域１４に対してオーミック接触させられた第２端子となるソース電極２２が形成されている。ここでは図示していないが、Ｐ-型チャネル層１３の表層部に高不純物濃度としたＰ型コンタクト領域を備えるようにし、ソース電極２２を電気的に接続するようにしている。また、Ｎ+型ドレイン領域１６の表面には、Ｎ+型ドレイン領域１６にオーミック接触させられた第１端子となるドレイン電極２３が形成されている。
このような構造により、Ｎチャネル型のパワーＭＯＳによるＭＯＳＦＥＴ２と、ポリシリコンゲートとされたゲート電極１９による第１ダイオード３とが構成されている。
そして、図３に示す上面レイアウトのように、Ｐ型領域２１側は、ＭＯＳＦＥＴ２のゲートや半導体装置の外部に備えられる入力抵抗５に接続される配線２４に繋げられ、Ｎ型領域２０側は、ドレイン電極２３に接続される配線２５に繋げられる。このようにして、ＭＯＳＦＥＴ２と第１ダイオード３とが一体的に形成され、かつ、ＭＯＳＦＥＴ２のゲート−ドレイン間に第１ダイオード３が接続された構造が構成されている。なお、図３は断面図ではないが、レイアウトを見易くするために部分的にハッチングを示してある。
また、本実施形態の場合、ＭＯＳＦＥＴ２と第１ダイオード３および第２ダイオード４は、図４に示すレイアウトとされている。なお、図４は、半導体装置のレイアウトを示しているが、半導体装置のうちのＭＯＳＦＥＴ２が備えられるセル領域３０の近傍のみを示してあり、実際には、半導体装置には、外周領域３１などの他の領域も含まれている。
図４に示すセル領域３０に上記構造のＭＯＳＦＥＴ２が備えられている。例えば、セル領域３０は、半導体装置の中央位置に配置されており、その周囲に図示しない外周耐圧構造などが形成された外周領域３１が備えられている。セル領域３０は、トレンチ分離部３２によって囲まれている。トレンチ分離部３２の詳細構造については図示しないが、本実施形態の場合、活性層１１ｃを貫通して埋込酸化膜１１ｂに達するように形成したトレンチの内壁面を絶縁膜で覆い、さらにポリシリコンによって埋め込むことでトレンチ分離部３２を構成している。
第１ダイオード３は、セル領域３０の中央部に配置されており、第２ダイオード４は、セル領域３０の外部に配置されている。なお、第２ダイオード４については、活性層１１ｃに対してＮ型不純物やＰ型不純物をイオン注入して設けたＮ型拡散層とＰ型拡散層とによるＰＮ接合によって構成することができる。また、活性層１１ｃの上に第１ダイオード３と同様にＰ型領域とＮ型領域とを有するポリシリコンを配置し、これらによるＰＮ接合によって第２ダイオード４を構成しても良い。
入力抵抗５は、ドライバ回路６とＭＯＳＦＥＴ２のゲートとの間に配置され、入力保護用に設けられている。
ドライバ回路６は、図示しない制御装置によって駆動され、制御装置からの指示に基づいてＭＯＳＦＥＴ２のゲートに所望の電圧を印加することでＭＯＳＦＥＴ２を駆動する。
以上のようにして、本実施形態にかかる半導体装置が適用される負荷駆動回路が構成されている。
続いて、本実施形態のように構成された負荷駆動回路の動作について、図５を参照して説明する。
本実施形態の負荷駆動回路は、制御装置によるドライバ回路６の駆動に基づいてＭＯＳＦＥＴ２のゲートへの電圧印加をオンし、負荷１への電源供給を行う。また、負荷駆動回路は、ＭＯＳＦＥＴ２のゲートへの電圧印加をオフすることで負荷１への電源供給をオフする。図５は、ＭＯＳＦＥＴ２のゲートへの電圧印加をオン（以下、ゲートオンという）したときや電圧印加をオフ（以下、ゲートオフという）したときのドレイン電流ＩDやドレイン−ソース間電圧ＶDSの変化を評価したときの波形を示している。
この図に示されるように、時点ｔ０以前のとき、すなわちゲートオン以前のときには、ドレインに対して電源７の電圧ＶDDが印加され、ソースは接地電位とされていることから、ドレイン−ソース間電圧ＶDSは電圧ＶDDとなる。
次に、時点ｔ０においてゲートオンすると、ドレイン−ソース間電圧ＶDSはＭＯＳＦＥＴ２のオン時の電圧ＶDS（ｏｎ）となり、ドレイン電流ＩDは負荷１のＬ成分に応じた勾配ｄＩ／ｄｔ＝ＶL／Ｌで上昇していく。なお、ここでいうＶLとは、負荷１に印加される電位差、つまり電源７の電圧ＶDDからＭＯＳＦＥＴ２のオン抵抗による電圧降下分を差引いた負荷１の両端間の電位差のことである。また、Ｌは、負荷１のインダクタンスのことである。
そして、時点ｔ１において、ゲートオンからゲートオフに切り替えられると、ターンオフ動作を行う。具体的には、ターンオフ時には、負荷１のＬ成分に起因する過電圧が発生し、ドレイン−ソース間電圧ＶDSが大幅に増加する。しかしながら、ＭＯＳＦＥＴ２のゲート−ドレイン間にクランプ用の第２ダイオード４を備えてあることから、過電圧が第２ダイオード４のクランプ電圧Ｖclamp、つまりアバランシェブレークダウン電圧よりも低い電圧にてクランプされる。また、ターンオフ時には、ゲートオンからゲートオフに切り替わろうとすると負荷１のＬ成分によって直ぐにドレイン電流ＩDが遮断されない。ドレイン電流ＩDは、傾きｄＩ／ｄｔ＝−（Ｖclamp−ＶDD）／Ｌに従って減少し、遮断される。
そして、この間、ドレイン電圧ＶD＝Ｖclampとなり、ドレイン電流ＩDが遮断されるまでの間、電流Ｉと電圧Ｖの積の時間積分値で表されるエネルギーがＬ負荷エネルギーＥとして定義される。このＬ負荷エネルギーＥは、次式で表される。
Figure 2017079432
 なお、図５中において、Ｉpeakは、ターンオフ時におけるドレイン電流ＩDの最大値であり、Ｖｇはゲート電圧であり、Ｖｇｍａｘは、ゲートオン時におけるゲート電圧の最大値である。
このように、ターンオフ時にドレイン電流ＩDが低下するまでの期間をオン耐圧期間ｔａとして、このオン耐圧期間ｔａが経過する時点ｔ２までの間に、Ｌ負荷エネルギーＥに基づく自己発熱が生じ、ＭＯＳＦＥＴ２の温度が上昇する。このときの温度が第１ダイオード３を含む温度検出回路によって検出される。これにより、ＭＯＳＦＥＴ２の温度を的確に検出することが可能となっている。
以上のような負荷駆動回路では、ＭＯＳＦＥＴ２が形成される半導体装置に感温ダイオードとされる第１ダイオード３とクランプ用とされる第２ダイオード４を一体化して備えている。そして、第１ダイオード３をＭＯＳＦＥＴ２のゲート−ドレイン間に備えるようにし、ＭＯＳＦＥＴ２と同系統の回路によって第１ダイオード３による温度検出回路を構成している。このため、第１ダイオード３の電源回路をＭＯＳＦＥＴ２の動作系と同系統にすることが可能となり、第１ダイオード３のための回路を別に備える必要がなくなる。したがって、半導体装置のチップ面積の減少を図ることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴ２および第１ダイオード３の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６に示すように、本実施形態でも、ＭＯＳＦＥＴ２のゲート電極１９によって第１ダイオード３を構成しているが、Ｎ型領域２０とＰ型領域２１の配置場所を第１実施形態に対して逆にしている。すなわち、Ｐ型領域２１がＮ-型ドリフト層１２およびＰ-型チャネル層１３の上に形成されるようにし、Ｎ型領域２０がＳＴＩ層１７の上に形成されるようにしている。
そして、図示しないが、Ｐ型領域２１側は、ＭＯＳＦＥＴ２のゲートや半導体装置の外部に備えられる入力抵抗５に接続される配線に繋げられ、Ｎ型領域２０側は、ドレイン電極２３に接続される配線に繋げられる。このようにして、ＭＯＳＦＥＴ２と第１ダイオード３とが一体的に形成されている。
このように、第１実施形態に対してＭＯＳＦＥＴ２および第１ダイオード３の構造を変更しても、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してＭＯＳＦＥＴ２および第１ダイオード３の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本実施形態では、ＭＯＳＦＥＴ２をＮチャネル型ではなくＰチャネル型のパワーＭＯＳによって構成している。具体的には、ＭＯＳＦＥＴ２および第１ダイオード３を図７に示す構造としている。
第１実施形態と同様に、本実施形態でも、支持基板４１ａ、埋込酸化膜４１ｂおよび活性層４１ｃを有するＳＯＩ構造の半導体基板４１を用いており、この半導体基板４１にＰチャネル型のＭＯＳＦＥＴ２と第１ダイオード３を形成している。
活性層４１ｃの表層部には、Ｐ-型ドリフト層４２が形成されていると共に、Ｐ-型ドリフト層４２と接するようにＮ-型チャネル層４３が形成されている。
また、Ｎ-型チャネル層４３の表層部にはＰ+型ソース領域４４が形成されている。Ｐ-型ドリフト層４２の内部にはＰ型ボディ層４５が形成されており、Ｐ型ボディ層４５の表層部にはＰ+型ドレイン領域４６が形成されている。Ｎ-型チャネル層４３とＰ+型ドレイン領域４６との間において、Ｐ-型ドリフト層４２とＰ型ボディ層４５内には絶縁分離部としてＳＴＩ層４７が形成されている。
さらに、Ｐ+型ソース領域４４とＮ+型ドレイン領域４６との間において、Ｐ-型ドリフト層４２およびＮ-型チャネル層４３の表面、より詳しくは、少なくともＮ-型チャネル層４３の表面に、ゲート絶縁膜４８を介してゲート電極４９が形成されている。ゲート電極４９は、不純物がドープされたポリシリコン（Ｐｏｌｙ−Ｓｉ）によって構成されている。
本実施形態の場合、ゲート電極４９を第１ダイオード３としても機能させている。具体的には、ゲート電極４９を構成するポリシリコンをＮ型不純物がドープされたＮ型領域５０とＰ型不純物がドープされたＰ型領域５１とすることでＰＮ接合を形成し、このＰＮ接合によって第１ダイオード３が構成されるようにしている。Ｐ型領域５１がＰ-型ドリフト層４２およびＮ-型チャネル層４３の上に形成されるようにし、Ｎ型領域５０がＳＴＩ層４７の上に形成されるようにしている。
さらに、Ｐ+型ソース領域４４の表面には、Ｐ+型ソース領域４４に対してオーミック接触させられたソース電極５２が形成されている。ここでは図示していないが、Ｎ-型チャネル層４３の表層部に高不純物濃度としたＰ型コンタクト領域を備えるようにし、ソース電極５２を電気的に接続するようにしている。また、Ｐ+型ドレイン領域４６の表面には、Ｐ+型ドレイン領域４６にオーミック接触させられたドレイン電極５３が形成されている。
このような構造により、Ｎチャネル型のパワーＭＯＳによるＭＯＳＦＥＴ２と、ポリシリコンゲートとされたゲート電極４９による第１ダイオード３とが構成されている。
このように、ＭＯＳＦＥＴ２をＰチャネル型のパワーＭＯＳによって構成したとしても、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してＭＯＳＦＥＴ２および第１ダイオード３の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、本実施形態でも、ＭＯＳＦＥＴ２のゲート電極４９によって第１ダイオード３を構成しているが、Ｎ型領域５０とＰ型領域５１の配置場所を第３実施形態に対して逆にしている。すなわち、Ｎ型領域５０がＮ-型ドリフト層４２およびＰ-型チャネル層４３の上に形成されるようにし、Ｐ型領域５１がＳＴＩ層４７の上に形成されるようにしている。
そして、図示しないが、Ｐ型領域５１側は、ＭＯＳＦＥＴ２のゲートや半導体装置の外部に備えられる入力抵抗５に接続される配線に繋げられ、Ｎ型領域５０側は、ドレイン電極５３に接続される配線に繋げられる。このようにして、ＭＯＳＦＥＴ２と第１ダイオード３とが一体的に形成されている。
このように、第３実施形態に対してＭＯＳＦＥＴ２および第１ダイオード３の構造を変更しても、第３実施形態と同様の効果を得ることができる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して第１ダイオード３の配置場所を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９に示すように、本実施形態では、第１ダイオード３を第２ダイオード４と同様にセル領域３０の外側に配置している。このように、第１ダイオード３をセル領域３０の外側に配置することもできる。この場合、例えば、第１ダイオード３を、活性層１１ｃに対してＮ型不純物やＰ型不純物をイオン注入して設けたＮ型拡散層とＰ型拡散層とによるＰＮ接合によって構成することができる。また、活性層１１ｃの上にＰ型領域とＮ型領域とを有するポリシリコンを配置し、これらによるＰＮ接合によって第１ダイオード３を構成しても良い。なお、第１ダイオード３と第２ダイオード４を共にセル領域３０の外側に配置する場合、第１ダイオード３と第２ダイオード４を同じ構造とすれば、これら同時に形成することができ、製造工程簡略化を図ることができる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対して第２ダイオード４の配置場所を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１０に示すように、本実施形態では、第２ダイオード４を第１ダイオード３と同様にセル領域３０の内側に配置している。このように、第２ダイオード４をセル領域３０の内側に配置することもできる。例えば、ゲート電極１９と同様に、活性層１１ｃの上にＰ型領域とＮ型領域とを有するポリシリコンを配置し、これらによるＰＮ接合によって第２ダイオード４を構成することができる。この場合、第１ダイオード３と第２ダイオード４とが同じ構造となるため、これら同時に形成することができ、製造工程簡略化を図ることができる。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１実施形態に対して第１ダイオード３と第２ダイオード４の回路構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１１に示すように、本実施形態では、第１ダイオード３と第２ダイオード４を直列接続してＭＯＳＦＥＴ２のゲート−ドレイン間に接続している。具体的には、第１ダイオード３と第２ダイオード４とを互いのカソードが向かい合うように逆接続しており、第１ダイオード３のアノードがＭＯＳＦＥＴ２のドレインに接続され、第２ダイオード４のアノードがＭＯＳＦＥＴ２のゲートに接続されている。
このような回路構成によって、負荷駆動回路を構成することもできる。このような回路構成の場合、第１ダイオード３の順方向電圧、具体的には第１ダイオード３に流れる順方向電流による検出抵抗３ａでの電圧降下分に基づいて、ＭＯＳＦＥＴ２の温度検出を行うことができる。
このような回路構成とされる場合、例えば図１２に示すように第１ダイオード３および第２ダイオード４をセル領域３０の外側に配置する構造とすることができる。勿論、図示しないが、第１ダイオード３および第２ダイオード４をセル領域３０の内側に配置する構造とすることもできるし、第１ダイオード３のみをセル領域３０の内側に配置し、第２ダイオード４をセル領域３０の外側に配置することもできる。
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第１実施形態に対して第１ダイオード３の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１３に示すように、本実施形態では、第１ダイオード３を互いのカソードが向かい合うように逆接続された２つのダイオード３ｂ、３ｃによって構成している。ダイオード３ｂのアノードがＭＯＳＦＥＴ２のドレインに接続され、ダイオード３ｃのアノードがＭＯＳＦＥＴ２のゲートに接続されている。
このような回路構成によって、負荷駆動回路を構成することもできる。このような回路構成の場合、ダイオード３ｂの順方向電圧、具体的にはダイオード３ｂに流れる順方向電流による検出抵抗３ａでの電圧降下分に基づいて、ＭＯＳＦＥＴ２の温度検出を行うことができる。
また、このような回路構成とする場合、第１ダイオード３を構成する各ダイオード３ｂ、３ｃと第２ダイオード４をすべて同じ耐圧のダイオードで構成することができる。その場合、ダイオード３ｂの順方向電圧とダイオード３ｃのアバランシェブレークダウン電圧との和は、必ず第２ダイオード４のアバランシェブレークダウン電圧よりも高い。このため、第１ダイオード３の方が第２ダイオード４よりも高い耐圧設計になる。
さらに、このような回路構成とされる場合、例えば図１４に示すように第１ダイオード３を構成するダイオード３ｂ、３ｃおよび第２ダイオード４をセル領域３０の外側に配置する構造とすることができる。勿論、図示しないが、ダイオード３ｂ、３ｃおよび第２ダイオード４をセル領域３０の内側に配置する構造とすることもできる。また、ダイオード３ｂ、３ｃのみをセル領域３０の内側に配置し、第２ダイオード４をセル領域３０の外側に配置することもできる。
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、第１〜第８実施形態に対して第１ダイオード３の構成を変更したものであり、その他については第１〜第８実施形態と同様であるため、第１〜第８実施形態と異なる部分についてのみ説明する。
図１５に示すように、第１ダイオード３をＭＯＳＦＥＴ２のＮ+型ドレイン領域１６の間に配置している。具体的には、セル領域３０において、ＭＯＳＦＥＴ２は複数セル備えられており、そのうちの少なくとも１部において、Ｎ+型ドレイン領域１６を分断して第１ダイオード３を形成するダイオード形成領域を設け、そこに第１ダイオード３を形成している。
例えば、分割されたＮ+型ドレイン領域１６の間にもＳＴＩ層１７を形成して素子分離し、ＳＴＩ層１７の間において、図１５に示すようにＮ型領域２０とＰ型領域２１とを形成することでＰＮ接合を構成して第１ダイオード３とすることができる。例えば、Ｎ型領域２０やＰ型領域２１については、活性層１１ｃの表層部にＮ型不純物やＰ型不純物のイオン注入を行うことなどによって形成することができる。そして、Ｐ型領域２１側をＭＯＳＦＥＴ２のゲートや半導体装置の外部に備えられる入力抵抗５に接続される配線２４に繋げ、Ｎ型領域２０側をドレイン電極２３に接続される配線２５に繋げている。
このように、セル領域３０の一部にダイオード形成領域を設け、そこに第１ダイオード３を形成するようにしても良い。この場合、ＭＯＳＦＥＴ２については、ゲート電極１９によって第１ダイオード３を構成する必要がなくなるため、ゲート電極１９については単なるＮ型もしくはＰ型いずれかの不純物がドープされたポリシリコンなどによって構成すればよい。
また、ここではＮ型領域２０およびＰ型領域２１を活性層１１ｃ内に形成する場合について説明したが、ダイオード形成領域の全域にＳＴＩ層１７を形成しておき、ＳＴＩ層１７の上に第１ダイオード３を形成するようにしても良い。例えば、Ｐ型領域２１とＮ型領域２０とを有するポリシリコンを配置し、これらによるＰＮ接合によって第１ダイオード３を構成しても良い。
なお、ここでは第１ダイオード３のレイアウト例の一例を示したが、第２ダイオード４をセル領域３０に形成する場合には、セル領域３０についても、第１ダイオード３と同様の構造とすることができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
上記各実施形態では、第１ダイオード３や第２ダイオード４をポリシリコンにて構成されるものとしたり、拡散層で構成されるものとしたりする例を示した。上記各実施形態で示した例は一例であり、第１ダイオード３と第２ダイオード４の両方をポリシリコンもしくは拡散層のいずれかで構成しても良いし、一方のみをポリシリコンで構成し、他方を拡散層で構成しても良い。
また、上記各実施形態において、温度検出を行うための検出抵抗３ａに対して、抵抗値の調整用にメモリやトリミング用の素子が接続されていても良い。
また、半導体装置を構成するチップ内において、セル領域３０をトレンチ分離部３２によって絶縁分離しているが、トレンチ分離に限らず、ＰＮ分離などの他の素子分離構造とされていても良い。また、第１ダイオード３をセル領域３０の外側に配置し、第２ダイオード４をセル領域３０の内側に配置する構造とすることも可能である。ただし、感温ダイオードとなる第１ダイオード３をよりＭＯＳＦＥＴ２に近づけた方が、より的確な温度検出が可能となることから、第１ダイオード３をセル領域３０の内側に配置するのが好ましい。
また、上記各実施形態では、スイッチング素子としてＭＯＳＦＥＴ２を例に挙げて説明した。しかしながら、これはスイッチング素子の一例を示したに過ぎない。すなわち、ゲート電極１９等の制御端子への電圧印加に基づいて、ドレイン電極２３等の第１端子とソース電極２２等の第２端子との間に流す電流をオンオフし、負荷１への電源供給経路のオンオフを切り替えるスイッチング素子であれば良い。例えば、スイッチング素子としてＩＧＢＴやバイポーラ素子を適用することもできる。ＩＧＢＴの場合には、ゲートを制御端子、コレクタ電極を第１端子、エミッタ電極を第２端子とするスイッチング素子となる。また、バイポーラ素子の場合、ベースを制御端子、コレクタ電極を第１端子、エミッタ電極を第２端子とするスイッチング素子となる。
１ 負荷
２ ＭＯＳＦＥＴ
３ 第１ダイオード
４ 第２ダイオード
５ 入力抵抗
６ ドライバ回路
７ 電源
３０ セル領域
３２ トレンチ分離部

Claims (9)

  1. 制御端子（１９）への電圧印加に基づいて第１端子（２３）と第２端子（２２）との間の電流をオンオフすることで負荷（１）への電源供給経路のオンオフを切り替えるスイッチング素子（２）と、
    前記制御端子と前記第１端子との間に接続され、前記スイッチング素子の温度検出を行う第１ダイオード（３）と、
    前記制御端子と前記第１端子との間に接続され、前記第１端子と前記制御端子との間の電位差の上限を所定電圧に制限するクランプ用の第２ダイオード（４）と、を備え、
    前記スイッチング素子、前記第１ダイオードおよび前記第２ダイオードが１チップに形成されている半導体装置。
  2. 前記第１ダイオードと前記第２ダイオードは、前記制御端子と前記第１端子との間において並列接続されており、前記第１ダイオードの方が前記第２ダイオードよりも高い耐圧とされている請求項１に記載の半導体装置。
  3. 前記第１ダイオードは、互いに逆接続された２つの同じダイオード（３ｂ、３ｃ）によって構成され、
    前記第２ダイオードは、１つのダイオードで構成され、
    前記第１ダイオードを構成する２つのダイオードと前記第２ダイオードを構成する１つのダイオードがすべて同じ耐圧のダイオードとされている請求項２に記載の半導体装置。
  4. 前記第１ダイオードと前記第２ダイオードは、前記制御端子と前記第１端子との間において直接接続されており、互いに逆接続されている請求項１に記載の半導体装置。
  5. 前記ＭＯＳＦＥＴと前記第１ダイオードおよび前記第２ダイオードが形成されたチップ内において、前記ＭＯＳＦＥＴは素子分離構造（３２）によって囲まれたセル領域（３０）に配置されており、前記第１ダイオードが前記セル領域に配置され、前記第２ダイオードが前記セル領域の外側に配置された請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記ＭＯＳＦＥＴと前記第１ダイオードおよび前記第２ダイオードが形成されたチップ内において、前記ＭＯＳＦＥＴは素子分離構造（３２）によって囲まれたセル領域（３０）に配置されており、前記第１ダイオードと前記第２ダイオードの両方が前記セル領域に配置された請求項１ないし４のいずれか１つに記載の半導体装置。
  7. 前記ＭＯＳＦＥＴと前記第１ダイオードおよび前記第２ダイオードが形成されたチップ内において、前記ＭＯＳＦＥＴは素子分離構造（３２）によって囲まれたセル領域（３０）に配置されており、前記第１ダイオードと前記第２ダイオードの両方が前記セル領域の外側に配置された請求項１ないし４のいずれか１つに記載の半導体装置。
  8. 前記第１ダイオードと前記第２ダイオードは、少なくとも一方が、不純物がドープされたポリシリコンによるＰ型領域（２１）とＮ型領域（２０）とのＰＮ接合を有する構造とされている請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 前記第１ダイオードと前記第２ダイオードは、少なくとも一方が、不純物拡散によるＰ型領域（２１）とＮ型領域（２０）とのＰＮ接合を有する構造とされている請求項１ないし７のいずれか１つに記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023281969A1 (ja) * 2021-07-08 2023-01-12 ローム株式会社 半導体装置

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