KR0132717B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0132717B1
KR0132717B1 KR1019890701733A KR890701733A KR0132717B1 KR 0132717 B1 KR0132717 B1 KR 0132717B1 KR 1019890701733 A KR1019890701733 A KR 1019890701733A KR 890701733 A KR890701733 A KR 890701733A KR 0132717 B1 KR0132717 B1 KR 0132717B1
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후다오 야마구찌
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오가 노리오
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Abstract

본원 발명의 반도체장치는 예를 들면 제5도에 도시한 바와 같이 반도체 기판(31)위에 형성된 제1도전형의 반도체영역(32)과, 이 제1도전형의 반도체영역(32) 안에 형성된 제2도전형의 반도체영역(34)을 가지며, 이 제2도전형의 반도체영역(34)상에 유전체층(37)을 통해서 용량을 형성하는 제1의 전극(38a)을 배설하는 동시에, 이 제1도전형의 반도체영역(32)에 접속된 제2의 전극(38c)을 배설하고, 이 제2도전형의 반도체영역(34)에 접속된 제3의 전극(38b)을 배설함으로써, 상이한 도전형의 반도체층간의 접합용량이 용량(콘덴서)에 대하여 영향을 미치지 않도록 한 것이다.

Description

[발명의 명칭]
반도체 장치
[도면의 간단한 설명]
제1도 및 제2도는 본원 발명의 설명을 위한 블록도 및 결선도.
제3도는 이미 제안한 ACC 회로의 구성예를 나타내는 결선도.
제4도는 종래예의 구성을 나타내는 단면도.
제5도는 본원 발명에 의한 반도체장치의 일실시예의 구성을 나타내는 단면도.
제6도 및 제7도는 각각 본원 발명을 ACC 회로에 적용한 다른 실시예의 구성을 나타내는 결선도.
제8도는 본원 발명의 다른 실시예의 구성을 나타내는 단면도이다.
[발명의 상세한 설명]
[기술분야]
본원 발명은 기생용량(寄生容量)의 영향을 제거할 수 있고, 사용조건의 제한이 적은 반도체장치에 관한 것이다.
[배경기술]
종래의 가정용 VTR 에서는 컬러버스트신호의 진폭을 검출하여 색신호 증폭기의 이득을 제어하고, 색신호의 진폭을 일정하게 유지하는 이른바 ACC 회로가 기록계 및 재생계에 공통으로 배설되어 있다. 이 ACC 회로에 사용되는 반도체자치로서 종래 제4도에 도시한 바와 같은 것이 제안되어 있다.
먼저, 제1도 및 제2도를 참조하면서 종래의 VTR 및 ACC 회로에 대해 설명한다.
종래의 VTR의 재생계의 구성예를 제1도에 도시한다.
제1도에 있어서, 한 쌍의 회전자기헤드(1A) 및 (1B)의 재생출력이 헤드전환스위치(2) 및 증폭기(3)를 통해서 고역필터(4) 및 저역필터(5)에 공통으로 공급되고, FM휘도신호 YFM 와 저역변환색신호 CL가 분리된다.
FM 휘도신호 YFM가 FM 복조기(6)를 포함하는 휘도신호처리회로(7)에 공급되고, 이것에 의해 얻어진 재생휘도신호 Y가 가산기(8)에 공급된다.
저역변환색신호 CL가 색신호증폭기(11)를 통해서 주파수 변환회로(12)에 공급되고, 도시생략한 국부발전기의 출력에 의해 원래의 반송색신호 C로 변환된다. 주파수 변화회로(12)로부터의 재생반송색신호 C가 색부반송 주파수 fsc를 중심주파수로 하는 대역필터(13)를 통해서 가산기(8)에 공급되고, 가산개(8)로부터 컬러영상신호가 도출된다.
(14)는 버스트게이트회로이며, 대역필터(13)의 출력이 공급되고, 이것에 의해 발취된 재생컬러버스트신호가 ACC 검파기(15)에 공급되며, 이 검파출력이 ACC 회로(20)을 통해서 색신호증폭기(11)에 공급되고, 그 이득이 ACC 제이된다.
ACC 회로(20)는 회전자기헤드(1A) 및 (1B)의 특성의 분산에 기인하는 출력레벨차에 의한 색신호의 플릭커(flicker)를 방지하기 위해, 등용량의 콘덴서(21A) 및 (21B)의 용량치의 예를들어 10%라고 하면, 각각의 직렬합성용량의 값은 콘덴서(21A) 및 콘덴서(21B)의 용량치의 예를 들면 9% 강에 달한다.
이로인해, 이미 제안한 ACC회로(20S)를 IC화 한 경우, 각 콘덴서(21A) 및 (21B)의 독립성이 손상되고, 콘덴서(21A) 및 (21B)를 사용하여 필드별 시정수(時定數)로 하고 있으며, 이 시정수회로는 펄스발생기(9)로부터의 스위칭펄스에 의해 회전헤드(1A) 및 (1B)의 전환과 동기해서 전환된다.
종래의 ACC 회로(20)에서는 제2도에 도시한 바와 같이 콘덴서(21A) 및 (21B)가 각각 차동증폭기(비교회로)(22A) 및 (22B)의 출력단자에 접속된다. 차동증폭기(22A) 및 (22B)의 각 비반전입력단자에는 ACC 회로(20)의 입력단자(20i)로부터의 ACC 검파기(15)의 검파출력 V15 이 전환스위치(23i)를 통해서 필드마다 교대로 공급되는 동시에, 각 반전입력단자에 공통으로 기준전압원(24)의 기준전압 Vr이 공급된다. 각 차동증폭기(22A) 및 (22B)는 ACC 검파출력전압 V15과 기준전압 Vr의 차에 따른 출력전류를 각각 대응하는 콘덴서(21A) 및 (21B)에 공급하고, 콘덴서(21A) 및 (21B)의 단자전압이 각각 완충증폭기(버퍼)(25A) 및 (25B) 그리고 전환스위치(23o)를 통해서 필드마다 교대로 출력단자(20o)에 도출된다. 또한, 스위치(23i) 및 (23o)는 제어단자(20c)로부터의 스위칭펄스에 의해 필드마다 연동하여 전환된다.
그런데, 제2도에 도시한 바와 같은 종래의 ACC 회는 차동증폭기(22A) 및 (22B)를 포함하는 2개의 신호계를 스위치(23i) 및 (23o)로 전환하기 때문에, 회로규모가 크고 구성이 복잡해지는 동시에, 동일 반도체기판상에 집적화 된 경우에도 양 차동증폭기(22A) 및 (22B)의 특성 사이에 오프셋이 발생될 염려가 있었다.
이러한 문제를 해결하기 위해서, 본 출원인은 이미 일본국 실원소 61(1986)-200570호에 있어서, 회전헤드의 전환에 동기하여 필드마다 전환되는 복수의 콘덴서에 의해서 단일의 비교회로의 출력을 홀드하는 ACC 회로를 제안한 바 있다.
다음에, 제3도를 참조하면서 이미 제안한 바 있는 ACC 회로에 대해 설명한다.
이미 제안한 ACC 회로의 구성예를 제3도에 도시한다. 이 제3도에 있어서, 앞서의 제2도에 대응하는 부분에는 동일한 부호를 붙인다.
제3도에 있어서, (20S)는 ACC 회로를 건체로서 나타내며, 단일의 차동증폭기(22)와, 그 출력단자에 각 한 쪽의 전극이 공통으로 접속된 한 쌍의 콘덴서(21A) 및 (21B)의 각 다른쪽의 전극을 필드마다 교대로 접지하는 전환스위치(26)로 주로 구성된다.
이미 제안한 ACC 회로(20S)의 동작은 다음과 같다.
한 쪽의 회전헤드(1A)(제1도 참조)가 자기테이프를 주사하고 있을 때 전환스위치(26)는 파선으로 표시한 접속상태에 있다. 입력단다(20i)로부터의 ACC 검파출력과 기준전압 Vr 이 차동증폭기(22)에 있어서 레벨비교되고, 이 레벨차에 따른 전류가 차동증폭기(22)로부터 한 쪽의 콘덴서(21A)에 공급되고, 그 단자전압은 버스트신호 레벨과 기준전압 Vr 의 차에 따른 값이 된다.
또, 다른쪽의 회전헤드(1B)가 자기테이프를 주사하고 있을 때는 스위치(26)가 실선으로 표시한 접속상태로 전환되고, 다른쪽의 콘덴서(21B)가 상술한 바와 같이 충전된다.
각 콘덴서(21A) 및 (21B)의 단자전압이 예를 들면 에미터폴로어와 같은 버퍼(25)를 통해서 출력단자(20o)에 도출되고, 증폭기(11)(제1도 참조)에 공급되어서 컬러버스트신호레벨이 기준레벨과 일치하도록 증폭기(11)의 이득이 제어된다.
상술한 바와 같은 이미 제안한 ACC 회로에 의하면, 차동증폭기가 단일로 되기 때문에 회로규모가 작고 구성이 간단하게 되는 동시에, 차동증폭기간의 오프셋은 발생할 수 없다.
그런데, 상술한 바와 같은 이미 제안한 ACC 회로를 콘덴서(21A) 및 (21B)에 각각 기생용량(27A) 및 (27B)가 부수되는 것을 피할 수 없다.
이것은 반도체 집적회로에 탑재되는 콘덴서가 통상 제4도에 도시한 바와 같이, 이른바 MIS (metal insulation substrate)용량으로서 구성되는 것에 의한다.
즉, 제4도에 있어서, (31)은 P형 실리콘기판이며, 그 표면부에 N형 에피택셜층(32)이 섬모양으로 형성되고, 또한 이 N형 에피택셜층(32)의 표면부에 에미터확산공정에 의해 n+형 확산층(33)이 선택적으로 형성된다. 반도체의 표면을 보호하기 위한 산화막(35)에는 대소의 창(36a) 및 (36b)가 확산층(33) 위에 배설된다.
(37)은 예를 들면 500Å 두께의 질화실리콘 Si3N4으로 이루어지는 유전체층(誘電
Figure KPO00001
層)이며, 산화막(35)의 큰 창(36a) 내에서 n+형 확산층(33)에 피착형성된다. 유전체층(37) 위에 Al 전극(38a)이 피착형성되는 동시에 작은 창(36b) 내에서 확상층(33) 위에 Al 전극(38b)이 피착형성되고, 확산층(33)과 Al 전극(38a)가 유전체층(37)을 통해서 대향하고, 예를 들면 100pF 용량의 콘덴서가 구성된다.
또, n+형 확산층(33)에 이어지는 n형의 섬(32)와, 어스전위의 P형 실리콘기판(31)과의 사이에는 주지된 바와 같이 접합용량 Cj 이 존재하고, 이 접합용량 Cj 이 MIS 기법에 의해 구성되는 콘덴서의 기생용량이 된다. 이 기생용량의 값은 P형 실리콘기판(31) 및 n형의 섬(32)의 각 재질에 의존하며, MIS 기법에 의한 콘덴서의 용량의 10% 정도가 보통이다.
또한, P형의 기판(31)과 n형의 섬(32)는 상술한 접합용량 Cj 에 더하여 다이오드 Dj의 특성을 아울러 가지고 있다.
그런데, 제3도에 도시한 바와 같은 이미 제안한 ACC 회로를 IC 화 하는 경우, 상술한 바와 같은 접합용량에 의한 기생용량 (27A) 및 (27B)가 존재하기 때문에, 스위치(26)의 전환에도 불구하고 각 콘덴서(21A) 및 (21B)의 독립성을 유지할 수 없게 된다.
즉, 제3도에 있어서 전환스위치(26)가 실선으로 표시된 접속상태에 있을 때, 이것에 의해 접지되는 다른쪽의 콘덴서(21B)에 대해서 한 쪽의 콘덴서(21A)와 그 기생용량(27A)과의 직렬 합성용량이 병렬로 접속된다.
마찬가지로, 스위치(26)가 파선으로 표시된 접속상태로 전환되면, 한 쪽의 콘덴서(21A)에 대해서 다른쪽의 콘덴서(21B)와 그 기생용량(27B)과의 직렬합성용량이 병렬로 접속된다.
상술한 바와 같이 기생용량 (27A) 및 (27B)의 값이 각각 대응하는 콘덴서(21A) 및 (21B)의 용량치의 예를들어 10％라고 하면 , 각각의 직렬합성용량의 값은 콘덴서(21A) 및 (21B)의 용량치의 예를들면 9％강에 달한다. 이로인해, 이미 제안한 ACC회로(20S)를 IC화 한 경우, 각 콘덴서(21A) 및 (21B)의 독립성이 손상되고, 콘덴서(21A) 및 (21B)에 각각 홀드되는 각 필드의 ACC 제어신호 사이에 크로스토크가 발행하고, 색신호의 플릭커가 완전히 제거되지 않는다고 하는 문제가 있다.
또한 제3도와는 반대로 차동증폭기(22)의 출력전류를 전환스위치를 통해서 한 쌍의 콘덴서의 각 한 쪽의 전극에 공급하는 동시에, 양 콘덴서의 다른쪽의 전극을 접지하면 상술한 기생용량의 문제는 해소된지만, 이 경우 전류를 전환하기 위한 스위칭소자의 리크전류의 발생이나 직류전압이용율(다이나믹레인지)의 감소 등의 문제가 발생한다.
또, 제4도의 반도체장치에서는 상술한 바와 같이 유전체층(37)이 얇고 정전강도(靜電强度)가 작기 때문에, 전극(38a)는 내부접속으로 되고, MIS 용량의 단자로서는 전극(38b)가 외부에 도출된다. 이 전극(38b)의 전위가 권(卷)영역까지 내려간 경우, 접합다이오드 Dj가 온상태로 되고, 기판(31)으로부터 n형의 섬(32)에 과잉전류가 흘러 버려, 반도체장치를 사용할 수 없게 된다고 하는 문제가 있었다.
[발명의 개시]
이러한 점을 감안하여 본원 발명의 목적은 사용조건의 제한이 적고, MIS 용량에 대한 기생용량의 영향을 제거할 수 있는 반도체장치를 제공하는데 있다.
본원 발명의 반도체장치는 제1도전형의 반도체기판(31)에 형성된 제2의도전형의 반도체영역(32)과, 이 제2도전형의 반도체영역 안에 형성된 제1도전형의 반도체영역(34)을 가지며, 이 제1도전형의 반도체영역상에 유전체층(37)을 통해서 용량을 형성하는 제1의 Al 전극(38a)을 배설하는 동시에, 제1도전형의 반도체영역 및 제2도전형의 반도체영역에 각각 제1 및 제2의 취출전극(38b) 및 (38c)를 배설한 것이다.
또, 본원 발명의 반도체장치는 제1도전형의 반도체기판(31)에 제2도전형의 반도체영역(32)를 통해서 제1도전형의 반도체영역(34)을 형성하고, 이 제1도전형의 반도체영역에 유전체층(37)을 통해서 도체층(38a)을 대항시켜서 콘센서(21)을 형성하고, 이 콘덴서의 어느 한쪽의 전극
Figure KPO00002
또는
Figure KPO00003
와 반도체기판 위에 탑재된 완충증폭기(25)의 입력단자를 접속하는 동시에, 완충증폭기의 출력 단자와 제2도전형의 반도체영역의 취출전극
Figure KPO00004
을 접속한다. 이러한 본원 발명에 의하면, MIS 기법에 의한 콘덴서 (21A) 또는 (21B)가 플로팅(floating) 되어서 상이한 도전형의 반도체층간의 접합용량에 영향받지 않는다. 또, 취출전극의 전위의 범위가 확대된다.
[발명을 실시하기 위한 최선의 형태]
이하, 제5도를 참조하면서 본원 발명에 의한 반도체장치의 일실시예에 대해 설명한다.
본원 발명의 일실시예의 구성을 제5도에 도시한다. 이 제5도에 있어서, 상기 제4도에 대응하는 부분에는 동일 부호를 붙여서 중복 설명을 생략한다.
제5도에 있어서, 섬모양의 n형 에피택셜층(32)의 표면부에 베이스확산 공정으로 p형 확산층(34)이 선택적으로 형성된다. 이 p형 확산층(34) 위에 보호막(35)의 큰 창(36a) 및 작은 창(36b)이 배설되는 동시에, n형의 섬(32)의 표면 위에 보호막(35)의 제2의 작은 창(36c)이 설치되고, 이 작은 창(35c)내에서 n형의 섬(32) 위에 Al 전극(38c)이 피착형성된다.
상술한 바와 같이, p형 기판(31)과 n형의 섬(32) 사이에 접합용량 Cj1및 다이오드 Dj1이 형성되는 동시에, n형의 섬(32)와 p형 확산층(34) 사이에도 접합용량 Cj2및 다이오드 Dj2가 형성된다. 기타의 구성은 상기 제4도와 같다.
이러한 구성에 있어서, A1전극(38b)를 통해서 p형 확산층(34)에 마이너스전위를 부여하면, n형의 섬(32)와의 사이에 형성되는 다이오드 Dj2가 역바이어스상태로 되고, n형의 섬(32)의 전위가 마이너스영역까지 내려가지 않는다. 따라서, 섬(32)와 p형의 기판(31) 사이에 형성되는 다이오드 Dj1이 온으로 되어서 과잉전류가 흐르는 일이 없다.
상술한 바와 같이, 본 실시예에서는 p형 확산층(34)에 마이너스전위를 부여해도 되고, 종래예에 비교하여 사용전압범위가 확대된다.
또, 접합용량의 영향의 제거에 대해서는 다음에 설명한다.
다음에, 제6도를 참조하면서 본원 발명에 의한 반도체장치를 VTR의 ACC 회로에 적용한 다른 실시예에 대해 설명한다.
본원 발명을 ACC 회로에 적용한 다른 실시예의 구성을 제6도에 도시한다. 이 제6도에 있어서, 상기 제3도에 대응하는 부분에는 동일한 부분을 붙여서 중복설명을 생략한다.
제6도에 있어서, (20F)는 ACC 회로를 전체로서 나타내며, 콘덴서 (21A) 또는 (21B)와 각각 대응하는 기생용량 (27A) 및 (27B)가 각각 직렬로 접속된다. 한쪽의 콘덴서 (21A) 및 기생용량 (27A)의 접속중점(中点)
Figure KPO00005
와 스위치(26)의 한쪽의 고정접점이 접속되고, 다른쪽의 콘덴서(21B) 및 기생용량(27B)의 접속중점과 스위치(26)의 다른쪽의 고정접점이 접속된다. 제1 및 제3의 기생용량 (27A) 및 (28B)의 접속중점
Figure KPO00006
와 제2 및 제4의 기생용량(27A) 및 (28B)의 접속중점이 중간단자 Q에 공통 접속되는 동시에, 이 단자 Q와 버퍼(25)의 출력단자가 접속된다.
제3 및 제4의 기생용량 (28A) 및 (28B)는 상기 제5도에 나타낸 바와 같이 형성된다. 또, 콘덴서(21A)의 단자
Figure KPO00007
와 접속중점
Figure KPO00008
및
Figure KPO00009
는 각각 제5도의 Al전극(36a),(36b),(36c)에 대응한다. 기타의 구성은 상기 제3도와 같다.
제6도의 실시예의 동작은 다음과 같다.
전환스위치(26)가 예를 들어 실선으로 표시한 접속상태에 있을 때, 다른 쪽의 콘덴서(21B)가 직접 접지된다. 한 쪽의 콘덴서(21A)는 제1 및 제3의 기생용량(27A) 및 (28A)를 통해서 접지되는데, 본 실시에에 있어서는 버퍼(25)의 출력단자가 중간단자 Q를 통해서 양 기생용량(27A) 및 (28A)의 접속중점
Figure KPO00010
에 접속되어 있으므로, 제1의 기생용량(27A)은 버퍼(25)의 저출력 임피던스와 병렬로 접속되어서, 대략 단락상태로 된다.
또, 버퍼(25)의 출력단자의 전위는 그 입력단자의 전위의 변화와 동일하게 변화하므로, 버퍼(25)의 입력단자 및 출력단자 사이의 전위차는 일정하게 된다. 본 실시예에 있어서는 버퍼(25)의 입력단자와 출력단자 사이에 예를들면 한족의 콘덴서(21A)와 제3의 기생용량(28A)이 직렬로 접속되어 있으므로, 차동증폭기(22)의 출력단자에도 접속되어 있는데도 불구하고, 이 직렬합성용량의 단자전압이 일정하게 된다.
상기 제3도의 이미 제안한 예에서는 차동증폭기(22)의 출력전류에 의해서 예를 들면 한쪽의 콘덴서(21A) 와 기생용량(27A)과의 직렬합성용량의 단자전압이 다른 쪽의 콘덴서(21B)의 단자전압과 동시에 변화하여 양 콘덴서(21A) 및 (21B)의 독립성이 손상되고 있었다.
그러나, 제6도의 실시예에 있어서는 상술한 바와 같이 예를들면 한쪽의 콘덴서(21A)와 제3의 기생용량(28A)과의 직렬합성용량의 단자전압이 일정하게 되기 때문에, 양 콘덴서(21A) 및 (21B)의 독립성이 손상되지 않고, 필드마다 ACC 제어신호간의 크로스토크가 발생하지 않으므로, 색신호의 플릭커를 완전히 제거할 수 있다.
다음에, 제7도를 참조하면서 본원 발명에 의한 반도체장치를 VTR의 ACC 회로에 적용한 또 다른 실시예에 대해 설명한다.
이 제7도에 있어서, 상기 제6도 및 제3도에 대응하는 부분에는 동일한 부호를 붙여서 중복설명을 생략한다.
제7도에 있어서, (20H)는 ACC회로를 전체로서 나타내며, 제6도의 실시예와 같이 콘덴서(21A) 및 (21B)와 각각 대응하는 기생용량(27A) 및 (27B)와의 사이에 제3 및 제4의 기생용량(28A) 및 (28B)가 각각 직렬로 접속된다. 그러나, 본 실시예에 있어서는 콘덴서(21A) 및 (21B)의 단자의 접속이 반던되어 있다.
즉, 콘덴서(21A) 및 (21B)의 각 한족의 전극 A:이 전환스위치(26)의 고정접점에 각각 접속되고, 한족의 콘덴서(21A) 및 기생용량(28A)의 접속중점 B:과 다른쪽의 콘덴서(21B) 및 기생용량(28B)의 접속중점이 차동증폭기(22)의 출력단자에 공통 접속된다. 상술한 바와 같이, 기생용량 예를 들면 (27A) 및 (28A)는 제5도의 접합용량 Cj1및 Cj2에 대응하고 있으며, p형 기판(31), n형의 섬(32) 및 p형 확산층(34)의 각 접합면에 있어서의 리크전류를 동반한다. (29)는 기생용량(27A), (28A) 및 (27B), (28B)의 리크전류에 대응하는 리크저항이다. 기타의 구성은 상기 제6도와 같다.
제7도의 실시예에서는 차동증폭기(22)의 저임피던스의 출력단자에 리크저항(29)이 접속되고, 이 리크저항에 대응하는 리크전류는 증폭기(22)의 출력전류에 의해 상쇄된다.
또, 콘덴서(21A)의 한쪽의 단자 A: 즉 Al전극(38a)는 유전체층(37)에서 p형 확산층(34)와 절연되어 있기 때문에, 리크전류는 미소하며, 홀드 기간중의 리크전류의 영향도 또한 미소하다.
또한, 버퍼(25)로부터 차동증폭기(22)에 마이너스 귀환을 실시함으로써 리크 전류의 영향을 거의 무시할 수 있다.
상술한 것에 있어서는 본원 발명을 VTR의 ACC 회로에 적용한 실시예에 대해 설명하였으나, 본원 발명은 상술한 실시예에 한정되는 것은 아니며, 시분할 홀드회로 등에 널리 적용할 수 있다.
다음에, 제8도를 참조하면서 본원 발명에 의한 반도체장치의 다른 실시예에 대해 설명한다.
이 제8도에 있어서, 상기 제4도 및 제5도에 대응하는 부분에는 동일한 부호를 붙여서 중복 설명을 생략한다.
제8도에 있어서, (39)는 저장항의 n+형 확산층이며, 에미터확산공정에 의해 p형 확산층(34)의 표면부에 선택적으로 형성된다. 이 n+형 확산층(39)은 p형 확산층(34)과의 횡방향(면방향)의 한쪽의 경계가 보호막(35)의 작은 창(36b)에 면하도록 그 위치가 설정된다. 기타의 구성은 상기 제5도와 같다.
제8도의구성에 있어서, n+형 확산층(39)은 유전체층(37)에 대접(對接)하고, p형 확산층(34)과 함께 MIS 기법에 의한 콘덴서의 다른쪽의 전극 및 리드가 된다. 상술한 바와 같이, 이 확산층(39)은 저저항이기 때문에 MIS 콘덴서의 취출저항이 작아지고, 콘덴서가 저손실이 되는 동시에, 저파수특성이 향상한다.
또, n형의 섬(32), p형 확산층(34) 및 n+형 확산층(39)에 의해 구성되는 npn계 트랜지스터 TR의 베이스 및 에미터가 Al전극(38b)으로 단락되게 된다.
이로 이해, Al전극(38b)을 통해서 n형의 섬(32)에 마이너스전위가 부여되어도 트랜지스터 TR가 오프상태에 있으므로, 과잉전류가 기판(31)에 흐르는 일은 없다.
상술한 것에 있어서는 본원 발명을 바이폴라형 반도체에 적용한 실시예에 대해 설명하였으나, MOS 형 반도체에 있어서도 같은 구성의 용량을 사용할 수 있다.
이상 상술한 바와 같이, 본원 발명에 의하면 금속층과 유전체층을 통하여 대향해서 콘덴서를 구성하기 위한 제1도전형의 반도체층과, 반도체기판과의 사이에 제2도전형의 반도체층을 개재시키도록 하였으므로, 콘덴서의 취출전극에 부여하는 전위의 범위가 확대되는 동시에, 이 반도체기판에 탑재되는 버퍼의 입력단자 및 출력단자를 각각 금속층 및 제2도전형의 반도체에 접속하도록 하였으므로, 상이한 도전형의 반도체간의 접합용량이 콘덴서에 대하여 영향을 미치지 않는 반도체장치를 얻을 수 있다.

Claims (1)

  1. 기판위에 형성된 제1도전형의 반도체영역(32)과, 상기 제1도전형의 반도체영역(32)안에 형성된 제2도전형의 반도체영역(34)과, 상기 제2도전형의 반도체영역(34)상에 유전체층(37)을 통해서 용량을 형성하는 제1의 전극(38a)과 상기 제2도전형의 반도체영역(34)에 접속된 제2의 전극(38b)과 상기 제1도전형의 반도체영역(32)에 접속된 제3의 전극(38c)을 배설한 반도체용량으로 이루어지는 반도체장치에 있어서, 상기 제1의 전극 또는 상기 제2의 전극 중 최소한 한쪽의 전극과 버퍼회로의 입력단자를 접속하는 동시에, 상기 제3의 전극과 버퍼회로의 출력단자를 접속하는 버퍼회로(25)를 가지고, 상기 제2의 전극으로부터 그라운드까지의 기생용량은 상기버퍼회로에 의해 저임피던스에 접속되는 것을 특징으로 하는 반도체장치.
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