CN111756328B - 输出电路、电路装置、振荡器、电子设备以及移动体 - Google Patents

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Abstract

提供输出电路、电路装置、振荡器、电子设备以及移动体，能够应对各种电压规格。输出电路包含逻辑电路、电容器、缓冲电路以及驱动器电路。逻辑电路被输入时钟信号，在使能信号为激活时，输出基于时钟信号的时钟信号。作为逻辑电路的输出信号的信号经由电容器而输入到缓冲电路。驱动器电路根据作为缓冲电路的输出信号的信号，输出时钟信号。逻辑电路在使能信号为非激活时，将信号设定为与缓冲电路的输入节点相同的逻辑电平。

Description

输出电路、电路装置、振荡器、电子设备以及移动体
技术领域
本发明涉及输出电路、电路装置、振荡器、电子设备以及移动体等。
背景技术
振荡器等输出时钟信号的器件包含将时钟信号输出到外部设备的输出电路。输出电路对时钟信号的传输路径中的负载进行驱动。例如在专利文献1公开了输出电路的现有技术。
在专利文献1中公开了输出PECL标准的时钟信号的输出电路。该输出电路包含：反相器，其对输入时钟信号进行缓冲；以及N型晶体管，其栅极被输入反相器的输出信号。反相器通过与PECL标准的时钟信号中的高电平和低电平对应的栅极电压来进行动作。N型晶体管设置在电源节点与输出电路的输出节点之间。
专利文献1：日本特开2014-192548号公报
在上述专利文献1中，PECL标准的时钟信号中的高电平和低电平是以电源电压为基准而输出的，因此依赖于电源电压而发生变动。另一方面，从电路装置内的振荡电路向反相器输入了输入时钟信号。可设想振荡电路例如通过由电路装置的内部电源即电压调节器生成的电压(调节电压)来进行动作。此时，反相器将振幅与调节电压相等的输入时钟信号电平移位为依赖于电源电压的PECL标准的时钟信号。为了在电平移位后得到适当的时钟信号，对调节电压和电源电压的变动范围进行制约，因此在专利文献1的结构中存在难以应对各种电压规格的问题。
发明内容
本发明的一个方式涉及输出电路，该输出电路包含：第1逻辑电路，其被输入第1时钟信号，在使能信号为激活时，输出基于所述第1时钟信号的时钟信号；第1电容器；第1缓冲电路，其经由所述第1电容器被输入作为所述第1逻辑电路的输出信号的第1逻辑电路输出信号；以及驱动器电路，其根据作为所述第1缓冲电路的输出信号的第1缓冲电路输出信号，输出第1输出时钟信号，所述第1逻辑电路在所述使能信号为非激活时，将所述第1逻辑电路输出信号设定为与作为所述第1缓冲电路的输入节点的第1缓冲电路输入节点相同的逻辑电平。
附图说明
图1是输出电路的第1结构例。
图2是对输出电路的动作进行说明的波形图。
图3是相对于本实施方式的比较例的波形图。
图4是逻辑电路的详细结构例。
图5是逻辑电路的详细结构例。
图6是输出电路的第2结构例。
图7是输出电路的第3结构例。
图8是输出电路的第4结构例。
图9是电压生成电路的结构例。
图10是电路装置和振荡器的结构例。
图11是振荡器的第1构造例。
图12是振荡器的第2构造例。
图13是电子设备的结构例。
图14是移动体的结构例。
标号说明
4：振荡器；5：封装；6：基座；7：盖；8、9：外部端子；10：振子；12：电路部件；14：振荡器；15：封装；16：基座；17：盖；18、19：外部端子；20、21：电路装置；30：振荡电路；50：控制电路；80：输出电路；81：波形整形电路；82：电平移位器；85：电压生成电路；90：电压调节器；101、102：逻辑电路；111、112：电容器；121、122：缓冲电路；131、132：锁存电路；141、142：反相器；150：驱动器电路；191：第1电压输出电路；192：第2电压输出电路；193：基准电压输出电路；206：汽车；207：车体；208：控制装置；209：车轮；220：处理装置；500：电子设备；510：通信接口；520：处理装置；530：操作界面；540：显示部；550：存储器；ANT：天线；BMP：凸块；BW：接合线；CK1、CK2：时钟信号；CKQ1、CKQ2：时钟信号；EN：使能信号；ENX：反相使能信号；ISB、ISC：恒流电路；N1、N2：节点；NGN：地节点；NQ1、NQ2：输出节点；NS、NSB：输入节点；NVD：电源节点；VDD：电源电压；VGH、VGL：电压；VREG：调节电压。
具体实施方式
以下，对本公开的优选实施方式进行详细地说明。另外，以下说明的本实施方式并非不合理地限定权利要求书所记载的内容，在本实施方式中说明的结构并不全部都是必需的构成要件。
1.输出电路
图1是输出电路80的第1结构例。输出电路80包含逻辑电路101、102、电容器111、112、缓冲电路121、122以及驱动器电路150。逻辑电路101、102分别是第1逻辑电路、第2逻辑电路。电容器111、112分别是第1电容器、第2电容器。缓冲电路121、122分别是第1缓冲电路、第2缓冲电路。
另外，本实施方式的连接是电连接。电连接是指以能够传递电信号的方式连接，是能够通过电信号来传递信息的连接。电连接也可以是经由有源元件等的连接。
向逻辑电路101输入时钟信号CK1和使能信号EN。时钟信号CK1是第1时钟信号。逻辑电路101在使能信号EN为激活时，输出基于时钟信号CK1的信号CX。信号CX是第1逻辑电路输出信号。基于时钟信号CK1的信号CX是时钟信号CK1或时钟信号CK1的逻辑反相信号。逻辑电路101例如是NAND电路。即，逻辑电路101输出时钟信号CK1与使能信号EN的与非来作为信号CX。在该情况下，基于时钟信号CK1的信号CX是时钟信号CK1的逻辑反相信号。
经由电容器111向缓冲电路121输入信号CX。即，电容器111的一端与逻辑电路101的输出节点NX连接，电容器111的另一端与缓冲电路121的输入节点NS连接。输入节点NS是第1缓冲电路输入节点。逻辑电路101向电容器111的一端输出信号CX，由此从电容器111的另一端向输入节点NS输入信号SS。缓冲电路121通过对信号SS进行缓冲而输出信号SG。信号SG是第1缓冲电路输出信号，是信号SS的逻辑反相信号。
驱动器电路150根据信号SG来输出时钟信号CKQ1。时钟信号CKQ1是第1输出时钟信号。驱动器电路150包含设置在电源节点NVD与输出节点NQ1之间的N型晶体管TDNA1。输出节点NQ1是第1输出节点。N型晶体管TDNA1是第1驱动器用N型晶体管。N型晶体管TDNA1的漏极与电源节点NVD连接，源极与输出节点NQ1连接，栅极与缓冲电路121的输出节点NG连接。当设TDNA1的阈值电压为Vth时，时钟信号CKQ1的高电平为VGH-Vth-ΔVH，低电平为VGL-Vth-ΔVL。这里，ΔVH和ΔVL是依存于流过TDNA1的电流值的电压(过驱动电压)。
从后面在图10中叙述的电压调节器90向逻辑电路101供给调节电压VREG，逻辑电路101以调节电压VREG为电源电压来进行动作。即，由逻辑电路101输出的信号CX的高电平是调节电压VREG，信号CX的低电平是地电压。
从后面在图10中叙述的电压生成电路85向缓冲电路121供给电压VGH、VGL。缓冲电路121以电压VGH、VGL为电源电压来进行动作。电压VGH是第1电压，电压VGL是第2电压，VGH＞VGL。时钟信号CKQ1是PECL(Positive Emitter Coupled Logic：正射极耦合逻辑)标准的时钟信号，其逻辑电平是以电源电压VDD为基准而规定的。设PECL标准下的时钟信号CKQ1的高电平为VDD-αH，设低电平为VDD-αL。此时，从VGH-Vth-ΔVH＝VDD-αH、VGL-Vth-ΔVL＝VDD-αL可知，VGH＝VDD-αH+Vth+ΔVH、VGL＝VDD-αL+Vth+ΔVL。即，由缓冲电路121输出的信号SG的高电平为电压VGH＝VDD-αH+Vth+ΔVH，低电平为电压VGL＝VDD-αL+Vth+ΔVL。
在本实施方式中，在逻辑电路101与缓冲电路121之间设置有电容器111，逻辑电路101经由电容器111将信号CX输出到缓冲电路121。由此，由于电容器111将信号CX的DC成分截止，所以在缓冲电路121的输入输出间，不伴随从调节电压VREG和地电压向电压VGH、VGL的电平移位。因此，与进行电平移位的情况相比，能够自由地设定调节电压VREG和电压VGH、VGL的变动范围。如上所述，VGH、VGL依赖于电源电压VDD，所以能够自由地设定电压VGH、VGL的变动范围是指电源电压VDD和调节电压VREG能够应对各种电压规格。
在如本实施方式那样通过电容器111来进行DC截止的情况下，为了得到适当的时钟信号CKQ1，需要在电容器111的两端使信号逻辑电平相同。
因此，在本实施方式中，逻辑电路101在使能信号EN为非激活时将信号CX设定为与信号SS相同的逻辑电平。具体来说，在使能信号EN为非激活时，逻辑电路101输出高电平的信号CX，缓冲电路121将输入节点NS的信号SS设定为高电平。当使能信号EN从非激活变为激活时，逻辑电路101输出时钟信号CK1作为信号CX，使信号CX和信号SS在电容器111的两端从相同的逻辑电平开始，因此传输适当的逻辑电平的信号。由此，可得到适当的时钟信号CKQ1。关于该点的详细内容，将在后面图3等中叙述。
另外，当如本实施方式那样通过电容器111来进行DC截止时，在时钟信号CK1为低频率的情况下，电容器111的另一端有可能暂时为不稳定状态。当电容器111的另一端暂时为不稳定状态时，有可能无法得到适当的时钟信号CKQ1。
因此，在本实施方式中，缓冲电路121具有反相器141和锁存电路131。
来自逻辑电路101的信号CX经由电容器111而输入到反相器141。即，电容器111的另一端的信号SS被输入到反相器141。反相器141输出信号SS的逻辑反相信号来作为信号SG。
锁存电路131通过将缓冲电路121的输入节点NS设定为反相器141的输出信号的逻辑反相电平而进行锁存动作。即，在作为反相器141的输出信号的信号SG为低电平时，锁存电路131将电容器111的另一端的信号SS设定为高电平，在信号SG为高电平时，锁存电路131将信号SS设定为低电平。
根据本实施方式，锁存电路131通过进行锁存动作来设定电容器111的另一端的信号SS。由此，即使在时钟信号CK1为低频率的情况下，电容器111的另一端也不会成为不稳定状态，因此可得到适当的时钟信号CKQ1。
如以上那样，根据本实施方式，通过设置电容器111而使电源电压VDD应对各种电压规格。而且，通过在电容器111的两端使信号的逻辑电平相同以及设置锁存电路131，能够输出适当的时钟信号CKQ1。
接着，对逻辑电路102和缓冲电路122进行说明。另外，在图1中，输出电路80输出差动的时钟信号CKQ1、CKQ2，但也可以如后面图6所述的那样，输出电路80输出单端的时钟信号CKQ1。在该情况下，可以省略逻辑电路102、缓冲电路122以及N型晶体管TDNA2。
向逻辑电路102输入时钟信号CK2和反相使能信号ENX。时钟信号CK2是第2时钟信号。反相使能信号ENX是使能信号EN的逻辑反相信号。在使能信号EN激活时，逻辑电路102输出时钟信号CK2作为信号CXB。信号CXB是第2逻辑电路输出信号。基于时钟信号CK2的信号CXB是时钟信号CK2或时钟信号CK2的逻辑反相信号。逻辑电路102例如是NOR电路。即，逻辑电路102输出时钟信号CK2与反相使能信号ENX的或非来作为信号CXB。在该情况下，基于时钟信号CK2的信号CXB是时钟信号CK2的逻辑反相信号。
经由电容器112向缓冲电路122输入信号CXB。即，电容器112的一端与逻辑电路102的输出节点NXB连接，电容器112的另一端与缓冲电路122的输入节点NSB连接。输入节点NSB是第2缓冲电路输入节点。逻辑电路102向电容器112的一端输出信号CXB，由此，信号SSB从电容器112的另一端输入到输入节点NSB。缓冲电路122通过对信号SSB进行缓冲而输出信号SGB。信号SGB是第2缓冲电路输出信号，是信号SSB的逻辑反相信号。
驱动器电路150根据信号SGB来输出时钟信号CKQ2。时钟信号CKQ2是第2输出时钟信号，是时钟信号CKQ1的逻辑反相信号。驱动器电路150包含设置在电源节点NVD与输出节点NQ2之间的N型晶体管TDNA2。输出节点NQ2是第2输出节点。N型晶体管TDNA2是第2驱动器用N型晶体管。N型晶体管TDNA2的漏极与电源节点NVD连接，源极与输出节点NQ2连接，栅极与缓冲电路122的输出节点NGB连接。
逻辑电路102以调节电压VREG为电源电压来进行动作。另外，缓冲电路122以电压VGH、VGL为电源电压来进行动作。时钟信号CKQ1、CKQ2是PECL标准的差动时钟信号。
在使能信号EN为非激活时，逻辑电路102将信号CXB设定为与信号SSB相同的逻辑电平。具体来说，在使能信号EN为非激活时，逻辑电路102输出低电平的信号CXB，缓冲电路122将输入节点NSB的信号SSB设定为低电平。输入节点NSB是第2缓冲电路输入节点。
具体来说，缓冲电路122具有反相器142和锁存电路132。
经由电容器112向反相器142输入来自逻辑电路102的信号CXB。即，电容器112的另一端的信号SSB被输入到反相器142。反相器142输出信号SSB的逻辑反相信号来作为信号SGB。
锁存电路132通过将缓冲电路122的输入节点NSB设定为反相器142的输出信号的逻辑反相电平而进行锁存动作。即，在作为反相器142的输出信号的信号SGB为低电平时，锁存电路132将电容器112的另一端的信号SSB设定为高电平，在信号SGB为高电平时，锁存电路132将信号SSB设定为低电平。
根据以上的本实施方式，能够通过设置电容器112而使电源电压VDD应对各种电压规格。而且，通过在电容器112的两端使信号的逻辑电平相同并且设置锁存电路132，能够输出适当的时钟信号CKQ2。
接着，使用图2、图3所示的波形图对输出电路80的动作进行说明。另外，以下，将激活设为高电平，将非激活设为低电平，但激活与逻辑电平的对应并不限定于此。另外，以下，也将低电平记作“L”，将高电平记作“H”。
图2是图1所示的输出电路80的波形图。将处于停止输出时钟信号CKQ1、CKQ2的状态的期间设为输出停止期间TSTOP。另外，将处于输出时钟信号CKQ1、CKQ2的状态的期间设为正常动作期间TNORMAL。
在输出停止期间TSTOP中，EN＝HXB＝L，ENX＝SL＝H。另外，信号HXB、SL是在输出停止期间TSTOP中用于固定时钟信号CKQ1、CKQ2的逻辑电平的信号。这里，对固定功能的概略进行说明，在后面叙述缓冲电路的详细结构时对固定功能的实现结构进行说明。
在EN＝L时，逻辑电路101输出CX＝H。在ENX＝H时，逻辑电路102输出CXB＝L。在图2中，在输出停止期间TSTOP中为CK1＝L、CK2＝H，但无论CK1、CK2的逻辑电平如何，都为CX＝H、CXB＝L。
在输出停止期间TSTOP中，锁存电路131将电容器111的另一端设定为SS＝H。具体来说，在SL＝H时，缓冲电路121将输出节点NG固定为SG＝L。由于反相器141的输出信号为SG＝L，所以锁存电路131在电容器111的另一端设定使SG＝L逻辑反相后的SS＝H。由此，CX＝SS＝H，逻辑电平在电容器111的两端是相同的。另外，在输出停止期间TSTOP中，缓冲电路122将电容器112的另一端设定为SSB＝L。具体来说，在HXB＝L时，缓冲电路122将输出节点NGB固定为SGB＝H。由于反相器142的输出信号为SGB＝H，所以锁存电路132在电容器112的另一端设定使SGB＝H逻辑反相后的SSB＝L。由此，CXB＝SSB＝L，逻辑电平在电容器112的两端是相同的。
在SG＝L时，驱动器电路150输出CKQ1＝L。另外，在SG＝H时，驱动器电路150输出CKQ2＝H。这样，作为缓冲电路121、122的输出信号的信号SG、SGB的逻辑电平被信号HXB、SL固定，由此，时钟信号CKQ1、CKQ2的逻辑电平被固定。
在正常动作期间TNORMAL中，EN＝HXB＝H，ENX＝SL＝L。此时，逻辑电路101输出时钟信号CK1的逻辑反相信号来作为信号CX。逻辑电路102输出时钟信号CK2的逻辑反相信号来作为信号CXB。
信号SS是与信号CX相同的时钟信号CK1的逻辑反相信号。反相器141输出信号SS的逻辑反相信号，因此输出逻辑电平与时钟信号CK1相同的信号SG。驱动器电路150输出逻辑电平与信号SG相同、即逻辑电平与时钟信号CK1相同的时钟信号CKQ1。另外，信号SSB是与信号CXB相同的时钟信号CK2的逻辑反相信号。反相器142输出信号SSB的逻辑反相信号，因此输出逻辑电平与时钟信号CK2相同的信号SGB。驱动器电路150输出逻辑电平与信号SGB相同、即逻辑电平与时钟信号CK2相同的时钟信号CKQ2。
如上述那样，在输出停止期间TSTOP中，在电容器111的两端为CX＝SS＝H，因此在正常动作期间TNORMAL中，在信号CX最初从高电平变为低电平时，信号SS也从高电平变为低电平。同样，在输出停止期间TSTOP中，在电容器112的两端为CXB＝SSB＝L，因此在正常动作期间TNORMAL中，在信号CXB最初从低电平变为高电平时，信号SSB也从低电平变为高电平。这样，通过在输出停止期间TSTOP中使电容器111、112的两端的逻辑电平相同，能够在正常动作期间TNORMAL中适当地传输信号。
图3是相对于本实施方式的比较例的波形图。图3示出了在图1中逻辑电路101和逻辑电路102这两者都为NAND电路的情况下的波形图。假设向逻辑电路102输入时钟信号CK2和使能信号EN。
如图3所示，在输出停止期间TSTOP中，逻辑电路102输出CXB＝H。如在图2中说明的那样，由于通过信号HXB而固定为SGB＝H，所以锁存电路132设定SSB＝L。即，尽管电容器112的一端为CXB＝H，但电容器112的另一端为SSB＝L，逻辑电平在电容器112的两端是不同的。
在该情况下，在正常动作期间TNORMAL中，在信号CXB最初从高电平变为低电平时，电容器112的另一端的信号SSB从低电平起进一步降低。即，信号SSB成为比电压VGL更低的电压。即使信号CXB为高电平，信号SSB也只是回到低电平、即电压VGL，因此信号SSB始终为电压VGL以下。被输入了该信号SSB的反相器142输出高电平的信号SGB，因此信号SGB被固定为高电平，时钟信号CKQ2被固定为高电平。
这样，在比较例中，在输出停止期间TSTOP中，逻辑电平在电容器112的两端是不同的，因此无法在正常动作期间TNORMAL中得到适当的时钟信号CKQ2。另一方面，根据在图2中说明的本实施方式的输出电路80，在输出停止期间TSTOP中，逻辑电平在电容器111、112的两端是相同的，因此能够在正常动作期间TNORMAL中得到适当的时钟信号CKQ1、CKQ2。
接着，回到图1，对缓冲电路121、122的详细结构例进行说明。首先，对缓冲电路121的详细结构例进行说明。
反相器141包含P型晶体管TP2和N型晶体管TN2。锁存电路131包含P型晶体管TP4和N型晶体管TN4。缓冲电路121还包含P型晶体管TP1、TP3和N型晶体管TN1、TN3。TP1～TP4是第1P型晶体管～第4P型晶体管，TN1～TN4是第1N型晶体管～第4N型晶体管。
P型晶体管TP1、TP2串联连接在节点NGH与输出节点NG之间。节点NGH是被输入电压VGH的第1电压节点。输出节点NG是第1缓冲电路输出节点。具体来说，P型晶体管TP1的源极与节点NGH连接，P型晶体管TP1的漏极与P型晶体管TP2的源极连接。P型晶体管TP2的漏极与输出节点NG连接。
N型晶体管TN1、TN2串联连接在节点NGL与输出节点NG之间。节点NGL是被输入电压VGL的第2电压节点。具体来说，N型晶体管TN1的源极与节点NGL连接，N型晶体管TN1的漏极与N型晶体管TN2的源极连接。N型晶体管TN2的漏极与输出节点NG连接。
P型晶体管TP3设置在节点NGH与输出节点NG之间。具体来说，P型晶体管TP3的源极与节点NGH连接，P型晶体管TP3的漏极与输出节点NG连接。
N型晶体管TN3设置在节点NGL与输出节点NG之间。具体来说，N型晶体管TN3的源极与节点NGL连接，N型晶体管TN3的漏极与输出节点NG连接。
P型晶体管TP4设置在节点NGH与输入节点NS之间。具体来说，P型晶体管TP4的源极与节点NGH连接，P型晶体管TP4的漏极与输入节点NS连接。
N型晶体管TN4设置在节点NGL与输入节点NS之间。具体来说，N型晶体管TN4的源极与节点NGL连接，N型晶体管TN4的漏极与输入节点NS连接。
逻辑电路101经由电容器111将信号CX输出到P型晶体管TP2和N型晶体管TN2的栅极。由此，信号CX经由电容器111而输入到反相器141。
向P型晶体管TP1和N型晶体管TN3的栅极输入信号SL。信号SL是第1输出使能信号。如图2所示，在使能信号EN为低电平时，信号SL为高电平，在使能信号EN为高电平时，信号SL为低电平。向N型晶体管TN1和P型晶体管TP3的栅极输入高电平的信号HX。信号HX在输出停止期间TSTOP和正常动作期间TNORMAL为高电平。
在输出停止期间TSTOP中，SL＝H、HX＝H，因此TP1、TP3截止，TN1、TN3导通。由于TP1截止，所以反相器141的输出节点NG与节点NGH之间为高阻抗。另外，由于TP3截止，TN3导通，所以输出节点NG被固定为SG＝L，CKQ1＝L。
在正常动作期间TNORMAL中，SL＝L、HX＝H，因此TP1、TN1导通，TP3、TN3截止。由于TP1、TN1导通，所以反相器141为动作状态。另外，由于TP3、TN3截止，所以信号SG的逻辑电平未被固定，反相器141输出信号SG。
P型晶体管TP4和N型晶体管TN4的栅极与输出节点NG连接。即，向TP4、TN4的栅极输入信号SG。在SG＝L时，TP4导通，TN4截止，因此经由TP4将输入节点NS设定为SS＝H。在SG＝H时，TP4截止，TN4导通，因此经由TN4将输入节点NS设定为SS＝L。这样，实现锁存电路131的功能。
接着，对缓冲电路122的详细结构例进行说明。反相器142包含P型晶体管TP6和N型晶体管TN6。锁存电路132包含P型晶体管TP8和N型晶体管TN8。缓冲电路122还包含P型晶体管TP5、TP7和N型晶体管TN5、TN7。TP5～TP8是第5P型晶体管～第8P型晶体管，TN5～TN8是第5N型晶体管～第8N型晶体管。
P型晶体管TP5、TP6串联连接在节点NGH与输出节点NGB之间。输出节点NGB是第2缓冲电路输出节点。具体来说，P型晶体管TP5的源极与节点NGH连接，P型晶体管TP5的漏极与P型晶体管TP6的源极连接。P型晶体管TP6的漏极与输出节点NGB连接。
N型晶体管TN5、TN6串联连接在节点NGL与输出节点NGB之间。具体来说，N型晶体管TN5的源极与节点NGL连接，N型晶体管TN5的漏极与N型晶体管TN6的源极连接。N型晶体管TN6的漏极与输出节点NGB连接。
P型晶体管TP7设置在节点NGH与输出节点NGB之间。具体来说，P型晶体管TP7的源极与节点NGH连接，P型晶体管TP7的漏极与输出节点NGB连接。
N型晶体管TN7设置在节点NGL与输出节点NGB之间。具体来说，N型晶体管TN7的源极与节点NGL连接，N型晶体管TN7的漏极与输出节点NGB连接。
P型晶体管TP8设置在节点NGH与输入节点NSB之间。具体来说，P型晶体管TP8的源极与节点NGH连接，P型晶体管TP8的漏极与输入节点NSB连接。
N型晶体管TN8设置在节点NGL与输入节点NSB之间。具体来说，N型晶体管TN8的源极与节点NGL连接，N型晶体管TN8的漏极与输入节点NSB连接。
逻辑电路102经由电容器112将信号CXB输出到P型晶体管TP6和N型晶体管TN6的栅极。由此，信号CXB经由电容器112而输入到反相器142。
向P型晶体管TP5和N型晶体管TN7的栅极输入低电平的信号SLB。信号SLB在输出停止期间TSTOP和正常动作期间TNORMAL为低电平。向N型晶体管TN5和P型晶体管TP7的栅极输入信号HXB。信号HXB是第2输出使能信号。如图2所示，在使能信号EN为低电平时，信号HXB为低电平，在使能信号EN为高电平时，信号HXB为高电平。
在输出停止期间TSTOP中，SLB＝L、HXB＝L，因此TP5、TP7导通，TN5、TN7截止。由于TN5截止，所以反相器142的输出节点NGB与节点NGL之间为高阻抗。另外，由于TP7导通，TN7截止，所以输出节点NGB被固定为SGB＝H，CKQ2＝H。
在正常动作期间TNORMAL中，SLB＝L、HXB＝H，因此TP5、TN5导通，TP7、TN7截止。由于TP5、TN5导通，所以反相器142为动作状态。另外，由于TP7、TN7截止，所以信号SGB的逻辑电平未被固定，反相器142输出信号SGB。
P型晶体管TP8和N型晶体管TN8的栅极与输出节点NGB连接。即，向TP8、TN8的栅极输入信号SGB。在SGB＝L时，TP8导通，TN8截止，因此经由TP8将输入节点NSB设定为SSB＝H。在SGB＝H时，TP8截止，TN8导通，因此经由TN8将输入节点NSB设定为SSB＝L。这样，实现锁存电路132的功能。
2.逻辑电路的详细结构例
图4是逻辑电路101的详细结构例。图5是逻辑电路102的详细结构例。如上述那样，逻辑电路101是NAND电路，逻辑电路102是NOR电路。
如图4所示，逻辑电路101包含P型晶体管TAP1～TAP3和N型晶体管TAN1～TAN3。
P型晶体管TAP1、TAP2串联连接在节点NREG与输出节点NX之间。向节点NREG供给调节电压VREG。N型晶体管TAN1、TAN2串联连接在地节点NGN与输出节点NX之间。P型晶体管TAP3连接在节点NREG与输出节点NX之间。N型晶体管TAN3连接在地节点NGN与输出节点NX之间。
向P型晶体管TAP2和N型晶体管TAN2的栅极输入时钟信号CK1。向P型晶体管TAP1和N型晶体管TAN3的栅极输入地电压。向N型晶体管TAN1和P型晶体管TAP3的栅极输入使能信号EN。
P型晶体管TAP1导通，N型晶体管TAN3截止。由此，P型晶体管TAP2、TAP3和N型晶体管TAN1、TAN2成为与NAND电路等效的结构。
如图5所示，逻辑电路102包含P型晶体管TBP1～TBP3和N型晶体管TBN1～TBN3。由于连接结构与图4相同，所以省略说明。但是，向各晶体管的栅极输入的信号与图4不同。
即，向P型晶体管TBP2和N型晶体管TBN2的栅极输入时钟信号CK2。向N型晶体管TBN1和P型晶体管TBP3的栅极输入调节电压VREG。向P型晶体管TBP1和N型晶体管TAN3的栅极输入反相使能信号ENX。
N型晶体管TBN1导通，P型晶体管TBP3截止。由此，P型晶体管TBP1、TBP2和N型晶体管TBN2、TBN3成为与NOR电路等效的结构。
根据图4、图5的详细结构例，作为NAND电路的逻辑电路101和作为NOR电路的逻辑电路102可以由相同结构的电路实现。由此，能够使逻辑电路101中的时钟信号CK1的传播延迟与逻辑电路102中的时钟信号CK2的传播延迟相同。通过使时钟信号CK1、CK2的传播延迟一致，能够提高作为差动时钟信号的时钟信号CKQ1、CKQ2的特性。例如，能够实现差动时钟信号中的准确的交叉点。
3.输出电路的第2结构例～第4结构例
输出电路80的结构并不限定于图1，能够设想与时钟信号的标准对应的各种结构。以下，示出了其例。另外，以下，对已经说明的构成要素标注相同的标号，适当省略该构成要素的说明。
图6是输出电路80的第2结构例。在图6中，输出电路80输出PECL标准的时钟信号且单端的时钟信号。
输出电路80包含逻辑电路101、电容器111、缓冲电路121以及驱动器电路150。驱动器电路150包含N型晶体管TDNA1。由于这些部分的结构和动作如在图1等中说明的那样，所以省略说明。
图7是输出电路80的第3结构例。在图7中，输出电路80输出LVDS(Low VoltageDifferential Signaling：低电压差分信号)标准的时钟信号CKQ1、CKQ2。
输出电路80包含逻辑电路101、102、电容器111、112、缓冲电路121、122以及驱动器电路150。驱动器电路150包含恒流电路ISB、P型晶体管TDPB1、TDPB2、N型晶体管TDNB1、TDNB2以及电阻ROS。TDPB1、TDPB2、TDNB1、TDNB2分别是第1驱动器用P型晶体管、第2驱动器用P型晶体管、第1驱动器用N型晶体管、第2驱动器用N型晶体管。
恒流电路ISB设置在电源节点NVD与节点N1之间。节点N1是第1节点。恒流电路ISB例如可以由电流镜电路等实现。
P型晶体管TDPB1设置在节点N1与输出节点NQ1之间。向P型晶体管TDPB1的栅极输入信号SGB。具体来说，P型晶体管TDPB1的源极与节点N1连接，漏极与输出节点NQ1连接。
N型晶体管TDNB1设置在输出节点NQ1与节点N2之间。向N型晶体管TDNB1的栅极输入信号SGB。具体来说，N型晶体管TDNB1的漏极与输出节点NQ1连接，源极与节点N2连接。节点N2是第2节点。电阻ROS的一端与节点N2连接，另一端与地节点连接。
P型晶体管TDPB2设置在节点N1与输出节点NQ2之间。向P型晶体管TDPB2的栅极输入信号SG。具体来说，P型晶体管TDPB2的源极与节点N1连接，漏极与输出节点NQ2连接。
N型晶体管TDNB2设置在输出节点NQ2与节点N2之间。向N型晶体管TDNB2的栅极输入信号SG。具体来说，N型晶体管TDNB2的漏极与输出节点NQ2连接，源极与节点N2连接。
另外，供给到缓冲电路121、122的电压VGH、VGL是与LVDS标准对应的电压。即，电压VGH、VGL是相对于LVDS标准的时钟信号的中心电压1.25V对称的电压。例如，设定为VGH＝2V、VGL＝0.5V。由此，缓冲电路121、122和驱动器电路150相对于1.25V对称地进行动作，因此能够提高作为差动时钟信号的时钟信号CKQ1、CKQ2的特性。例如，能够实现差动时钟信号中的准确的交叉点。
图8是输出电路80的第4结构例。在图8中，输出电路80输出HCSL(High-speedCurrent Steering Logic：高速电流驱动逻辑)标准的时钟信号CKQ1、CKQ2。
输出电路80包含逻辑电路101、102、电容器111、112、缓冲电路121、122以及驱动器电路150。驱动器电路150包含恒流电路ISB和N型晶体管TDNC1、TDNC2。TDNC1、TDNC2分别是第1驱动器用N型晶体管、第2驱动器用N型晶体管。
恒流电路ISC设置在电源节点NVD与节点N1之间。节点N1是第1节点。恒流电路ISC例如可以由电流镜电路等实现。
N型晶体管TDNC1设置在节点N1与输出节点NQ1之间。向N型晶体管TDNC1的栅极输入信号SG。具体来说，N型晶体管TDNC1的漏极与节点N1连接，源极与输出节点NQ1连接。
N型晶体管TDNC2设置在节点N1与输出节点NQ2之间。向N型晶体管TDNC2的栅极输入信号SGB。具体来说，N型晶体管TDNC2的漏极与节点N1连接，源极与输出节点NQ2连接。
另外，供给到缓冲电路121、122的电压VGH、VGL是使N型晶体管TDNC1、TDNC2导通或截止的电压，例如为VGH＝2V、VGL＝0V。
4.电压生成电路
图9是在输出电路80的第1结构例中生成电压VGH、VGL的电压生成电路85的结构例。电压生成电路85包含基准电压输出电路193、第1电压输出电路191以及第2电压输出电路192。
基准电压输出电路193输出电压V1、V2。电压V1是与电压VGH对应的电压。在时钟信号为PECL标准的情况下，电压V1对应该高电平的电压，V2对应低电平的电压。基准电压输出电路193包含串联连接在电源节点NVD与地节点NGN之间的电阻RE1、RE2以及恒流电路ISE。从电阻RE1、RE2之间的节点输出电压V1，从电阻RE2与恒流电路ISE之间的节点输出电压V2。
第1电压输出电路191根据电压V1来输出电压VGH。第1电压输出电路191包含运算放大器OPG1、N型晶体管TG1以及恒流电路ISG1。N型晶体管TG1和恒流电路ISG1连接在电源节点NVD与地节点NGN之间。向运算放大器OPG1的同相输入节点输入电压V1。运算放大器OPG1的反相输入节点与N型晶体管TG1和恒流电路ISG1之间的节点连接。通过该结构，运算放大器OPG1输出电压VGH＝V1+Vth+ΔVH。Vth是N型晶体管TG1的阈值电压。
第2电压输出电路192根据电压V2来输出电压VGL。第2电压输出电路192包含运算放大器OPG2、N型晶体管TG2以及恒流电路ISG2。N型晶体管TG2和恒流电路ISG2连接在电源节点NVD与地节点NGN之间。向运算放大器OPG2的同相输入节点输入电压V2。运算放大器OPG2的反相输入节点与N型晶体管TG2和恒流电路ISG2之间的节点连接。通过该结构，运算放大器OPG2输出电压VGL＝V2+Vth+ΔVL。Vth是N型晶体管TG2的阈值电压。
5.电路装置、振荡器
图10是包含本实施方式的输出电路80的电路装置20和振荡器4的结构例。振荡器4包含电路装置20和振子10。振子10与电路装置20电连接。例如使用收纳振子10和电路装置20的封装的内部布线、接合线或金属凸块等将振子10与电路装置20电连接。
振子10是通过电信号产生机械振动的元件。振子10例如可以由石英振动片等振动片实现。具体来说，能够通过切角为AT切或SC切等的进行厚度剪切振动的石英振动片等实现。振子10例如也可以通过厚度剪切振动型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片实现。例如，也可以采用SAW(Surface Acoustic Wave：表面声波)谐振器、使用硅基板形成的MEMS(Micro Electro Mechanical Systems：微机电系统)振子等。
电路装置20是被称为IC(Integrated Circuit：集成电路)的集成电路装置。例如，电路装置20是通过半导体工艺制造的IC，是在半导体基板上形成有电路元件的半导体芯片。电路装置20包含振荡电路30、控制电路50、输出电路80、电压生成电路85、电压调节器90以及端子T1、T2、TCK1、TCK2。另外，本实施方式并不限于图10的结构，也可以实施省略其构成要素的一部分或者追加其他构成要素等各种变形。例如，电路装置20还可以包含存储各种设定数据的非易失性存储器。或者，在控制电路50进行振荡频率的温度补偿的情况下，电路装置20还可以包含温度传感器。
端子T1、T2、TCK1、TCK2是电路装置20的例如焊盘。端子T1与振子10的一端电连接，端子T2与振子10的另一端电连接。例如，使用收纳振子10和电路装置20的封装的内部布线、接合线或金属凸块等将振子10与端子T1、T2电连接。端子TCK1、TCK2是输出由电路装置20生成的时钟信号CKQ1、CKQ2的端子。端子TCK1、TCK2与振荡器4的外部连接用的外部端子电连接。例如，使用封装的内部布线、接合线或金属凸块等将端子TCK1、TCK2与外部端子电连接。而且，振荡器4的外部端子与外部设备电连接。
电压调节器90通过对电源电压VDD进行调节来生成调节电压VREG。电压调节器90例如可以通过包含运算放大器和电阻的负反馈电路来实现。
振荡电路30是使振子10进行振荡的电路。例如，振荡电路30与端子T1和端子T2电连接，通过使振子10进行振荡而输出振荡信号OSC。作为振荡电路30，例如可以使用皮尔斯型、考毕兹型、反相器型、哈特利型等各种类型的振荡电路。
输出电路80包含波形整形电路81、电平移位器82以及驱动器电路150。
波形整形电路81根据振荡信号OSC来生成时钟信号CK1、CK2。例如，波形整形电路81包含根据振荡信号OSC来生成矩形波的时钟信号的电路、以及通过将矩形波的时钟信号转换为差动时钟信号而输出时钟信号CK1、CK2的电路。或者，波形整形电路81还可以包含对矩形波的时钟信号进行分频的分频电路。在该情况下，分频时钟信号被转换为差动时钟信号。
电平移位器82与在图1等中说明的逻辑电路101、102以及缓冲电路121、122对应。
如在图1等中说明的那样，驱动器电路150根据来自缓冲电路121、122的信号SG、SGB来输出时钟信号CKQ1、CKQ2。
控制电路50进行电路装置20中的各种控制。控制电路50对电平移位器82进行控制。具体来说，控制电路50向电平移位器82输出使能信号EN、反相使能信号ENX、信号SL、信号HX、信号SLB以及信号HXB。另外，控制电路50对振荡电路30进行控制。例如，控制电路50进行振荡频率的温度补偿。即，控制电路50进行消除或降低振荡频率的温度特性的处理。作为实现温度补偿的方法，例如可以想到生成近似多项式的温度补偿电压的方法、根据温度来控制分频N-PLL电路的小数分频比的方法、或者使用数字合成器的方法等。另外，关于实现温度补偿的方法，也在图11、图12中进行了说明。本实施方式的输出电路80能够应用在图11、图12的电路装置20、21中的一方或双方中。
接着，对本实施方式的振荡器4的构造例进行说明。图11示出振荡器4的第1构造例。振荡器4具有振子10、电路装置20以及收纳振子10和电路装置20的封装15。封装15例如由陶瓷等形成，在其内侧具有收纳空间，在该收纳空间中收纳有振子10和电路装置20。收纳空间被气密密封，优选成为接近真空的状态即减压状态。通过封装15，能够适当地保护振子10和电路装置20不受冲击、尘埃、热、湿气等的影响。
封装15具有基座16和盖17。具体而言，封装15由基座16和盖17构成，该基座16支承振子10和电路装置20，该盖17以在盖17与基座16之间形成收纳空间的方式与基座16的上表面接合。并且，振子10经由端子电极而被支承于设置在基座16的内侧的台阶部。另外，电路装置20配置在基座16的内侧底面。具体而言，电路装置20以有源面朝向基座16的内侧底面的方式配置。有源面是电路装置20的形成有电路元件的面。另外，在电路装置20的作为焊盘的端子上形成有凸块BMP。而且，电路装置20经由凸块BMP支承于基座16的内侧底面。凸块BMP例如是金属凸块，具有导电性。经由该凸块BMP、封装15的内部布线、端子电极等将振子10与电路装置20电连接。另外，电路装置20经由凸块BMP、封装15的内部布线而与振荡器4的外部端子18、19电连接。外部端子18、19形成在封装15的外侧底面上。外部端子18、19经由外部布线而与外部设备连接。外部布线例如是在安装有外部设备的电路基板上形成的布线等。由此，能够对外部设备输出时钟信号等。
另外，在图11中，以电路装置20的有源面朝向下方的方式倒装安装电路装置20，但本实施方式并不限定于这样的安装。例如，可以以电路装置20的有源面与振子10对置的方式安装电路装置20。
图12示出振荡器4的第2构造例。图12的振荡器4包含振子10、电路装置20以及电路装置21。另外，振荡器4包含收纳振子10和电路装置20的封装15、以及收纳封装15和电路装置21的封装5。封装15、封装5分别是第1封装、第2封装。
并且，在本实施方式中，收纳在封装15中的电路装置20进行第1温度补偿处理，收纳在封装5中的电路装置21进行第2温度补偿处理。例如，通过将振子10和电路装置20收纳在封装15中，例如构成了进行模拟方式的第1温度补偿处理的温度补偿型的振荡器14。而且，通过将进行模拟方式的第1温度补偿处理的振荡器14和进行数字方式的第2温度补偿处理的电路装置21收纳在封装5中，构成了生成高精度的时钟信号的振荡器4。电路装置21也可以称为以数字方式进行微调的第2温度补偿处理的校正IC。
具体而言，封装5例如由陶瓷等形成，在其内侧具有收纳空间。在该收纳空间中收纳有振荡器14和电路装置21，该振荡器14在封装15中收纳有振子10和电路装置20。通过封装5，能够适当地保护电路装置21和振荡器14不受冲击、尘埃、热、湿气等的影响。
封装5具有基座6和盖7。具体而言，封装5由基座6和盖7构成，该基座6支承振荡器14和电路装置21，该盖7以在盖7与基座6之间形成收纳空间的方式与基座6的上表面接合。基座6在其内侧具有在上表面开口的第1凹部和在第1凹部的底面开口的第2凹部。电路装置21支承在第1凹部的底面上。例如，电路装置21经由端子电极而支承在底面的台阶部上。另外，振荡器14支承在第2凹部的底面上。例如，振荡器14经由端子电极而支承在底面的台阶部上。另外，基座6具有在第2凹部的底面开口的第3凹部，在该第3凹部中配置电路部件12。作为配置的电路部件12，例如可以想到电容器、温度传感器等。
电路装置21例如经由接合线BW、形成于台阶部的端子电极、封装5的内部布线而与振荡器14的端子电连接。由此，能够将来自振荡器14的时钟信号、温度检测信号输入到电路装置21。另外，电路装置21经由接合线BW、形成于台阶部的端子电极、封装5的内部布线而与振荡器4的外部端子8、9电连接。外部端子8、9形成在封装5的外侧底面上。外部端子8、9经由外部布线而与外部设备连接。外部布线例如是在安装有外部设备的电路基板上形成的布线等。由此，能够对外部设备输出时钟信号等。另外，也可以将振荡器14的端子与外部端子8、9电连接。
另外，在图12中，在振荡器14的上方配置电路装置21，但也可以在振荡器14的下方配置电路装置21。这里，上方是从封装5的底面朝向盖7的方向，下方是其相反方向。另外，也可以在振荡器14的侧方设置电路装置21。即，在振荡器4的俯视观察时振荡器14和电路装置21以并排的方式配置。
接着，对电路装置21进行说明。电路装置21包含时钟信号生成电路，该时钟信号生成电路输入由振荡器14生成的时钟信号即第1振荡器时钟信号作为基准时钟信号。然后，将由时钟信号生成电路生成的时钟信号作为振荡器4的输出时钟信号输出到外部。例如，电路装置21的时钟信号生成电路由分数-N型的PLL电路构成，该PLL电路输入来自振荡器14的第1振荡器时钟信号作为基准时钟信号。该PLL电路对作为第1振荡器时钟信号的基准时钟信号、和通过分频电路对PLL电路的输出时钟信号进行分频而得到的反馈时钟信号进行相位比较。然后，使用Δ-Σ调制电路来设定小数的分频比，由此实现分数-N型的PLL电路。另外，电路装置21所包含的控制电路基于温度补偿数据来进行在PLL电路中设定的分频比数据的校正处理，由此实现第2温度补偿处理。另外，时钟信号生成电路也可以由直接数字合成器构成。在这种情况下，对以第1振荡器时钟信号为基准时钟信号来进行动作的直接数字合成器输入利用温度补偿数据校正后的频率控制数据，由此实现第2温度补偿处理。
根据图12的振荡器4，使振子10进行振荡的电路装置20进行第1温度补偿处理，从而能够减小从作为第1电路装置的电路装置20输出的第1振荡器时钟信号的基于频率温度特性的频率变动量。并且，作为第2电路装置的电路装置21在基于来自电路装置20的第1振荡器时钟信号生成时钟信号时，进行第2温度补偿处理。这样，在由电路装置20进行了第1温度补偿处理之后，由电路装置21进行第2温度补偿处理，由此，能够减小由于温度计测结果的波动等而导致的频率的微跳等，能够实现振荡器4的时钟频率的高精度化等。另外，在图12的振荡器4中，也可以使用设置于电路装置20的温度传感器来进行第1温度补偿处理，并且该温度传感器的温度检测信号从电路装置20输出并输入到电路装置21。然后，电路装置21可以根据输入的温度检测信号来进行第2温度补偿处理。这样，由于能够根据来自相同温度传感器的温度检测信号来进行电路装置20中的第1温度补偿处理和电路装置21中的第2温度补偿处理，所以能够实现更适当的温度补偿处理。在该情况下，内置于电路装置20的温度传感器与振子10之间的距离比该温度传感器与电路装置21之间的距离短。因此，能够拉开由于进行数字方式的温度补偿处理而发热量多的电路装置21与振子10之间的距离，能够降低电路装置21的发热对温度传感器的温度检测结果带来的不良影响。因此，能够使用内置于电路装置20的温度传感器来更准确地计测振子10的温度。
6.电子设备、移动体
图13示出包含本实施方式的电路装置20的电子设备500的结构例。电子设备500包含本实施方式的电路装置20和处理装置520，该处理装置520根据基于电路装置20的振荡电路30的振荡信号的时钟信号来进行动作。具体而言，电子设备500包含具有本实施方式的电路装置20的振荡器4，处理装置520基于来自振荡器4的时钟信号来进行动作。另外，电子设备500还能够包含天线ANT、通信接口510、操作界面530、显示部540以及存储器550。另外，电子设备500不限于图13的结构，能够实施省略它们的一部分结构要素、或追加其他结构要素等各种变形。
电子设备500例如可以是基站或路由器等网络相关设备、测量距离、时间、流速或流量等物理量的高精度的测量设备、测量生物体信息的生物体信息测量设备或车载设备等。生物体信息测量设备例如是超声波测量装置、脉搏计或血压测量装置等。车载设备是自动驾驶用的设备等。并且，电子设备500也可以是头部佩戴型显示装置或时钟相关设备等可穿戴设备、机器人、打印装置、投影装置、智能手机等便携信息终端、发布内容的内容提供设备、或者数码照相机或摄像机等影像设备等。
另外，作为电子设备500，存在用于5G等下一代移动通信系统的设备。例如，可以在下一代移动通信系统的基站、射频拉远头(RRH)或便携通信终端等各种设备中使用本实施方式的电路装置20。在下一代移动通信系统中，为了时刻同步等而要求高精度的时钟频率，适合作为能够生成高精度的时钟信号的本实施方式的电路装置20的应用例。
通信接口510进行经由天线ANT从外部接收数据或向外部发送数据的处理。作为处理器的处理装置520进行电子设备500的控制处理、经由通信接口510收发的数据的各种数字处理等。处理装置520的功能例如能够通过微型计算机等处理器实现。操作界面530用于供用户进行输入操作，能够通过操作按钮或触摸板显示器等实现。显示部540显示各种信息，能够通过液晶或有机EL等显示器实现。存储器550存储数据，其功能能够通过RAM或ROM等半导体存储器实现。
图14示出包含本实施方式的电路装置20的移动体的例子。移动体包含本实施方式的电路装置20和处理装置220，该处理装置220根据基于电路装置20的振荡电路30的振荡信号的时钟信号来进行动作。具体而言，移动体包含具有本实施方式的电路装置20的振荡器4，处理装置220根据来自振荡器4的时钟信号来进行动作。本实施方式的电路装置20例如能够组装到车、飞机、摩托车、自行车或船舶等各种移动体中。移动体例如是具有发动机或电动机等驱动机构、方向盘或舵等转向机构、各种电子设备并在地面上、天空或海上移动的设备/装置。图14概略地示出作为移动体的具体例的汽车206。在汽车206中组装有本实施方式的电路装置20。具体而言，作为移动体的汽车206包含控制装置208，控制装置208包含：振荡器4，其包含本实施方式的电路装置20；以及处理装置220，其根据由振荡器4生成的时钟信号来进行动作。控制装置208例如根据车体207的姿态对悬架的软硬进行控制、或者对各个车轮209的制动进行控制。例如，可以利用控制装置208实现汽车206的自动驾驶。另外，组装有本实施方式的电路装置20的设备并不限于这样的控制装置208，也能够组装到在汽车206等移动体中设置的仪表面板设备或导航设备等各种车载设备中。
如以上说明的那样，本实施方式的输出电路包含第1逻辑电路、第1电容器、第1缓冲电路以及驱动器电路。第1逻辑电路被输入第1时钟信号，在使能信号为激活时，输出基于第1时钟信号的时钟信号。作为第1逻辑电路的输出信号的第1逻辑电路输出信号经由第1电容器而输入到第1缓冲电路。驱动器电路根据作为第1缓冲电路的输出信号的第1缓冲电路输出信号，输出第1输出时钟信号。第1逻辑电路在使能信号为非激活时，将第1逻辑电路输出信号的电平设定为与作为第1缓冲电路的输入节点的第1缓冲电路输入节点相同的逻辑电平。
根据本实施方式，由于第1逻辑电路输出信号经由第1电容器而输入到第1缓冲电路，所以第1逻辑电路输出信号被第1电容器DC截止。由此，能够在第1逻辑电路的电源和第1缓冲电路的电源中使用各种电压，因此能够应对各种电压规格。另外，在使能信号为非激活时，第1逻辑电路输出信号被设定为与第1缓冲电路输入节点相同的逻辑电平，因此信号的逻辑电平在第1电容器的两端是相同的。由此，由于向第1缓冲电路输入了适当的信号电平，所以输出电路能够输出适当的第1时钟信号。
另外，在本实施方式中，也可以是，第1缓冲电路包含第1反相器和第1锁存电路。也可以是，第1逻辑电路输出信号经由第1电容器而输入到第1反相器。也可以是，第1锁存电路通过将第1缓冲电路输入节点设定为第1反相器的输出信号的逻辑反相电平而进行锁存动作。
由于在第1逻辑电路输出节点与第1缓冲电路输入节点之间设置有第1电容器，所以在第1时钟信号为低频的情况下，第1缓冲电路输入节点有可能暂时成为不稳定状态。关于该点，根据本实施方式，通过第1锁存电路进行锁存动作来设定第1缓冲电路输入节点的逻辑电平。
另外，在本实施方式中，也可以是，输出电路包含第2逻辑电路、第2电容器以及第2缓冲电路。也可以是，第2逻辑电路被输入相对于第1时钟信号差动的第2时钟信号，在使能信号为激活时，输出基于第2时钟信号的时钟信号。也可以是，作为第2逻辑电路的输出信号的第2逻辑电路输出信号经由第2电容器而输入到第2缓冲电路。也可以是，驱动器电路根据第1缓冲电路输出信号、和作为第2缓冲电路的输出信号的第2缓冲电路输出信号，输出第1输出时钟信号和第2输出时钟信号。也可以是，第2输出时钟信号是相对于第1输出时钟信号差动的时钟信号。也可以是，第2缓冲电路在使能信号为非激活时，将第2逻辑电路输出信号的电平设定为与作为第2缓冲电路的输入节点的第2缓冲电路输入节点相同的逻辑电平。
这样，由于第2逻辑电路输出信号经由第2电容器而输入到第2缓冲电路，所以第2逻辑电路输出信号被第2电容器DC截止。由此，能够在第2逻辑电路的电源和第2缓冲电路的电源中使用各种电压，因此能够应对各种电压规格。另外，在使能信号为非激活时，第2缓冲电路输入节点被设定为与第2逻辑电路输出信号相同的逻辑电平，因此信号的逻辑电平在第2电容器的两端是相同的。由此，向第2缓冲电路输入了适当的信号电平，因此输出电路能够输出适当的第2时钟信号。
另外，在本实施方式中，也可以是，第1缓冲电路包含第1反相器和第1锁存电路。也可以是，第1逻辑电路输出信号经由第1电容器而输入到第1反相器。也可以是，第1锁存电路通过将第1缓冲电路输入节点设定为第1反相器的输出信号的逻辑反相电平而进行锁存动作。也可以是，第2缓冲电路包含第2反相器和第2锁存电路。也可以是，第2逻辑电路输出信号经由第2电容器而输入第2反相器。也可以是，第2锁存电路通过将第2缓冲电路输入节点设定为第2反相器的输出信号的逻辑反相电平而进行锁存动作。
由于在第2逻辑电路输出节点与第2缓冲电路输入节点之间设置有第2电容器，所以在第2时钟信号为低频的情况下，第2缓冲电路输入节点有可能暂时成为不稳定状态。关于该点，根据本实施方式，通过第2锁存电路进行锁存动作来设定第2缓冲电路输入节点的逻辑电平。
另外，在本实施方式中，也可以是，第1逻辑电路是NAND电路。也可以是，NAND电路输出第1时钟信号与使能信号的与非来作为第1逻辑电路输出信号。也可以是，第2逻辑电路是NOR电路。也可以是，NOR电路输出第2时钟信号与使能信号的逻辑反相信号的或非作为第2逻辑电路输出信号。
由于第1输出时钟信号和第2输出时钟信号是差动的，所以优选在使能信号为非激活时以差动的状态停止第1输出时钟信号和第2输出时钟信号。根据本实施方式，第1逻辑电路输出高电平，第2逻辑电路输出低电平。此时，第1反相器输出低电平，第2反相器输出高电平，因此能够以差动的状态停止第1输出时钟信号和第2输出时钟信号。而且，第1电容器的两端的逻辑电平是相同的。同样，第2电容器的两端的逻辑电平是相同的。
另外，在本实施方式中，驱动器电路也可以输出PECL标准的第1输出时钟信号。
PECL标准的时钟信号是以电源电压为基准而输出的。另一方面，作为第1逻辑电路的电源，例如也可以采用电路装置的内部电源等。根据本实施方式，第1逻辑电路输出信号经由第1电容器而输入到第1缓冲电路，因此第1逻辑电路的电源和作为PECL标准的时钟信号的基准的电源电压可以应对各种电压规格。
另外，在本实施方式中，也可以是，驱动器电路具有第1驱动器用N型晶体管。也可以是，第1驱动器用N型晶体管设置在1电源节点与输出电路的第1输出节点之间，栅极被输入第1缓冲电路输出信号或第2缓冲电路输出信号。
这样，能够实现输出PECL标准的第1输出时钟信号的驱动器电路。
另外，在本实施方式中，也可以是，驱动器电路输出LVDS标准的第1输出时钟信号和第2输出时钟信号。
在本实施方式中，驱动器电路输出被规定为LVDS标准的电压的时钟信号。此时，优选第1缓冲电路和第2缓冲电路以与时钟信号的电压对应的适当的电源来进行动作。根据本实施方式，第1逻辑电路输出信号经由第1电容器而输入到第1缓冲电路，第2逻辑电路输出信号经由第2电容器而输入到第2缓冲电路，因此能够根据LVDS标准的时钟信号来应对各种电压规格。
另外，在本实施方式中，也可以是，驱动器电路具有恒流电路、第1驱动器用P型晶体管、第1驱动器用N型晶体管、第2驱动器用P型晶体管以及第2驱动器用N型晶体管。也可以是，恒流电路设置在电源节点与第1节点之间。也可以是，第1驱动器用P型晶体管设置在第1节点与输出电路的第1输出节点之间，栅极被输入第1缓冲电路输出信号或第2缓冲电路输出信号。也可以是，第1驱动器用N型晶体管设置在第1输出节点与地节点之间，栅极被输入第1缓冲电路输出信号或第2缓冲电路输出信号。也可以是，第2驱动器用P型晶体管设置在第1节点与输出电路的第2输出节点之间，栅极被输入第2缓冲电路输出信号或第1缓冲电路输出信号。也可以是，第2驱动器用N型晶体管设置在第2输出节点与地节点之间，栅极被输入第2缓冲电路输出信号或第1缓冲电路输出信号。
这样，能够实现输出LVDS标准的第1输出时钟信号和第2输出时钟信号的驱动器电路。
另外，在本实施方式中，也可以是，驱动器电路输出HCSL标准的第1输出时钟信号和第2输出时钟信号。
在本实施方式中，驱动器电路输出HCSL标准所规定的电压的时钟信号。此时，优选第1缓冲电路和第2缓冲电路以与时钟信号的电压对应的适当的电源来进行动作。根据本实施方式，第1逻辑电路输出信号经由第1电容器而输入到第1缓冲电路，第2逻辑电路输出信号经由第2电容器而输入到第2缓冲电路，因此能够根据HCSL标准的时钟信号来应对各种电压规格。
另外，在本实施方式中，也可以是，驱动器电路包含恒流电路、第1驱动器用N型晶体管以及第2驱动器用N型晶体管。也可以是，恒流电路设置在电源节点与第1节点之间。也可以是，第1驱动器用N型晶体管设置在第1节点与输出电路的第1输出节点之间，栅极被输入第1缓冲电路输出信号或第2缓冲电路输出信号。也可以是，第2驱动器用N型晶体管设置在第1节点与输出电路的第2输出节点之间，栅极被输入第2缓冲电路输出信号或第1缓冲电路输出信号。
这样，能够实现输出HCSL标准的第1输出时钟信号和第2输出时钟信号的驱动器电路。
另外，在本实施方式中，也可以是，第1缓冲电路具有第1P型晶体管和第2P型晶体管、第1N型晶体管和第2N型晶体管、第3P型晶体管、第3N型晶体管、第4P型晶体管、第4N型晶体管。也可以是，第1P型晶体管和第2P型晶体管串联地电连接在第1电压节点与第1缓冲电路输出节点之间，该第1电压节点被输入与第1输出时钟信号的高电平对应的第1电压，该第1缓冲电路输出节点是第1缓冲电路的输出节点。也可以是，第1N型晶体管和第2N型晶体管串联地电连接在第2电压节点与第1缓冲电路输出节点之间，该第2电压节点被输入与第1输出时钟信号的低电平对应的第2电压。也可以是，第3P型晶体管设置在第1电压节点与第1缓冲电路输出节点之间。也可以是，第3N型晶体管设置在第2电压节点与第1缓冲电路输出节点之间。也可以是，第4P型晶体管设置在第1电压节点与第1缓冲电路输入节点之间。也可以是，第4N型晶体管设置在第2电压节点与第1缓冲电路输入节点之间。也可以是，第1逻辑电路经由第1电容器将第1逻辑电路输出信号输出到第2P型晶体管和第2N型晶体管的栅极。也可以是，向第1P型晶体管和第3N型晶体管的栅极输入第1输出使能信号，该第1输出使能信号在使能信号为非激活时为低电平，并且在使能信号为激活时为高电平。也可以是，向第1N型晶体管和第3P型晶体管的栅极输入高电平。也可以是，第4P型晶体管和第4N型晶体管的栅极与第1缓冲电路输出节点电连接。
这样，在第1缓冲电路输出信号为低电平时，第4P型晶体管导通，第4N型晶体管截止。由此，经由第4P型晶体管将第1缓冲电路输入节点设定为高电平。在第1缓冲电路输出信号为高电平时，第4P型晶体管截止，第4N型晶体管导通。由此，经由第4N型晶体管将第1缓冲电路输入节点设定为高电平。这样，通过第4P型晶体管和第4N型晶体管来实现第1锁存电路的功能。另外，根据本实施方式，在使能信号为非激活时，第1P型晶体管和第1N型晶体管导通，因此第1反相器处于动作状态。这样，通过第1P型晶体管和第1N型晶体管来实现第1反相器的功能。
另外，本实施方式的电路装置包含：振荡电路，其使振子进行振荡；以及以上记载的输出电路，其根据振荡电路的振荡信号来输出第1输出时钟信号。
另外，本实施方式的振荡器包含上述电路装置和振子。
另外，本实施方式的电子设备包含：上述电路装置；以及处理装置，其根据来自电路装置的第1输出时钟信号来进行动作。
另外，本实施方式的移动体包含：上述电路装置；以及处理装置，其根据来自电路装置的第1输出时钟信号来进行动作。
另外，如上述那样对本实施方式进行了详细说明，但本领域技术人员可以容易地理解，能够实现实质上不脱离本公开的新事项和效果的多种变形。因此，所有这样的变形例都包含在本公开的范围内。例如，在说明书或附图中至少一次与更广义或同义的不同用语一起记载的用语在说明书或附图的任何位置处都可置换为该不同的用语。另外，本实施方式和变形例的全部组合也包含在本公开的范围内。另外，输出电路、电路装置、振荡器、电子设备以及移动体等的结构和动作等也不限于在本实施方式中说明的结构和动作等，能够实施各种变形。

Claims (15)

1.一种输出电路，其特征在于，该输出电路包含：
第1逻辑电路，其被输入第1时钟信号，在使能信号为激活时，输出基于所述第1时钟信号的时钟信号；
第1电容器；
第1缓冲电路，其经由所述第1电容器被输入作为所述第1逻辑电路的输出信号的第1逻辑电路输出信号；以及
驱动器电路，其根据作为所述第1缓冲电路的输出信号的第1缓冲电路输出信号，输出第1输出时钟信号，
所述第1逻辑电路在所述使能信号为非激活时，将所述第1逻辑电路输出信号设定为与作为所述第1缓冲电路的输入节点的第1缓冲电路输入节点相同的逻辑电平，
所述第1逻辑电路是输出所述第1时钟信号与所述使能信号的与非来作为所述第1逻辑电路输出信号的NAND电路。
2.根据权利要求1所述的输出电路，其特征在于，
所述第1缓冲电路具有：
第1反相器，其经由所述第1电容器被输入所述第1逻辑电路输出信号；以及
第1锁存电路，其通过将所述第1缓冲电路输入节点设定为所述第1反相器的输出信号的逻辑反相电平而进行锁存动作。
3.根据权利要求1所述的输出电路，其特征在于，
该输出电路包含：
第2逻辑电路，其被输入相对于所述第1时钟信号差动的第2时钟信号，在所述使能信号为激活时，输出基于所述第2时钟信号的时钟信号；
第2电容器；以及
第2缓冲电路，其经由所述第2电容器被输入作为所述第2逻辑电路的输出信号的第2逻辑电路输出信号，
所述驱动器电路根据所述第1缓冲电路输出信号和作为所述第2缓冲电路的输出信号的第2缓冲电路输出信号，输出所述第1输出时钟信号和相对于所述第1输出时钟信号差动的第2输出时钟信号，
所述第2逻辑电路在所述使能信号为非激活时，将所述第2逻辑电路输出信号设定为与作为所述第2缓冲电路的输入节点的第2缓冲电路输入节点相同的逻辑电平，
所述第2逻辑电路是输出所述第2时钟信号与所述使能信号的逻辑反相信号的或非来作为所述第2逻辑电路输出信号的NOR电路。
4.根据权利要求3所述的输出电路，其特征在于，
所述第1缓冲电路具有：
第1反相器，其经由所述第1电容器被输入所述第1逻辑电路输出信号；以及
第1锁存电路，其通过将所述第1缓冲电路输入节点设定为所述第1反相器的输出信号的逻辑反相电平而进行锁存动作，
所述第2缓冲电路具有：
第2反相器，其经由所述第2电容器被输入所述第2逻辑电路输出信号；以及
第2锁存电路，其通过将所述第2缓冲电路输入节点设定为所述第2反相器的输出信号的逻辑反相电平而进行锁存动作。
5.根据权利要求3所述的输出电路，其特征在于，
所述驱动器电路输出PECL标准的所述第1输出时钟信号，所述PECL标准是正射极耦合逻辑标准。
6.根据权利要求5所述的输出电路，其特征在于，
所述驱动器电路具有第1驱动器用N型晶体管，该第1驱动器用N型晶体管设置在电源节点与所述输出电路的第1输出节点之间，其栅极被输入所述第1缓冲电路输出信号或所述第2缓冲电路输出信号。
7.根据权利要求3所述的输出电路，其特征在于，
所述驱动器电路输出LVDS标准的所述第1输出时钟信号和所述第2输出时钟信号，所述LVDS标准是低电压差分信号标准。
8.根据权利要求7所述的输出电路，其特征在于，
所述驱动器电路具有：
恒流电路，其设置在电源节点与第1节点之间；
第1驱动器用P型晶体管，其设置在所述第1节点与所述输出电路的第1输出节点之间，其栅极被输入所述第1缓冲电路输出信号或所述第2缓冲电路输出信号；
第1驱动器用N型晶体管，其设置在所述第1输出节点与地节点之间，其栅极被输入所述第1缓冲电路输出信号或所述第2缓冲电路输出信号；
第2驱动器用P型晶体管，其设置在所述第1节点与所述输出电路的第2输出节点之间，其栅极被输入所述第2缓冲电路输出信号或所述第1缓冲电路输出信号；以及
第2驱动器用N型晶体管，其设置在所述第2输出节点与所述地节点之间，其栅极被输入所述第2缓冲电路输出信号或所述第1缓冲电路输出信号。
9.根据权利要求3所述的输出电路，其特征在于，
所述驱动器电路输出HCSL标准的所述第1输出时钟信号和所述第2输出时钟信号，所述HCSL标准是高速电流驱动逻辑标准。
10.根据权利要求9所述的输出电路，其特征在于，
所述驱动器电路具有：
恒流电路，其设置在电源节点与第1节点之间；
第1驱动器用N型晶体管，其设置在所述第1节点与所述输出电路的第1输出节点之间，其栅极被输入所述第1缓冲电路输出信号或所述第2缓冲电路输出信号；以及
第2驱动器用N型晶体管，其设置在所述第1节点与所述输出电路的第2输出节点之间，其栅极被输入所述第2缓冲电路输出信号或所述第1缓冲电路输出信号。
11.根据权利要求1所述的输出电路，其特征在于，
所述第1缓冲电路具有：
第1P型晶体管和第2P型晶体管，它们串联地电连接在第1电压节点与第1缓冲电路输出节点之间，该第1电压节点被输入与所述第1输出时钟信号的高电平对应的第1电压，该第1缓冲电路输出节点是所述第1缓冲电路的输出节点；
第1N型晶体管和第2N型晶体管，它们串联地电连接在第2电压节点与所述第1缓冲电路输出节点之间，该第2电压节点被输入与所述第1输出时钟信号的低电平对应的第2电压；
第3P型晶体管，其设置在所述第1电压节点与所述第1缓冲电路输出节点之间；
第3N型晶体管，其设置在所述第2电压节点与所述第1缓冲电路输出节点之间；
第4P型晶体管，其设置在所述第1电压节点与所述第1缓冲电路输入节点之间；以及
第4N型晶体管，其设置在所述第2电压节点与所述第1缓冲电路输入节点之间，
所述第1逻辑电路经由所述第1电容器将所述第1逻辑电路输出信号输出到所述第2P型晶体管和所述第2N型晶体管的栅极，
向所述第1P型晶体管和所述第3N型晶体管的栅极输入第1输出使能信号，该第1输出使能信号在所述使能信号为非激活时为低电平，并且在所述使能信号为激活时为高电平，
向所述第1N型晶体管和所述第3P型晶体管的栅极输入高电平，
所述第4P型晶体管和所述第4N型晶体管的栅极与所述第1缓冲电路输出节点电连接。
12.一种电路装置，其特征在于，该电路装置包含：
振荡电路，其使振子进行振荡；以及
权利要求1～11中的任意一项所述的输出电路，其根据所述振荡电路的振荡信号来输出所述第1输出时钟信号。
13.一种振荡器，其特征在于，该振荡器包含：
权利要求12所述的电路装置；以及
所述振子。
14.一种电子设备，其特征在于，该电子设备包含：
权利要求12所述的电路装置；以及
处理装置，其根据来自所述电路装置的所述第1输出时钟信号来进行动作。
15.一种移动体，其特征在于，该移动体包含：
权利要求12所述的电路装置；以及
处理装置，其根据来自所述电路装置的所述第1输出时钟信号来进行动作。
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