JPH01174116A - バイアス制御回路 - Google Patents
バイアス制御回路Info
- Publication number
- JPH01174116A JPH01174116A JP62332602A JP33260287A JPH01174116A JP H01174116 A JPH01174116 A JP H01174116A JP 62332602 A JP62332602 A JP 62332602A JP 33260287 A JP33260287 A JP 33260287A JP H01174116 A JPH01174116 A JP H01174116A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- signal
- circuit
- logic
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005513 bias potential Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ある論理回路と、この論理回路とは信号イン
タフェースを異にする別の論理回路との接続部に用いら
れるバイアス制御回路に関する。
タフェースを異にする別の論理回路との接続部に用いら
れるバイアス制御回路に関する。
（従来の技術）
第３図は、第１の論理回路と第１の論理回路とは信号イ
ンタフェースを異にする第２の論理回路とを接続するの
に用いられる従来のバイアス制御回路の回路図である。
ンタフェースを異にする第２の論理回路とを接続するの
に用いられる従来のバイアス制御回路の回路図である。
従来は第３図に示すように、入力端子７から入力きれる
第１の論理回路の出力信号の直流成分を、コンデンサ１
により遮断し、抵抗２及び３により論理回路５（第２の
論理回路）の入力端子６に、論理スレッショルド電位と
なるバイアス電位を与えることにより、論理回路５への
入力を行なっていた。
第１の論理回路の出力信号の直流成分を、コンデンサ１
により遮断し、抵抗２及び３により論理回路５（第２の
論理回路）の入力端子６に、論理スレッショルド電位と
なるバイアス電位を与えることにより、論理回路５への
入力を行なっていた。
（発明が解決しようとする問題点）
上述した従来のバイアス制御回路では、入力端子７の信
号が途絶えた場合、論理回路５には、抵抗２及び３で論
理スレッショルド電位■□８に設定された直流信号が入
力きれる。この場合、外部からの回り込み等による微小
な雑音が入力端子７から入力されると、論理回路５の入
力端子６の信号３３は、第４図に示すようになり、雑音
はＶＴ＋（上に乗るから、論理回路５が誤動作する恐れ
がある。
号が途絶えた場合、論理回路５には、抵抗２及び３で論
理スレッショルド電位■□８に設定された直流信号が入
力きれる。この場合、外部からの回り込み等による微小
な雑音が入力端子７から入力されると、論理回路５の入
力端子６の信号３３は、第４図に示すようになり、雑音
はＶＴ＋（上に乗るから、論理回路５が誤動作する恐れ
がある。
従来のバイアス制御回路にはこのような問題点があった
。
。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、第１の論理回路の出力端子と第２の論理回路の入力端
子との間に接続され、前記入力端子に所定のバイアス電
位を供給するバイアス制御回路であって、前記出力端子
の論理信号を前記入力端子に導くとともに前記出力端子
と前記入力端子とを直流成分に関し遮断するコンデンサ
と、直流電源の電圧を分圧して前記入力端子に前記バイ
アス電位を供給する抵抗網と、前記出力端子の信号が途
絶えたとき前記抵抗網の接続を変えて前記入力端子の電
位を所定の論理値に固定することを特徴とする。
、第１の論理回路の出力端子と第２の論理回路の入力端
子との間に接続され、前記入力端子に所定のバイアス電
位を供給するバイアス制御回路であって、前記出力端子
の論理信号を前記入力端子に導くとともに前記出力端子
と前記入力端子とを直流成分に関し遮断するコンデンサ
と、直流電源の電圧を分圧して前記入力端子に前記バイ
アス電位を供給する抵抗網と、前記出力端子の信号が途
絶えたとき前記抵抗網の接続を変えて前記入力端子の電
位を所定の論理値に固定することを特徴とする。
（実施例）
次に、本発明について図面を参照して説明する。
第１図および第２図は本発明の一実施例を示す回路図で
あり、第１図は入力端子７に論理信号が入力きれるとき
の状態を示し、第２図は入力端子７の論理信号が途絶え
ているときの状態を示す。
あり、第１図は入力端子７に論理信号が入力きれるとき
の状態を示し、第２図は入力端子７の論理信号が途絶え
ているときの状態を示す。
１は入力信号の直流成分を遮断するためのコンデンサ、
２，３は論理スレッショルド電位■□□を与えるための
抵抗器、４は入力信号が途絶えたときに論理回路５の入
力端子６を所定の論理レベルに固定する論理レベル固定
回路、５は論理回路である６また、論理レベル固定回路
４は信号遮断検出回路４１とスイッチ４２とからなって
いる。
２，３は論理スレッショルド電位■□□を与えるための
抵抗器、４は入力信号が途絶えたときに論理回路５の入
力端子６を所定の論理レベルに固定する論理レベル固定
回路、５は論理回路である６また、論理レベル固定回路
４は信号遮断検出回路４１とスイッチ４２とからなって
いる。
入力端子７より正常に信号が入力されている状態では、
スイッチ４２は開いており、論理回路５の入力端子６に
は直流的には論理スレッショルド電位ＶＴＭが加わって
いるから、論理回路５への入力信号１３は、第４図に示
すような状態になっている。
スイッチ４２は開いており、論理回路５の入力端子６に
は直流的には論理スレッショルド電位ＶＴＭが加わって
いるから、論理回路５への入力信号１３は、第４図に示
すような状態になっている。
入力端子７への信号が途絶えているとき、信号遮断検出
回路４１はスイッチ４２を閉じるから、第２図のような
状態となる。このとき、論理回路５の入力端子６は、■
、側に引っ張られて論理値“１°′の状態となるので、
入力端子７に微小な雑音が入力されても、入力端子６の
信号２３は第４図に示す状態となるので、雑音によって
論理スレッショルド■ア、にががることはなく、“１”
レベルに固定きれた状態となり、動作は安定となる。
回路４１はスイッチ４２を閉じるから、第２図のような
状態となる。このとき、論理回路５の入力端子６は、■
、側に引っ張られて論理値“１°′の状態となるので、
入力端子７に微小な雑音が入力されても、入力端子６の
信号２３は第４図に示す状態となるので、雑音によって
論理スレッショルド■ア、にががることはなく、“１”
レベルに固定きれた状態となり、動作は安定となる。
なお、第１図、第２図の実施例では、入力端子７に信号
が途絶えたとき、論理回路の入力端子６は高電位に固定
したが、入力端子７に信号が途絶えたとき入力端子６を
低電位に固定するように、論理レベル固定回路４で抵抗
３を短絡するようにしても本発明は実施できる。
が途絶えたとき、論理回路の入力端子６は高電位に固定
したが、入力端子７に信号が途絶えたとき入力端子６を
低電位に固定するように、論理レベル固定回路４で抵抗
３を短絡するようにしても本発明は実施できる。
（発明の効果）
以上に説明したように、本発明のバイアス制御回路は、
論理回路への信号入力断時に動作し、論理回路入力を“
１”レベルか“Ｏ″レベル固定するための論理レベル固
定回路を有しているから、第１の論理回路と、この第１
の論理回路とは信号インタフェースを異にする第２の論
理回路とを接続した際に、信号の有無にかかわることな
く
論理回路への信号入力断時に動作し、論理回路入力を“
１”レベルか“Ｏ″レベル固定するための論理レベル固
定回路を有しているから、第１の論理回路と、この第１
の論理回路とは信号インタフェースを異にする第２の論
理回路とを接続した際に、信号の有無にかかわることな
く
第１図および第２図は本発明の一実施例を示す回路図で
あり、第１図は入力端子７に論理信号が入力されるとき
の状態を示し、第２図は入力端子７の論理信号が途絶え
ているときの状態を示す。 第３図は従来のバイアス制御回路を示す回路図、第４図
は第１図及至第３図の回路における論理回路５の入力信
号波形を示す図である。 １・・・入力信号の直流成分遮断用コンデンサ、２．３
・・・抵抗器、４・・・論理レベル固定回路、５・・・
論理回路、６・・・論理回路入力端子、７・・・信号入
力端子、１３・・・正常に信号が入力きれている時の論
理回路５０入力信号波形、２３・・・本発明の実施例で
の信号入力断時の論理回路５の入力信号波形、３３・・
・第３図の従来回路での信号入力断時の論理回路５の入
力信号波形。
あり、第１図は入力端子７に論理信号が入力されるとき
の状態を示し、第２図は入力端子７の論理信号が途絶え
ているときの状態を示す。 第３図は従来のバイアス制御回路を示す回路図、第４図
は第１図及至第３図の回路における論理回路５の入力信
号波形を示す図である。 １・・・入力信号の直流成分遮断用コンデンサ、２．３
・・・抵抗器、４・・・論理レベル固定回路、５・・・
論理回路、６・・・論理回路入力端子、７・・・信号入
力端子、１３・・・正常に信号が入力きれている時の論
理回路５０入力信号波形、２３・・・本発明の実施例で
の信号入力断時の論理回路５の入力信号波形、３３・・
・第３図の従来回路での信号入力断時の論理回路５の入
力信号波形。
Claims (1)
- 第１の論理回路の出力端子と第２の論理回路の入力端子
との間に接続され、前記入力端子に所定のバイアス電位
を供給するバイアス制御回路において、前記出力端子の
論理信号を前記入力端子に導くとともに前記出力端子と
前記入力端子とを直流成分に関し遮断するコンデンサと
、直流電源の電圧を分圧して前記入力端子に前記バイア
ス電位を供給する抵抗網と、前記出力端子の信号が途絶
えたとき前記抵抗網の接続を変えて前記入力端子の電位
を所定の論理値に固定することを特徴とするバイアス制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332602A JPH01174116A (ja) | 1987-12-28 | 1987-12-28 | バイアス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332602A JPH01174116A (ja) | 1987-12-28 | 1987-12-28 | バイアス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01174116A true JPH01174116A (ja) | 1989-07-10 |
Family
ID=18256783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332602A Pending JPH01174116A (ja) | 1987-12-28 | 1987-12-28 | バイアス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01174116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321615A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | クロックデューティー補償回路 |
| JP2020162086A (ja) * | 2019-03-28 | 2020-10-01 | セイコーエプソン株式会社 | 出力回路、回路装置、発振器、電子機器及び移動体 |
-
1987
- 1987-12-28 JP JP62332602A patent/JPH01174116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321615A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | クロックデューティー補償回路 |
| JP2020162086A (ja) * | 2019-03-28 | 2020-10-01 | セイコーエプソン株式会社 | 出力回路、回路装置、発振器、電子機器及び移動体 |
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