JP2012109774A

JP2012109774A - サンプルホールド回路

Info

Publication number: JP2012109774A
Application number: JP2010256772A
Authority: JP
Inventors: Hiroaki Uchida; 宏章内田
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2010-11-17
Filing date: 2010-11-17
Publication date: 2012-06-07

Abstract

【課題】インバータなどの遅延が無視できない高速動作時において、クロックフィールドスルーの影響を改善するのが困難
【解決手段】ＭＯＳＴ４はソース端子に入力されるアナログ入力信号を矩形波パルスのサンプル信号によりオンオフしてサンプリングする。ＭＯＳＴ５はＭＯＳＴ４のドレイン端子にソース端子およびドレイン端子が接続されサンプル信号の極性を反転した反転サンプル信号によりオンオフしてＭＯＳＴ４の寄生容量を補償する。論理回路10,11はサンプル信号と反転サンプル信号の位相差を検出して誤差信号を出力する。ＭＯＳＴ６,７はＭＯＳＴ５のソース端子およびドレイン端子にソース端子およびドレイン端子が接続され、位相差を補償する。
【選択図】図１

Description

本発明は、アナログ入力信号をサンプリング・保持しアナログ出力信号として出力するサンプルホールド回路に関し、特に、ＧＨｚ帯などの高速動作に好適な半導体集積回路によるサンプルホールド回路に関する。

この種の一般的なサンプルホールド回路を図４に示し、動作を表す波形図を図５に示す。サンプル用スイッチとして機能するＰ型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」と記す）４のソース端子に入力端子１からアナログ入力信号が入力され（図５のａ）、次に、ＰＭＯＳ４のゲート端子に入力端子２からサンプル信号が入力される（図５のｂ）。このサンプル信号は交互にＬＯレベルとＨＩレベルを繰り返す矩形波パルスであって、ＬＯレベルのときにはＰＭＯＳ４がオン状態となるのでアナログ入力信号を出力端子３に出力する。サンプル信号がＬＯレベルからＨＩレベルに遷移すると、ＰＭＯＳ４はオフ状態となるので、その時のアナログ電圧ホールド用のコンデンサ９に保持する。図５のｃは出力端子３に現れる理想な出力信号を示している。

しかし、ＰＭＯＳ４にはゲート・ソース間およびゲート・ドレイン間に寄生容量が存在するため、ＰＭＯＳ４をオフさせた時に、この寄生容量に蓄えられていた電荷が流出し、コンデンサ９に合成されてしまい、実際の出力信号は図５のｄに示すように、サンプリング時の出力信号が変動してしまう。このようなサンプル用スイッチのトランジスタの寄生容量によるホールド電圧の変動をクロックフィールドスルーという。

クロックフィールドスルーを改善させた従来技術によるサンプルホールド回路の例を図６に、その波形図を図７に示す。この回路では、図４に示した一般的なサンプルホールド回路に寄生容量補償用のＰＭＯＳ５を付加し、ＰＭＯＳ５のゲートに入力端子２からのサンプル信号をインバータ８などで反転させた反転サンプル信号を入力している。ＰＭＯＳ５はＰＭＯＳ４の半分のサイズに設定してあり、またＰＭＯＳ５ソースとドレインが並列接続されているので寄生容量が２倍、即ちＰＭＯＳ４の寄生容量と等しくなる。

従って、ＰＭＯＳ４をオフさせた時に、寄生容量に蓄えられていた電荷が流出するが、同時にＰＭＯＳ５がオンになるため、流出した電荷はＰＭＯＳ５の寄生容量に蓄えられる、電荷がほぼ打ち消しあうように作用する。このため、図７のｄに示すように、出力信号は図４ｃに示した理想的な出力信号に近くなって、クロックフィールドスルーを改善することが可能となる。

しかしながら、この従来回路では、インバータ８で反転サンプル信号を生成するが、ＧＨｚ帯などの高速動作時には、インバータ８の遅延時間が無視できず、図８のｃに示すように、ＰＭＯＳ４とＰＭＯＳ５が同時にオフし、同時にオンする状態が現出する。このため、サンプル信号と反転サンプル信号のＨＩレベル／ＬＯレベルが一致している期間において、出力信号に幅細のパルスが重畳するという問題点がある。

特開昭５８−１１１１９４号公報

解決しようとする問題点は、インバータなどの遅延が無視できない高速動作時において、クロックフィールドスルーの影響を改善するのが困難であるということである。

本発明は、高速動作時でのクロックフィールドスルーの影響をなくすために、寄生容量補償用スイッチの遅延の間、それに代わって寄生容量の補償を行なう位相補償用スイッチを設けたことを最も主要な特徴とする。

本発明のサンプルホールド回路は、サンプル信号と反転サンプル信号の位相差を誤差信号として位相補償用スイッチに供給し、位相補償用スイッチは反転サンプル信号で動作する寄生容量補償用スイッチの遅延の間、寄生容量補償用スイッチに代わって寄生容量の補償を行なう構成としたため、高速動作時におけるクロックフィールドスルーの影響をなくすことが可能になるという利点がある。

本発明のサンプルホールド回路の一実施例を示した回路図である。図１に示した回路の反転サンプル信号の遅延がない場合の波形図である。図１に示した回路の反転サンプル信号の遅延がある場合の波形図である。一般的なサンプルホールド回路の回路図である。図４に示した回路の波形図である。従来のサンプルホールド回路例の回路図である。図６に示した回路の反転サンプル信号の遅延がない場合の波形図である。図６に示した回路の反転サンプル信号の遅延がある場合の波形図である。

次に、本発明のサンプルホールド回路の実施の形態について説明する。本発明のサンプルホールド回路は、ソース端子に入力されるアナログ入力信号を矩形波パルスのサンプル信号によりオンオフしてサンプリングする第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレイン端子にソース端子およびドレイン端子が接続されサンプル信号の極性を反転した反転サンプル信号によりオンオフして第１のＭＯＳトランジスタの寄生容量を補償する第２のＭＯＳトランジスタと、サンプル信号と反転サンプル信号の位相差を検出して誤差信号を出力する論理回路と、第２のＭＯＳトランジスタのソース端子およびドレイン端子にソース端子およびドレイン端子が接続され、位相差を補償して出力端子にアナログ出力信号を出力・保持する第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタを有することを特徴とする。

以下、図面を参照しながら本発明のサンプルホールド回路について具体的に説明する。図１は、本発明のサンプルホールド回路の一実施例を示した回路図であって、図６に示したサンプルホールド回路に対して、２つのＰＭＯＳ６，７とＮＡＮＤ回路１０とＮＯＲ回路１１とが追加されている。機能が共通の構成要素には、図４または図６におけるのと同じ参照番号が付されている。２つのＰＭＯＳ６，７は、インバータ回路８の遅延に対する補償用スイッチとして機能する。ＰＭＯＳ６と７は、サンプル用スイッチであるＰＭＯＳ４の半分のサイズに設定してあるため、従来回路と同様にほぼ打ち消しあうように作用する。なお、ＰＭＯＳの代りにＮＭＯＳを使用してもよいが、ＭＯＳは全てが同じ導電型であることが必要とされる。

図１を参照すると、入力端子１がＰＭＯＳ４のソース端子に接続され、入力端子２が第１のＰＭＯＳ４のゲート端子とインバータ回路８の入力端子およびＮＡＮＤ回路１０とＮＯＲ回路１１の第２の入力端子に接続される。インバータ回路８の出力端子はＰＭＯＳ５のゲート端子とＮＡＮＤ回路１０とＮＯＲ回路１０の第１の入力端子に接続され、ＮＯＲ回路１１の出力端子がＰＭＯＳ６のゲート端子に、ＮＡＮＤ回路１０の出力端子がＰＭＯＳ７のゲート端子に接続され、ＰＭＯＳ４のドレイン端子にはＰＭＯＳ５，６，７の各ソース端子および各ドレイン端子およびアナログ電圧ホールド用のコンデンサ９と出力端子３が接続されている。

ＮＡＮＤ回路１０は、インバータ回路８の出力つまりサンプル信号の反転出力とサンプル信号との否定論理積の結果を出力し、ＮＯＲ回路１１はインバータ回路８の出力つまりサンプル信号の反転出力とサンプル信号との否定論理和の結果を出力することにより、サンプル信号と反転サンプル信号との位相差を検出する。

図２は、サンプル信号と反転サンプル信号に位相差がない場合の波形図であり、ＮＡＮＤ回路１０の出力はＨＩ固定、ＮＯＲ回路１１の出力はＬＯ固定となる。このため、ＰＭＯＳ７はオン、ＰＭＯＳ６はオフとなるので、図６に示した従来回路と同様な構成となり、出力信号も異なるところがない。

図３は、サンプル信号と反転サンプル信号に位相差がない場合の波形図であって、サンプル信号の立ち上がりと反転サンプル信号の立ち下がりに位相差があるので、ＮＡＮＤ回路１０が負の幅細パルスを誤差信号として出力し、また、サンプル信号の立ち下がりと反転サンプル信号の立ち上がりに位相差があるので、ＮＯＲ回路１１は正の幅細パルスを誤差信号として出力する。ＮＡＮＤ回路１０が出力する誤差信号はＰＭＯＳ７のゲート端子に、ＮＯＲ回路１１が出力する誤差信号はＰＭＯＳ６のゲート端子にそれぞれ供給される。

これにより、サンプル信号がＬＯレベルからＨＩレベルに変化した場合、ＰＭＯＳ４はオフ状態となり、ＰＭＯＳ４のゲート・ドレイン間の寄生容量に蓄えられていた電荷が流出するが、このとき反転サンプル信号に遅延があるためＰＭＯＳ５はまだオン状態となっていない。しかし、ＮＡＮＤ回路１０で検出した誤差信号がＰＭＯＳ７を直ちにオン状態とするため、コンデンサ９から流出した電荷はＰＭＯＳ７の寄生容量に蓄えられ、ＰＭＯＳ４のゲート・ドレイン間の寄生容量から流出した電荷と打ち消し合う。

また、サンプル信号がＨＩレベルからＬＯレベルに変化した場合、ＰＭＯＳ４はオン状態となり、ＰＭＯＳ４のドレイン・ゲート間の寄生容量に電荷が流入するが、このとき同様に反転サンプル信号に遅延があるためＰＭＯＳ５はまだオフ状態となっていない。しかし、ＮＯＲ回路１１で検出した誤差信号がＰＭＯＳ６を直ちにオフ状態とするため、ＰＭＯＳ６の寄生容量から電荷が流出し、ＰＭＯＳ４のドレイン・ゲート間の寄生容量に蓄えられた電荷と打ち消し合う。

このように、本発明のサンプルホールド回路は、従来回路と比較しサンプル信号と反転サンプル信号に位相差が発生している場合においても、クロックフィールドスルーの影響を改善することが可能となり、またサンプル信号と反転サンプル信号に位相差が発生していない場合においても、従来回路と同様にクロックフィールドスルーの影響を改善することが可能である。

上記の実施の形態の一部又は全部は、以下のようにも記載されうるが、以下には限られない。

（付記１）ソース端子に入力されるアナログ入力信号を矩形波パルスのサンプル信号によりオンオフしてサンプリングする第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレイン端子にソース端子およびドレイン端子が接続され前記サンプル信号の極性を反転した反転サンプル信号によりオンオフして前記第１のＭＯＳトランジスタの寄生容量を補償する第２のＭＯＳトランジスタと、前記サンプル信号と前記反転サンプル信号の位相差を検出して誤差信号を出力する論理回路と、前記第２のＭＯＳトランジスタのソース端子およびドレイン端子にソース端子およびドレイン端子が接続され、前記位相差を補償して出力端子にアナログ出力信号を出力・保持する第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタを有することを特徴とするサンプルホールド回路。

（付記２）前記論理回路は、前記サンプル信号と前記反転サンプル信号の否定論理積の結果を誤差信号とする否定論理積回路と、前記サンプル信号と前記反転サンプル信号の否定論理和の結果を誤差信号とする否定論理和回路で構成され、前記第３のＭＯＳトランジスタは前記否定論理和回路からの誤差信号により前記第１のＭＯＳトランジスタがオフからオンに、前記第４のＭＯＳトランジスタは前記否定論理積回路からの誤差信号により前記第１のＭＯＳトランジスタがオンからオフにそれぞれ遷移するときの前記位相差を補償することを特徴とする付記１に記載のサンプルホールド回路。

（付記３）第１の入力端子が第１のＭＯＳトランジスタのソース端子に接続され、第２の入力端子が前記第１のＭＯＳトランジスタのゲート端子とインバータ回路の入力端子とＮＡＮＤ回路およびＮＯＲ回路それぞれの第２の入力端子に接続され、前記インバータ回路の出力端子は第２のＭＯＳトランジスタのゲート端子と前記ＮＡＮＤ回路および前記ＮＯＲ回路それぞれの第１の入力端子に接続され、前記ＮＯＲ回路の出力端子が第３のＭＯＳトランジスタのゲート端子に、前記ＮＡＮＤ回路の出力端子が第４のＭＯＳトランジスタのゲート端子にそれぞれ接続され、前記第１のＭＯＳトランジスタのドレイン端子には前記第２，第３，第４のＭＯＳトランジスタそれぞれのソース端子およびドレイン端子とホールド用容量と出力端子が接続されたことを特徴とするサンプルホールド回路。

（付記４）前記第２のＭＯＳトランジスタ，前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタの半分のサイズであることを特徴とする付記１〜３に記載のサンプルホールド回路。

（付記５）前記第１〜第４のＭＯＳトランジスタは同じ導電型であることを特徴とする付記１〜４に記載のサンプルホールド回路。

１，２入力端子
３出力端子
４〜７Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
８インバータ回路
９コンデンサ
１０ＮＡＮＤ回路
１１ＮＯＲ回路

Claims

ソース端子に入力されるアナログ入力信号を矩形波パルスのサンプル信号によりオンオフしてサンプリングする第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子にソース端子およびドレイン端子が接続され前記サンプル信号の極性を反転した反転サンプル信号によりオンオフして前記第１のＭＯＳトランジスタの寄生容量を補償する第２のＭＯＳトランジスタと、
前記サンプル信号と前記反転サンプル信号の位相差を検出して誤差信号を出力する論理回路と、
前記第２のＭＯＳトランジスタのソース端子およびドレイン端子にソース端子およびドレイン端子が接続され、前記位相差を補償して出力端子にアナログ出力信号を出力・保持する第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタを有することを特徴とするサンプルホールド回路。
前記論理回路は、前記サンプル信号と前記反転サンプル信号の否定論理積の結果を誤差信号とする否定論理積回路と、前記サンプル信号と前記反転サンプル信号の否定論理和の結果を誤差信号とする否定論理和回路で構成され、
前記第３のＭＯＳトランジスタは前記否定論理和回路からの誤差信号により前記第１のＭＯＳトランジスタがオフからオンに、前記第４のＭＯＳトランジスタは前記否定論理積回路からの誤差信号により前記第１のＭＯＳトランジスタがオンからオフにそれぞれ遷移するときの前記位相差を補償することを特徴とする請求項１に記載のサンプルホールド回路。
第１の入力端子が第１のＭＯＳトランジスタのソース端子に接続され、
第２の入力端子が前記第１のＭＯＳトランジスタのゲート端子とインバータ回路の入力端子とＮＡＮＤ回路およびＮＯＲ回路それぞれの第２の入力端子に接続され、
前記インバータ回路の出力端子は第２のＭＯＳトランジスタのゲート端子と前記ＮＡＮＤ回路および前記ＮＯＲ回路それぞれの第１の入力端子に接続され、
前記ＮＯＲ回路の出力端子が第３のＭＯＳトランジスタのゲート端子に、前記ＮＡＮＤ回路の出力端子が第４のＭＯＳトランジスタのゲート端子にそれぞれ接続され、
前記第１のＭＯＳトランジスタのドレイン端子には前記第２，第３，第４のＭＯＳトランジスタそれぞれのソース端子およびドレイン端子とホールド用容量と出力端子が接続されたことを特徴とするサンプルホールド回路。
前記第２のＭＯＳトランジスタ，前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタの半分のサイズであることを特徴とする請求項１〜３に記載のサンプルホールド回路。
前記第１〜第４のＭＯＳトランジスタは同じ導電型であることを特徴とする請求項１〜４に記載のサンプルホールド回路。