CN116131849A - 采样电路、集成电路及电子设备 - Google Patents

Abstract

本公开涉及一种采样电路、集成电路及电子设备，该采样电路包括：电阻、第一晶体管、一个或多个第二晶体管、一个或多个第三晶体管、控制信号产生电路、采样电容；控制信号产生电路用于将输入的采样时钟信号转换为电压相反的两种控制信号；第一晶体管的栅极连接控制信号产生电路的第一输出端，用于接收一种控制信号，每个第二晶体管的栅极、每个第三晶体管的栅极分别连接控制信号产生电路的第二输出端，用于接收另一种控制信号；电阻、一个或多个第二晶体管、第一晶体管、一个或多个第三晶体管、采样电容依次串联，电阻连接采样电路的输入端，采样电容的第一端连接采样电路的输出端。本公开实施例的采样电路可有效降低回踢效应。

Description

采样电路、集成电路及电子设备

技术领域

本公开涉及电子技术领域，尤其涉及一种采样电路、集成电路及电子设备。

背景技术

采样电路是一种对连续变化的电压进行采样，使其输出保持为某一时刻电压值的电路。采样电路在模数转换中是不可少的部分，通常放置在模数转换器的最前端，其性能会直接影响模数转换器的性能。

图1示出相关技术中采样电路的组成示意图，如图1所示，一个采样电路可以由四个部分组成，例如可包括输入驱动电路U1、采样开关S1、采样电容C1、输出驱动电路U2。其中，采样电容C1用于存储被采集的输入信号Vin的电压，采样开关S1用于控制采样电路的通断。采样电路可以有两个工作状态：跟随状态和保持状态。在跟随状态时，采样开关S1闭合，采样电容C1上的电压跟随着输入信号Vin的变化。为了使采样电容C1上的电压能及时跟随输入信号Vin，可以通过输入驱动电路U1提供足够的驱动能力。在保持状态时，采样开关S1断开，采样电容C1上的电压保持不变，即保持为在采样开关S1断开瞬间的信号电压，此时采样电路的输出信号Dout即为采样的结果。有时为了连接后继电路，也可能额外加入一个输出驱动电路U2以使采样电容C1上的电荷不会流失。

在相关技术中，可在CMOS工艺中实现采样电路，但是高精度的采样电路会存在回踢效应。图2示出相关技术中采样电路的回踢效应的示意图，如图2所示，在CMOS工艺中，采样开关是使用MOS管M0实现的。当MOS管M0的栅极加上较高的电压时，MOS管便会导通，将输入信号与电容联通。而当MOS管的栅极电压被拉到低压(地电压)时，MOS管M0关断，将电容隔断。但是当MOS管M0从导通状态切换到关断状态时，MOS管M0沟道中的电荷会从两个端口(即漏极端口和源极端口)流出，一部分注入到采样电容C1，而另一部分注入到输入源Vin。其中，注入到采样电容C1的部分会引起采样值的误差，而注入到输入源Vin的电荷会影响输入源Vin的精度，也就是所谓的回踢效应。

发明内容

有鉴于此，本公开的实施例提出了一种低回踢效应的高精度的采样电路。

根据本公开的一方面，提供了一种采样电路，所述采样电路用于对接收的输入信号进行采样处理，得到采样信号，所述采样电路包括：电阻、第一晶体管、一个或多个第二晶体管、一个或多个第三晶体管、控制信号产生电路、采样电容；所述控制信号产生电路用于将输入的采样时钟信号转换为电压相反的两种控制信号；所述第一晶体管的栅极连接所述控制信号产生电路的第一输出端，用于接收一种控制信号，每个第二晶体管的栅极、每个第三晶体管的栅极分别连接所述控制信号产生电路的第二输出端，用于接收另一种控制信号；所述电阻、所述一个或多个第二晶体管、所述第一晶体管、所述一个或多个第三晶体管、所述采样电容依次串联，所述电阻连接采样电路的输入端，所述采样电容的第一端连接所述采样电路的输出端；其中，所有第二晶体管的沟道面积的和、所有第三晶体管的沟道面积的和，分别为所述第一晶体管的沟道面积的一半。

在一种可能的实现方式中，所述一个或多个第二晶体管、所述一个或多个第三晶体管用于吸收所述第一晶体管的注入电荷，所述电阻用于阻碍遗留的所述注入电荷流回所述采样电路的输入端。

在一种可能的实现方式中，所述第一晶体管包括N沟道开关管，所述第二晶体管、所述第三晶体管包括N沟道Dummy管，所述控制信号产生电路的第一输出端用于输出第一控制信号，所述控制信号产生电路的第二输出端用于输出第二控制信号。

在一种可能的实现方式中，响应于采样时钟信号的下降沿，所述控制信号产生电路的第一输出端输出的第一控制信号，驱动所述N沟道开关管的栅极电压按照预设速度下降，以使所述N沟道开关管产生的注入电荷将被均匀分配到源极一侧的一个或多个N沟道Dummy管，以及漏极一侧的一个或多个N沟道Dummy管；

所述控制信号产生电路的第二输出端输出的第二控制信号，驱动每个N沟道Dummy管的栅极电压按照预设速度上升，以使每个N沟道Dummy管吸收所述N沟道开关管产生的注入电荷。

在一种可能的实现方式中，所述第一晶体管包括P沟道开关管，所述第二晶体管、所述第三晶体管包括P沟道Dummy管，所述控制信号产生电路的第一输出端用于输出第二控制信号，所述控制信号产生电路的第二输出端用于输出第一控制信号。

在一种可能的实现方式中，响应于采样时钟信号的下降沿，所述控制信号产生电路的第一输出端输出的第二控制信号，驱动所述P沟道开关管的栅极电压按照预设速度上升，以使所述P沟道开关管产生的注入电荷将被均匀分配到源极一侧的一个或多个P沟道Dummy管，以及漏极一侧的一个或多个P沟道Dummy管；所述控制信号产生电路的第二输出端输出的第一控制信号，驱动每个P沟道Dummy管的栅极电压按照预设速度下降，以使每个P沟道Dummy管吸收所述P沟道开关管产生的注入电荷。

在一种可能的实现方式中，所述控制信号产生电路包括第一RC滤波器、第二RC滤波器、判决电路、第一N沟道开关管、第二N沟道开关管、第一P沟道开关管、第二P沟道开关管、第一缓冲器、第二缓冲器、第一非门、第二非门、第一组合逻辑门、第二组合逻辑门，所述第一缓冲器的输入端连接所述采样时钟信号，所述第一缓冲器的输出端连接所述第一RC滤波器的输入端，所述第一RC滤波器的输出端连接所述控制信号产生电路的用于输出第一控制信号的输出端、判决电路的第一输入端、第一P沟道开关管的漏极或源极、第一N沟道开关管的漏极或源极，所述第一非门的输入端连接所述采样时钟信号，所述第一非门的输出端连接第一P沟道开关管的栅极，所述第一组合逻辑门的第一输入端连接所述判决电路的输出端，所述第一组合逻辑门的第二输入端连接所述采样时钟信号，所述第一组合逻辑门的输出端连接第一N沟道开关管的栅极；所述第二非门的输入端连接所述采样时钟信号，所述第二非门的输出端连接所述第二RC滤波器的输入端，所述第二RC滤波器的输出端连接所述控制信号产生电路的用于输出第二控制信号的输出端、判决电路的第二输入端、第二P沟道开关管的漏极或源极、第二N沟道开关管的漏极或源极，所述第二缓冲器的输入端连接所述采样时钟信号，所述第二缓冲器的输出端连接第二N沟道开关管的栅极，所述第二组合逻辑门的第一输入端连接所述判决电路的输出端，所述第二组合逻辑门的第二输入端连接所述采样时钟信号，所述第二组合逻辑门的输出端连接第二P沟道开关管的栅极。

在一种可能的实现方式中，响应于所述采样时钟信号的上升沿，所述第一非门触发第一P沟道开关管导通，使第一控制信号为高电位信号，所述第二缓冲器触发第二N沟道开关管导通，使第二控制信号为低电位信号。

在一种可能的实现方式中，所述判决电路包括一对交叉耦合的弱上拉P沟道开关管、第一强下拉N沟道开关管、第二强下拉N沟道开关管、第三缓冲器；所述第一强下拉N沟道开关管的栅极作为所述判决电路的第一输入端，所述第二强下拉N沟道开关管的栅极作为所述判决电路的第二输入端，所述交叉耦合的弱上拉P沟道开关管分别连接所述第一强下拉N沟道开关管的漏极或源极、所述第二强下拉N沟道开关管的漏极或源极、所述第三缓冲器的输入端，所述第三缓冲器的输出端作为所述判决电路的输出端；其中，所述判决电路用于确定电压相反的两种控制信号是否建立结束，响应于电压相反的两种控制信号建立结束，所述判决电路通过所述第一组合逻辑门触发第一N沟道开关管导通，使第一控制信号变为低电位信号，所述判决电路通过所述第二组合逻辑门触发第二P沟道开关管导通，使第二控制信号变为高电位信号。

在一种可能的实现方式中，所述采样时钟信号控制所述控制信号产生电路，将采样电路分为跟随状态阶段和保持状态阶段，在所述跟随状态阶段，所述采样时钟信号为高电平，所述采样时钟信号控制所述控制信号产生电路驱动第一晶体管导通，使所述采样电路的输入信号依次经过电阻、一个或多个第二晶体管、第一晶体管、一个或多个第三晶体管到达采样电容，对所述采样电容进行充电使所述采样电容的第一端的电压跟随所述输入信号变化；在所述保持状态阶段，所述采样时钟信号为低电平，所述采样时钟信号控制所述控制信号产生电路使所述第一晶体管断开，所述采样电容的第一端的电压保持不变。

根据本公开的一方面，提供了一种集成电路，所述集成电路包括上述的采样电路。

根据本公开的一方面，提供了一种电子设备，所述电子设备包括上述的采样电路。

在本公开实施例中的采样电路可包括：电阻、第一晶体管、一个或多个第二晶体管、一个或多个第三晶体管、控制信号产生电路、采样电容；控制信号产生电路用于将输入的采样时钟信号转换为电压相反的两种控制信号；第一晶体管的栅极连接控制信号产生电路的第一输出端，用于接收一种控制信号，每个第二晶体管的栅极、每个第三晶体管的栅极分别连接控制信号产生电路的第二输出端，用于接收另一种控制信号；电阻、一个或多个第二晶体管、第一晶体管、一个或多个第三晶体管、采样电容依次串联，电阻连接采样电路的输入端，采样电容的第一端连接采样电路的输出端。其中，所述一个或多个第二晶体管、所述一个或多个第三晶体管用于吸收所述第一晶体管的注入电荷，所述电阻用于阻碍遗留的所述注入电荷流回所述采样电路的输入端。这样，本公开的实施例的采样电路，可有效降低开关的电荷注入，可有效降低回踢效应，不必对前级驱动部分进行改动，并且没有额外功耗，具有复杂度、功耗和成本上的优势。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。

图1示出相关技术中一种采样电路的组成示意图。

图2示出相关技术中采样电路的回踢效应的示意图。

图3示出相关技术中另一种采样电路的示意图。

图4示出根据本公开实施例的采样电路的示意图。

图5示出根据本公开实施例的控制信号的示意图。

图6示出根据本公开实施例的控制信号产生电路的示意图。

图7示出根据本公开实施例的另一种采样电路的示意图。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。

另外，为了更好地说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

采样电路由于开关管关断时的电荷注入效应会对前级驱动造成回踢干扰，为了减少采样电路的回踢效应，可采用底板采样配合Dummy管吸收电荷。图3示出相关技术中另一种采样电路的示意图，如图3所示，采样电路包括Dummy管D1、Dummy管D2、顶极板采样开关M01、顶极板采样开关M02、采样电容C1；其中，Dummy管D1和Dummy管D2的栅电压可以被反相的采样信号控制，左右两个Dummy管D1和D2可以吸收顶极板采样开关M01的所有电荷，消除回踢效应。但是，采样电路的电荷注入效应会与左右两侧的阻抗息息相关，左右注入的电荷不仅不是完全相等，还会随着信号而变化。因此，左右两侧的Dummy管D1和Dummy管D2无法准确地抵消注入的电荷，甚至可能起到恶化的效果。

由于没有可稳定消除回踢效应的方案，相关技术中，大多数采样电路需要加入足够强的输入驱动电路，借助驱动电路吸收回踢误差。但是，这样会增加驱动电路的设计复杂度和功耗，有较高的成本。

有鉴于此，本公开的实施例提出了一种采样电路，可有效降低开关的电荷注入，可有效降低回踢效应，不必对前级驱动部分进行改动，并且没有额外功耗，具有复杂度、功耗和成本上的优势。

图4示出根据本公开实施例的采样电路的示意图，如图4所示，所述采样电路用于对接收的输入信号Vin进行采样处理，得到采样信号Vout，所述采样电路包括：电阻R1、第一晶体管M1、一个或多个第二晶体管M2、一个或多个第三晶体管M3、控制信号产生电路41、采样电容C1。

所述控制信号产生电路41用于将输入的采样时钟信号Clk转换为电压相反的两种控制信号；所述第一晶体管M1的栅极连接所述控制信号产生电路41的第一输出端P1，用于接收一种控制信号，每个第二晶体管M2的栅极、每个第三晶体管M3的栅极分别连接所述控制信号产生电路41的第二输出端P2，用于接收另一种控制信号；

所述电阻R1、所述一个或多个第二晶体管M2、所述第一晶体管M1、所述一个或多个第三晶体管M3、所述采样电容C1依次串联，所述电阻R1连接采样电路的输入端(如图4中接收输入信号Vin的端口)，所述采样电容C1的第一端(如图4中+，也即正电荷所聚集的极板端)除了会连接最后一个串联的第三晶体管M3，还会连接所述采样电路的输出端(如图4中输出采样信号Vout的端口)，所述采样电容C1的第二端(负电荷所聚集的极板端)连接地。

应当理解，在对一个或多个第二晶体管M2、第一晶体管M1、一个或多个第三晶体管M3串联的过程，无需区分每个晶体管的源极或漏极，可以是一个晶体管的源极与另一个晶体管的漏极相连接，也可以是一个晶体管的源极与另一个晶体管的源极相连接，还可以是一个晶体管的漏极与另一个晶体管的漏极相连接，本公开对此不作限制。

在一种可能的实现方式中，所述采样时钟信号Clk控制所述控制信号产生电路41，将采样电路分为跟随状态阶段和保持状态阶段；

在所述跟随状态阶段，所述采样时钟信号Clk为高电平，所述采样时钟信号Clk控制所述控制信号产生电路41驱动第一晶体管M1导通，使所述采样电路的输入信号Vin依次经过电阻R1、一个或多个第二晶体管M2的旁路通路、第一晶体管M1、一个或多个第三晶体管M3的旁路通路到达采样电容C1，对所述采样电容C1进行充电使所述采样电容C1的第一端(如图4中+)的电压跟随所述输入信号Vin变化；

在所述保持状态阶段，所述采样时钟信号Clk为低电平，所述采样时钟信号Clk控制所述控制信号产生电路41使所述第一晶体管M1断开，所述采样电容C1的第一端的电压保持不变。

通过这种方式，在跟随状态阶段，作为采样开关的第一晶体管M1导通，采样电路输出的采样信号Vout的可以快速地跟踪输入信号Vin(例如包括模拟信号)的电平变化；在保持状态阶段，作为采样开关的第一晶体管M1断开，跟踪过程停止，采样电路输出的采样信号Vout可以保持在开关断开前输入信号Vin的瞬时电压值。

本公开实施例的采样电路可以对连续变化的电压进行采样，使其输出保持为某一时刻电压值的电路。

图5示出根据本公开实施例的控制信号的示意图，如图5所示，Clk为采样时钟信号，第一控制信号Ctrl1和第二控制信号Ctrl2为电压相反的两种控制信号。

响应于采样时钟信号Clk的上升沿，第一控制信号Ctrl1可变为高电平，并在采样时钟信号Clk保持高电平的情况下，第一控制信号Ctrl1持续保持高电平；响应于采样时钟信号Clk的下降沿，第一控制信号Ctrl1开始按照预设的变化率从高电平向低电平变化，并在采样时钟信号Clk保持低电平的情况下，第一控制信号Ctrl1持续按照预设的变化率从高电平向低电平变化，直至第一控制信号Ctrl1变为低电平，并持续保持低电平。

相反地，响应于采样时钟信号Clk的上升沿，第二控制信号Ctrl2可变为低电平，并在采样时钟信号Clk保持高电平的情况下，第二控制信号Ctr2持续保持低电平；响应于采样时钟信号Clk的下降沿，第二控制信号Ctrl2开始按照预设的变化率从低电平向高电平变化，并在采样时钟信号Clk保持低电平的情况下，第二控制信号Ctrl2持续按照预设的变化率从低电平向高电平变化，直至第二控制信号Ctrl2变为高电平，并持续保持高电平。

其中，所述变化率为变化的电压量(例如高电平电压与低电平电压的差值)与发生这一变化所用时间的比值，在实际的应用中，可以根据实际的电路情况设置变化率，以使第一控制信号Ctrl1和第二控制信号Ctrl2可以按照相同的变化率缓慢变化，本公开对变化率的值不作限制。

可见，如图5所示，当采样电路转换至保持状态阶段时(采样时钟信号切换为低电平)，控制信号产生电路41将产生一对电压相反(即高-低电平互换)的输出波形，即第一控制信号Ctrl1和第二控制信号Ctrl2，这对信号的波形变化速度较为缓和，也可以将第一控制信号Ctrl1称为正缓变沿信号，将第二控制信号Ctrl2称为负缓变沿信号。

这样，通过这对控制信号，一种控制信号可以使第一晶体管M1的栅极电压缓慢变化，以使第一晶体管M1产生的注入电荷可以被均匀分配到一侧的一个或多个第二晶体管M2，以及另一侧的一个或多个第三晶体管M3；

同步地，另一种电压相反的控制信号可以使每个第二晶体管M2、每个第三晶体管M3的栅极电压缓慢变化，由于每个第二晶体管M2、每个第三晶体管M3的栅极电压与第一晶体管M1的栅极电压完全相反，每个第二晶体管M2、每个第三晶体管M3可以较为精确地吸收第一晶体管M1产生的注入电荷，有效减少了采样电路的回踢效应，提高了采样电路的精度，并降低了采样电路对输入驱动电路的要求。

在一种可能的实现方式中，所述第一晶体管M1包括N沟道开关管，所述第二晶体管M2、所述第三晶体管M3包括N沟道Dummy管，所述控制信号产生电路41的第一输出端P1用于输出第一控制信号Ctrl1，所述控制信号产生电路42的第二输出端P2用于输出第二控制信号Ctrl2。其中，N沟道Dummy管为源极和漏极短接的N沟道开关管，可以减少NMOS晶体管中的噪声对采样信号Vout的影响。

示例性地，N沟道开关管的栅极连接控制信号产生电路41中用于输出第一控制信号Ctrl1的第一输出端P1，每个N沟道Dummy管的栅极分别连接控制信号产生电路41中用于输出第二控制信号Ctrl2的第二输出端P2。

这样，响应于采样时钟信号Clk的下降沿，所述控制信号产生电路41的第一输出端P1输出的第一控制信号Ctrl1，驱动所述N沟道开关管的栅极电压按照预设速度下降，以使所述N沟道开关管产生的注入电荷将被均匀分配到源极一侧的一个或多个N沟道Dummy管，以及漏极一侧的一个或多个N沟道Dummy管；

所述控制信号产生电路41的第二输出端P2输出的第二控制信号Ctrl2，驱动每个N沟道Dummy管的栅极电压按照预设速度上升，以使每个N沟道Dummy管吸收所述N沟道开关管产生的注入电荷。

这样，由于N沟道开关管的栅极电压可以按照预设速度缓慢变化，N沟道开关管产生的注入电荷将被接近均匀地分配到源极和漏极两侧，同时由于N沟道Dummy管的栅极电压与N沟道开关管相反，N沟道Dummy管可以较为精确地吸收N沟道开关管注入的电荷，有效减少了采样电路的回踢效应，提高了采样电路的精度，并降低了采样电路对输入驱动电路的要求。

在一种可能的实现方式中，所述第一晶体管M1包括P沟道开关管，所述第二晶体管M2、所述第三晶体管M3包括P沟道Dummy管，所述控制信号产生电路41的第一输出端P1用于输出第二控制信号Ctrl2，所述控制信号产生电路41的第二输出端P2用于输出第一控制信号Ctrl1。其中，P沟道Dummy管为源极和漏极短接的P沟道开关管，可以减少PMOS晶体管中的噪声对采样信号Vout的影响。

示例性地，P沟道开关管的栅极连接控制信号产生电路41中用于输出第二控制信号Ctrl2的第一输出端P1，每个P沟道Dummy管的栅极分别连接控制信号产生电路41中用于输出第一控制信号Ctrl1的第二输出端P2。

这样，响应于采样时钟信号Clk的下降沿，所述控制信号产生电路41的第一输出端P1输出的第二控制信号Ctrl2，驱动所述P沟道开关管的栅极电压按照预设速度上升，以使所述P沟道开关管产生的注入电荷将被均匀分配到源极一侧的一个或多个P沟道Dummy管，以及漏极一侧的一个或多个P沟道Dummy管；

所述控制信号产生电路41的第二输出端P2输出的第一控制信号Ctrl1，驱动每个P沟道Dummy管的栅极电压按照预设速度下降，以使每个P沟道Dummy管吸收所述P沟道开关管产生的注入电荷。

这样，由于P沟道开关管的栅极电压可以按照预设速度缓慢变化，P沟道开关管产生的注入电荷将被接近均匀地分配到源极和漏极两侧，同时由于P沟道Dummy管的栅极电压与P沟道开关管相反，P沟道Dummy管可以较为精确地吸收P沟道开关管注入的电荷，有效减少了采样电路的回踢效应，提高了采样电路的精度，并降低了采样电路对输入驱动电路的要求。

在一种可能的实现方式中，为了让第一晶体管M1两侧的一个或多个第二晶体管M2、一个或多个第三晶体管M3吸收的电荷量，与第一晶体管M1注入的电荷量一致，在如图4所示的采样电路中，所有第二晶体管M2的沟道面积的和、所有第三晶体管M3的沟道面积的和，分别为所述第一晶体管M1的沟道面积的一半，所述一个或多个第二晶体管M2、所述一个或多个第三晶体管M3用于吸收所述第一晶体管M1的注入电荷，所述电阻R1用于阻碍遗留的所述注入电荷流回所述采样电路的输入端。

示例性地，在所述采样电路包括一个第二晶体管M2和一个第三晶体管M3的情况下，第二晶体管M2的沟道面积为第一晶体管M1的沟道面积的一半，第三晶体管M3的沟道面积也为第一晶体管M1的沟道面积的一半。

示例性地，在所述采样电路包括m个(m＞1)第二晶体管M2和n个(n＞1)第三晶体管M3的情况下，m个第二晶体管M2的沟道面积的总和为第一晶体管M1的沟道面积的一半，n个第三晶体管M3的沟道面积的总和同为第一晶体管M1的沟道面积的一半。

应当理解，在满足第一晶体管M1一侧所串联的所有第二晶体管M2的沟道面积的和，第一晶体管M1另一侧所串联的所有第三晶体管M3的沟道面积的和，均为第一晶体管M1的沟道面积的一半的情况下，本公开的实施例对采样电路包括的第二晶体管M2的数量、第三晶体管M3的数量，以及每个第二晶体管M2的沟道面积、每个第三晶体管M3的沟道面积不作限制。其中，为了节约成本，减少因过多电子器件带来的过多的误差，第二晶体管M2和第三晶体管M3的数量越少越好。

通过这种方式，一个或多个第二晶体管M2、一个或多个第三晶体管M3吸收的电荷量，与第一晶体管M1注入的电荷量一致，有利于低成本、无额外功耗地降低第一晶体管M1关断时的电荷注入，有效减少了采样电路的回踢效应，提高了采样电路的精度。

虽然，通过在第一晶体管M1的栅极，以及每个第二晶体管M2、每个第三晶体管M3的栅极加控制信号产生电路41输出的电压相反的两种控制信号，在第一晶体管M1产生的电荷注入已经接近平均分配至左右两侧(例如包括源极一侧、漏极一侧)，被两侧的第二晶体管M2和第三晶体管M3吸收。但是，由于第一晶体管M1两侧阻抗的不一致，仍然会存在部分电荷注入的不平衡，即仍然有少部分电荷无法被第二晶体管M2和第三晶体管M3吸收而注入到输入信号Vin。

为了进一步降低这部分注入的电荷量，如图4所示，可以设置一个用作回踢阻隔的电阻R1在采样电路的输入端。由于该电阻R1的存在，不平衡的注入电荷将会被阻碍流回采样电路的输入端，从而降低了回踢效应，同时也使得电荷注入更加平衡，注入到采样电容C1中的误差也被会降低。

其中，在实际实现中，用作回踢阻隔的电阻R1的阻值应适当地选取，可以根据实际采样电路的不同而优化，例如，电阻R1的取值范围可以为数百欧姆至数千欧姆的范围，使其在跟随状态阶段不对采样电路的带宽造成过大影响。

通过在采样电路中设置电阻R、第二晶体管M2、第三晶体管M3，可以低成本、无额外功耗地降低第一晶体管M1关断时的电荷注入，有效减少了采样电路的回踢效应，提高了采样电路的精度，并降低了采样电路对输入驱动电路的要求。

在一种可能的实现方式中，图6示出根据本公开实施例的控制信号产生电路的示意图，如图6所示，所述控制信号产生电路包括第一RC滤波器61、第二RC滤波器62、判决电路63、第一N沟道开关管M61、第二N沟道开关管M62、第一P沟道开关管M63、第二P沟道开关管M64、第一缓冲器Buf1、第二缓冲器Buf2、第一非门N1、第二非门N2、第一组合逻辑门64、第二组合逻辑门65。

所述第一缓冲器Buf1的输入端连接所述采样时钟信号Clk，所述第一缓冲器Buf1的输出端连接所述第一RC滤波器61的输入端，所述第一RC滤波器61的输出端连接所述控制信号产生电路的用于输出第一控制信号Ctrl1的输出端、判决电路63的第一输入端、第一P沟道开关管M63的漏极或源极、第一N沟道开关管M61的漏极或源极；所述第一RC滤波器61包括电阻R61和电容C61，第二RC滤波器62包括电阻R62和电容C62。

其中，第一P沟道开关管M63未与第一RC滤波器61连接的源极或漏极接高电平，例如，第一P沟道开关管M63的漏极连接第一RC滤波器61的输出端，第一P沟道开关管M63的源极连接高电平；或者，第一P沟道开关管M63的源极连接第一RC滤波器61的输出端，第一P沟道开关管M63的漏极连接高电平。类似地，第一N沟道开关管M61未与第一RC滤波器61连接的源极或漏极接地，例如，第一N沟道开关管M61的漏极连接第一RC滤波器61的输出端，第一N沟道开关管M61的源极连接地；或者，第一N沟道开关管M61的源极连接第一RC滤波器61的输出端，第一N沟道开关管M61的漏极连接地，本公开对此不作具体限制。

所述第一非门N1的输入端连接所述采样时钟信号Clk，所述第一非门N1的输出端连接第一P沟道开关管M63的栅极(见图6表示连接的标识A)，所述第一组合逻辑门64的第一输入端连接所述判决电路63的输出端Out63，所述第一组合逻辑门64的第二输入端连接所述采样时钟信号Clk，所述第一组合逻辑门64的输出端B连接第一N沟道开关管M61的栅极B，第一组合逻辑门64的输出端B＝(！Clk)&Out63，其中，！代表逻辑非，&代表逻辑与；

所述第二非门N2的输入端连接所述采样时钟信号Clk，所述第二非门N2的输出端连接所述第二RC滤波器62的输入端，所述第二RC滤波器62的输出端连接所述控制信号产生电路的用于输出第二控制信号Ctrl2的输出端、判决电路63的第二输入端、第二P沟道开关管M64的漏极或源极、第二N沟道开关管M62的漏极或源极；

其中，第二P沟道开关管M64未与第二RC滤波器62连接的源极或漏极接高电平，例如，第二P沟道开关管M64的漏极连接第二RC滤波器62的输出端，第二P沟道开关管M64的源极连接高电平；或者，第二P沟道开关管M64的源极连接第二RC滤波器62的输出端，第二P沟道开关管M64的漏极连接高电平。类似地，第二N沟道开关管M62未与第二RC滤波器62连接的源极或漏极接地，例如，第二N沟道开关管M62的漏极连接第二RC滤波器62的输出端，第二N沟道开关管M62的源极连接地；或者，第二N沟道开关管M62的源极连接第二RC滤波器62的输出端，第二N沟道开关管M62的漏极连接地，本公开对此不作具体限制。

所述第二缓冲器Buf2的输入端连接所述采样时钟信号Clk，所述第二缓冲器Buf2的输出端连接第二N沟道开关管M62的栅极(见图6表示连接的标识D)，所述第二组合逻辑门65的第一输入端连接所述判决电路63的输出端Out63，所述第二组合逻辑门65的第二输入端连接所述采样时钟信号Clk，所述第二组合逻辑门65的输出端C连接第二P沟道开关管M64的栅极C，第二组合逻辑门65的输出端C＝！[(！Clk)&Out63]，其中，！代表逻辑非，&代表逻辑与。

如图6所示，所述判决电路63包括一对交叉耦合的弱上拉P沟道开关管631、第一强下拉N沟道开关管M65、第二强下拉N沟道开关管M66、第三缓冲器Buf3；

所述第一强下拉N沟道开关管M65的栅极作为所述判决电路63的第一输入端，所述第二强下拉N沟道开关管M66的栅极作为所述判决电路63的第二输入端，所述交叉耦合的弱上拉P沟道开关管631分别连接所述第一强下拉N沟道开关管M65的漏极或源极、所述第二强下拉N沟道开关管M66的漏极或源极、所述第三缓冲器Buf3的输入端，所述第三缓冲器Buf3的输出端作为所述判决电路63的输出端Out63。

其中，在交叉耦合的弱上拉P沟道开关管631中，一个弱上拉P沟道开关管631的栅极连接另一个弱上拉P沟道开关管的源极或漏极，未进行交叉连接的源极或漏极接高电平。第一强下拉N沟道开关管M65未与交叉耦合的弱上拉P沟道开关管631连接的源极或漏极接地，第二强下拉N沟道开关管M66未与交叉耦合的弱上拉P沟道开关管631连接的源极或漏极接地，本公开对此不作限制。

通过如图6所示的控制信号产生电路，可以生成如图5所示的第一控制信号Ctrl1和第二控制信号Ctrl2。

其中，第一RC滤波器61、第二RC滤波器62可以对采样时钟信号Clk进行滤波处理，可形成了缓变的边沿，即第一控制信号Ctrl1和第二控制信号Ctrl2。

所述判决电路63可用于确定电压相反的两种控制信号是否建立结束，响应于电压相反的两种控制信号建立结束，所述判决电路63通过所述第一组合逻辑门64触发第一N沟道开关管M61导通，使第一控制信号Ctrl1变为低电位信号，所述判决电路63通过所述第二组合逻辑门65触发第二P沟道开关管M64导通，使第二控制信号Ctrl2变为高电位信号。

示例性地，判决电路63可用于判定电压相反的第一控制信号Ctrl1和第二控制信号Ctrl2的正负缓变沿是否已经接近建立结束，当建立接近结束时，可以通过第一组合逻辑门64触发第一N沟道开关管M61，通过第二组合逻辑门65触发第二P沟道开关管M64，强制让第一控制信号Ctrl1达到低电位、让第二控制信号Ctrl2达到高电位。

通过这种方式，当第一控制信号Ctrl1为低电位(例如接近阈值电压以下)、第二控制信号Ctrl为高电位时，判决电路63输出高电压，指示电压相反的第一控制信号Ctrl1和第二控制信号Ctrl2的正负缓变沿建立结束。

在一种可能的实现方式中，响应于所述采样时钟信号Clk的上升沿，所述第一非门N1触发第一P沟道开关管M63导通，使第一控制信号Ctrl1为高电位信号，所述第二缓冲器Buf2触发第二N沟道开关管M62导通，使第二控制信号Ctrl2为低电位信号。

通过这种方式，在采样时钟信号Clk变高(采样电路重新回到跟随状态阶段)时，由第一非门N1导通第一P沟道开关管M63，第二缓冲器Buf2导通第二N沟道开关管M62，让正负输出沿快速建立到位，即第一控制信号Ctrl1为高电位，第二控制信号Ctrl2为低电位，使采样电路跳过缓变快速进入跟随状态阶段。

在一种可能的实现方式中，图7示出根据本公开实施例的另一种采样电路的示意图，如图7所示，基于如图4所示的采样电路71，还可以在采样电路71的输入端连接一个输入驱动电路U1，在采样电路71的输出端连接一个输出驱动电路U2。

其中，输出驱动电路U2可用于降低采样电路71中采样电容C1上的电荷流失。

其中，所述输入驱动电路U1用于提供驱动能力，使采样电路71中采样电容C1上的电压可以及时跟随输入信号，提高信号采样的准确性；对应相关技术中，需要加入足够强的输入驱动电路，借助驱动电路吸收回踢误差，增加了驱动电路的设计复杂度和功耗，有较高的成本。本公开实施例可以采用一个较弱的输入驱动电路U1，可极大程度降低回踢效应，且没有额外功耗，具有复杂度低、功耗低和成本低的优势。

本公开实施例在采用开关上加入一系列优化方法，可有效降低采样开关的电荷注入，以较低的成本实现低回踢效应的采样电路，该采用电路不用对前级驱动部分进行改动，大大降低输入驱动电路的设计难度。

在一种可能的实现方式中，本公开的实施例还提供了一种模数转换器，该模数转换器包括上述的采样电路。

示例性地，可以将如图4所示的采样电路应用在一个18位的模数转换器中，并配合一个较弱的输入驱动电路，使用本公开实施例的采样电路可实现2kHz正弦信号下100dB的采样线性度，而采用相关技术中如图1或图2的采样电路，则只可以实现不足80dB的线性度。

此外，在0.18um的CMOS工艺下，本公开实施例采样电路所额外增加的电路面积不足0.01um²，有利于提高电路的集成度，降低了实施成本。

在一种可能的实现方式中，本公开的实施例还提供了一种集成电路，该集成电路包括上述如图4所示的采样电路。

在一种可能的实现方式中，本公开的实施例还提供了一种电子设备，该电子设备包括上述如图4所示的采样电路。

在上述各个实施例中，对不同实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述。以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种采样电路，其特征在于，所述采样电路用于对接收的输入信号进行采样处理，得到采样信号，所述采样电路包括：电阻、第一晶体管、一个或多个第二晶体管、一个或多个第三晶体管、控制信号产生电路、采样电容；

所述控制信号产生电路用于将输入的采样时钟信号转换为电压相反的两种控制信号；

所述第一晶体管的栅极连接所述控制信号产生电路的第一输出端，用于接收一种控制信号，每个第二晶体管的栅极、每个第三晶体管的栅极分别连接所述控制信号产生电路的第二输出端，用于接收另一种控制信号；

所述电阻、所述一个或多个第二晶体管、所述第一晶体管、所述一个或多个第三晶体管、所述采样电容依次串联，所述电阻连接采样电路的输入端，所述采样电容的第一端连接所述采样电路的输出端；

其中，所有第二晶体管的沟道面积的和、所有第三晶体管的沟道面积的和，分别为所述第一晶体管的沟道面积的一半。

2.根据权利要求1所述的采样电路，其特征在于，所述一个或多个第二晶体管、所述一个或多个第三晶体管用于吸收所述第一晶体管的注入电荷，所述电阻用于阻碍遗留的所述注入电荷流回所述采样电路的输入端。

3.根据权利要求1所述的采样电路，其特征在于，所述第一晶体管包括N沟道开关管，所述第二晶体管、所述第三晶体管包括N沟道Dummy管，所述控制信号产生电路的第一输出端用于输出第一控制信号，所述控制信号产生电路的第二输出端用于输出第二控制信号。

4.根据权利要求3所述的采样电路，其特征在于，响应于采样时钟信号的下降沿，所述控制信号产生电路的第一输出端输出的第一控制信号，驱动所述N沟道开关管的栅极电压按照预设速度下降，以使所述N沟道开关管产生的注入电荷将被均匀分配到源极一侧的一个或多个N沟道Dummy管，以及漏极一侧的一个或多个N沟道Dummy管；

所述控制信号产生电路的第二输出端输出的第二控制信号，驱动每个N沟道Dummy管的栅极电压按照预设速度上升，以使每个N沟道Dummy管吸收所述N沟道开关管产生的注入电荷。

5.根据权利要求1所述的采样电路，其特征在于，所述第一晶体管包括P沟道开关管，所述第二晶体管、所述第三晶体管包括P沟道Dummy管，所述控制信号产生电路的第一输出端用于输出第二控制信号，所述控制信号产生电路的第二输出端用于输出第一控制信号。

6.根据权利要求5所述的采样电路，其特征在于，响应于采样时钟信号的下降沿，所述控制信号产生电路的第一输出端输出的第二控制信号，驱动所述P沟道开关管的栅极电压按照预设速度上升，以使所述P沟道开关管产生的注入电荷将被均匀分配到源极一侧的一个或多个P沟道Dummy管，以及漏极一侧的一个或多个P沟道Dummy管；

所述控制信号产生电路的第二输出端输出的第一控制信号，驱动每个P沟道Dummy管的栅极电压按照预设速度下降，以使每个P沟道Dummy管吸收所述P沟道开关管产生的注入电荷。

7.根据权利要求1-6中任一项所述的采样电路，其特征在于，所述控制信号产生电路包括第一RC滤波器、第二RC滤波器、判决电路、第一N沟道开关管、第二N沟道开关管、第一P沟道开关管、第二P沟道开关管、第一缓冲器、第二缓冲器、第一非门、第二非门、第一组合逻辑门、第二组合逻辑门，

所述第一缓冲器的输入端连接所述采样时钟信号，所述第一缓冲器的输出端连接所述第一RC滤波器的输入端，所述第一RC滤波器的输出端连接所述控制信号产生电路的用于输出第一控制信号的输出端、判决电路的第一输入端、第一P沟道开关管的漏极或源极、第一N沟道开关管的漏极或源极，

所述第一非门的输入端连接所述采样时钟信号，所述第一非门的输出端连接第一P沟道开关管的栅极，所述第一组合逻辑门的第一输入端连接所述判决电路的输出端，所述第一组合逻辑门的第二输入端连接所述采样时钟信号，所述第一组合逻辑门的输出端连接第一N沟道开关管的栅极；

所述第二非门的输入端连接所述采样时钟信号，所述第二非门的输出端连接所述第二RC滤波器的输入端，所述第二RC滤波器的输出端连接所述控制信号产生电路的用于输出第二控制信号的输出端、判决电路的第二输入端、第二P沟道开关管的漏极或源极、第二N沟道开关管的漏极或源极，

所述第二缓冲器的输入端连接所述采样时钟信号，所述第二缓冲器的输出端连接第二N沟道开关管的栅极，所述第二组合逻辑门的第一输入端连接所述判决电路的输出端，所述第二组合逻辑门的第二输入端连接所述采样时钟信号，所述第二组合逻辑门的输出端连接第二P沟道开关管的栅极。

8.根据权利要求7所述的采样电路，其特征在于，响应于所述采样时钟信号的上升沿，所述第一非门触发第一P沟道开关管导通，使第一控制信号为高电位信号，所述第二缓冲器触发第二N沟道开关管导通，使第二控制信号为低电位信号。

9.根据权利要求7所述的采样电路，其特征在于，所述判决电路包括一对交叉耦合的弱上拉P沟道开关管、第一强下拉N沟道开关管、第二强下拉N沟道开关管、第三缓冲器；

所述第一强下拉N沟道开关管的栅极作为所述判决电路的第一输入端，所述第二强下拉N沟道开关管的栅极作为所述判决电路的第二输入端，所述交叉耦合的弱上拉P沟道开关管分别连接所述第一强下拉N沟道开关管的漏极或源极、所述第二强下拉N沟道开关管的漏极或源极、所述第三缓冲器的输入端，所述第三缓冲器的输出端作为所述判决电路的输出端；

其中，所述判决电路用于确定电压相反的两种控制信号是否建立结束，响应于电压相反的两种控制信号建立结束，所述判决电路通过所述第一组合逻辑门触发第一N沟道开关管导通，使第一控制信号变为低电位信号，所述判决电路通过所述第二组合逻辑门触发第二P沟道开关管导通，使第二控制信号变为高电位信号。

10.一种集成电路，其特征在于，所述集成电路包括权利要求1-9任一项所述的采样电路。

11.一种电子设备，其特征在于，所述电子设备包括如权利要求1-9任一项所述的采样电路。

Images