JP2019024060A5 - - Google Patents

Description

３．物理量測定装置
図７、図８に物理量測定装置５０（振動デバイス）の構成例を示す。図７は、物理量測
定装置５０を上側から見た平面図であり、図８は斜め上側から見た斜視図である。物理量測定装置５０は発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３と集積回路装置１０を含む。なお発振子の個数は２つでもよいし、４つ以上でもよい。本実施形態では集積回路装置１０から発振子ＸＴＡＬ１〜ＸＴＡＬ３へと向かう方向を上方向とし、その反対方向を下方向としている。例えば物理量測定装置５０のパッケージ５２の蓋部側が上方向側であり、底部側が下方向側である。下方向である方向ＤＲ３は集積回路装置１０の基板に直交する方向である。

これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばＰＬＬ回路１２０、１３０（同期化回路）により、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換精度の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

図１３、図１４では、期間ＴＡＢよりも短い期間Ｔ１２毎にＣＫ１とＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にＣＫ２とＣＫＲの位相同期が行われる。
従って、１つのＰＬＬ回路しか設けない後述の構成例に比べて、位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れる。特に高分解能のΔｔを実現するためにＮ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、１つのＰＬＬ回路しか設けない構成例では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図１３、図１４では期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を小さくできる。

図１８の時間デジタル変換回路２０は、調整回路３２０、ＤＬＬ回路３１０（ＤＬＬ：Delay locked Loop）、セレクター３１２、位相比較回路３３０を含む。ＤＬＬ回路３１
０は複数の遅延素子ＤＥ１〜ＤＥｎを含む。第１のモードでは、クロック信号ＣＫ１を選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして調整回路３２０は、遅延素子ＤＥ１〜ＤＥｎからの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎとクロック信号ＣＫ２とに基づいて、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整する。ＤＥ１〜ＤＥｎの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路３２０が、ＳＣＴ１〜ＳＣＴｎの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整される。第２のモードでは、セレクター３１２が信号ＳＴＡを選択し、信号ＳＴＡが信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして位相比較回路３３０の位相比較器ＬＴ１〜ＬＴｎが、ＤＬＬ回路３１０からの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎの位相と信号ＳＴＰの位相を比較する。そして信号ＳＴＰの遷移タイミングが、遅延クロック信号ＤＬＣＫｉ−１とＤＬＣＫｉとの間にある場合には、位相比較器ＬＴｉの出力信号ＬＱｉがアクティブになる。これにより信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが例えばｉ×Δｔであると特定でき、分解能Δｔ＝｜１／ｆ１−１／ｆ２｜での時間デジタル変換が可能になる。