JP2019024061A5 - - Google Patents

Description

本発明の一態様によれば、第ｊのストップ信号出力端子と第ｊのストップ信号入力端子との間の距離の方が、第ｋのストップ信号出力端子と第ｋのストップ信号入力端子との間の距離よりも短いときに、第ｊのストップ信号線の第ｊの冗長配線の方が、第ｋのストップ信号線の第ｋの冗長配線よりも長くなる。このように第ｊのストップ信号線の第ｊの冗長配線を、第ｋのストップ信号線の第ｋの冗長配線よりも長くすれば、第ｊのストップ信号線と第ｋのストップ信号線の長さの差を小さくでき、ストップ信号線の寄生抵抗や寄生容量の差を小さくすることが可能になる。従って、ストップ信号線の長さの差による寄生抵抗や寄生容量の差が原因となって生じる時間デジタル変換の結果の誤差を低減でき、時間デジタル変換の性能の向上を図れる。

例えば等長配線用の冗長配線とは、信号線を等長配線するために冗長に形成された配線である。例えば最短の経路で配線するのではなく信号線の経路を迂回させる冗長配線を行って、２つの信号線の配線長の差を小さくし、望ましくは配線長を同一（略同一）にする。また信号線を等長配線にするとは、２つの信号線の配線長を同一にすることである。但し両者の配線長を完全に同一にする必要は必ずしもなく、時間デジタル変換の分解能で許容される誤差範囲内で、又はＡＦＥ回路３０の波形整形により生じる誤差の範囲内で、両者の配線長は略同一であればよい。また図１では、信号線Ｌ１、Ｌ２を等長配線にするためにＡ１に示すような等長配線用の冗長配線を行っているが、本実施形態の等長配線用の冗長配線はこれに限定されない。例えば後述の図６に示すように、ＡＦＥ回路３０と時間デジタル変換回路２０が複数のスタート信号線や複数のストップ信号線で接続される場合に、スタート信号線同士やストップ信号線同士を等長配線にする冗長配線であってもよい。また冗長配線長が長いとは、図１に示すように一方の信号線だけが冗長配線を有しており、他方の信号線が冗長配線を有してない場合であってもよい。或いは、一方の信号線と他方の信号線の両方が冗長配線を有しており、一方の信号線の冗長配線の配線長が他方の信号線の冗長配線の配線長よりも長い場合であってもよい。例えば図２では一方の信号線である信号線Ｌ１はＥ１、Ｅ２に示す冗長配線を有しており、他方の信号線である信号線Ｌ２はＥ３に示す冗長配線を有している。そしてＥ１、Ｅ２に示す２つの冗長配線を有する一方の信号線Ｌ１の冗長配線長は、Ｅ３に示す１つの冗長配線だけを有する他方の信号線Ｌ２の冗長配線長よりも長くなっている。また冗長配線長とは、例えば冗長配線を行うことで増加した配線の長さである。例えば最短経路配線に対して増加した配線の長さである。

これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばＰＬＬ回路１２０、１３０（同期化回路）により、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換精度の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

図１６の時間デジタル変換回路２０は、調整回路３２０、ＤＬＬ回路３１０（ＤＬＬ：Delay locked Loop）、セレクター３１２、位相比較回路３３０を含む。ＤＬＬ回路３１
０は複数の遅延素子ＤＥ１〜ＤＥｎを含む。第１のモードでは、クロック信号ＣＫ１を選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして調整回路３２０は、遅延素子ＤＥ１〜ＤＥｎからの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎとクロック信号ＣＫ２とに基づいて、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整する。ＤＥ１〜ＤＥｎの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路３２０が、ＳＣＴ１〜ＳＣＴｎの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素
子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整される。第２のモードでは、セレクター３１２が信号ＳＴＡを選択し、ＳＴＡが信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして位相比較回路３３０の位相比較器ＬＴ１〜ＬＴｎが、ＤＬＬ回路３１０からの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎの位相と信号ＳＴＰの位相を比較する。そして信号ＳＴＰの遷移タイミングが、遅延クロック信号ＤＬＣＫｉ−１とＤＬＣＫｉとの間にある場合には、位相比較器ＬＴｉの出力信号ＬＱｉがアクティブになる。これにより信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦが例えばｉ×Δｔであると特定でき、分解能Δｔ＝｜１／ｆ１−１／ｆ２｜での時間デジタル変換が可能になる。