CN101079630A - 一种用于实现时钟相位平滑切换的数字锁相环装置及方法 - Google Patents
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Abstract
本发明公开了一种用于实现时钟相位平滑切换的数字锁相环装置，参考源处理单元依据主备类型选定一个参考时钟，由时间数字转换器(TDC)将该参考时钟与来自分频器的本地时钟的相位误差转换为相应编码的数字信号，实现鉴相和相位误差数字化，并将其送至CPU滤波与锁相处理单元进行相位线性处理、低通数字滤波处理、锁相处理，并输出数字相位误差信号至所述数模转换器转换为相应的模拟压控值，控制所述压控晶体振荡器输出相应振荡频率，经分频器分频处理后将与参考频率同频的本地时钟送至时间数字转换器。本发明可实现高精度的主备系统时钟相位误差控制，达到主备时钟平滑倒换的目的，电路结构简单便于芯片集成，可提高系统的可靠性和集成度。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种用于实现时钟相位平滑切换的数字锁相环装置及方法。
背景技术
在大部分数字通信系统的设计中，时钟的重要性是不言而喻的，不但对设备时钟的等级要求高，需要采用数字锁相环(DPLL，Digital Phase LockedLoop)实现，同时要求主备时钟采用“1+1”热备份，即一主一备，备用锁相环跟踪主用时钟，确保主备时钟同频，一旦主用时钟单元失效，备用时钟马上被倒换为主用状态，为数字系统提供定时时钟源。但是，在时钟源由备到主的倒换过程中，若存在时钟相位阶跃，则通信系统可能存在误码或业务中断等严重告警，因此，要求主备时钟的相位差可以精确控制，以确保时钟倒换时的相位阶跃不影响设备业务的可靠运行。
在现有技术中，基于数字锁相环电路实现主备时钟平滑倒换的方式，主要有以下两种：
方式一：如图1所示，主时钟和备时钟的产生均采用传统数字锁相环，跟踪于同一个参考时钟源，主备倒换时系统时钟相跳主要由数字锁相环的稳态相差决定。数字环的原理：模块1完成鉴相和相位误差数字化，一般用FPGA完成(如图2所示)，鉴相结果由高频时钟信号(一般需要对系统时钟进行倍频处理)采样计数，得到一个数字化的相位误差，再由CPU进行数字滤波、锁相处理，最后经数模转换为压控晶振(VCXO)的压控电压值，实现整个环路的锁定。由于FPGA本身速度问题，计数器的高频时钟信号速度一般在100MHz左右，时钟鉴相精度受到限制；同时在软件滤波算法中，只对参考时钟和本地系统时钟之间相对相位误差敏感，由于每次上电的初始相位差均不一致，导致主备系统时钟相差根本无法控制。因此该方式的缺点是：数字锁相环的稳态相差不可控，根本无法提供主备时钟倒换的相差控制。
方式二：如图3所示，当作为主用时，输出的主时钟采用数字锁相环产生；当输出时钟作为备用时，则采用图中的备用时钟锁相环产生，跟踪于对端主用时钟。备用锁相环主要包括模拟滤波器、模数转换(ADC)、数字滤波处理(一般在FPGA内部实现)、数模转换(DAC)以及鉴相器等组成，产生一个与主时钟基本同频同相的时钟信号。该种方式的特点在于：在备到主的倒换过程中，数字锁相环控制电压首先通过模数转换(ADC)直接采样提取作为备用环压控晶振的控制电压值，经FPGA实现数字滤波和相位调整，再由CPU完成数字采集和数字滤波，通过数/模转换(DAC)得到的，因此，能保证主备系统时钟倒换瞬间产生很小的相跳，实现平滑过渡。最后在主备倒换结束后，主系统时钟才完全由主用环产生。
该方式二的主要缺点在于：增加了模数转换器和数字滤波、相位调整等电路，使得电路复杂化，不利于实现系统的高集成度，同时生产和调试不方便，系统稳定性不高。
发明内容
本发明所要解决的技术问题在于，提供一种用于实现时钟相位平滑切换的数字锁相环装置及方法，利用时间数字转换器达到鉴频鉴相目的，同时通过提高相位差的控制精度，来克服现有技术难以实现的缺陷，解决主备时钟倒换时出现的较大相位阶跃问题。
本发明提供一种用于实现时钟相位平滑切换的数字锁相环装置，用于实现主备时钟相位的平滑切换，包括数模转换器、压控晶体振荡器、分频器，其特点在于，所述数字锁相环装置进一步包括：参考源处理单元、时间数字转换器、CPU滤波与锁相处理单元，其中，
参考源处理单元，用于对参考时钟源进行分频处理和对多个参考源进行选择处理，并且输出一个参考时钟到所述时间数字转换器；
时间数字转换器，用于对来自参考源处理单元的参考时钟和来自分频器的本地时钟进行鉴频鉴相，并将两者的相位误差转换为相应编码的数字信号输出至CPU滤波与锁相处理单元；
CPU滤波与锁相处理单元，用于对所述数字信号进行相位线性处理、低通数字滤波处理、锁相处理，并输出数字相位误差信号至所述数模转换器；
数模转换器，用于将所述数字相位误差信号进行数模转换，输出相应的模拟压控值到所述压控晶体振荡器；
压控晶体振荡器，用于根据所接收的模拟压控值输出相应振荡频率；
分频器，用于获取所述振荡频率并对其进行相应的分频处理，将与参考频率同频的本地时钟送至时间数字转换器。
所述参考源处理单元，在所述数字锁相环装置作为主用时钟产生单元时，用于控制该数字锁相环装置跟踪于参考源；在所述数字锁相环装置作为备用时钟产生单元时，用于控制该数字锁相环装置跟踪于主用时钟。
所述时间数字转换器，是高精度时间数字转换器，其分辨率是主备时钟相位差的控制精度，其转换精度与数模转换器的转换精度相当。
所述CPU滤波与锁相处理单元，通过超前滞后判断、异常数据剔除、数据平均对所述数字信号进行的相位线性处理。
所述CPU滤波与锁相处理单元，在捕捉阶段通过设置环路带宽和阻尼系数，对所述数字信号进行鉴频滤波处理；在前后两次时间数字转换器输出值变化小于一个预定值时通过设置环路带宽和阻尼系数，对所述数字信号进行鉴相滤波处理。
所述CPU滤波与锁相处理单元，根据所需要的主备时钟相位差偏置值，通过环路稳态相差的牵引处理，逐渐将参考时钟和本地时钟的相位误差牵引至所设置的相位差偏置值。
本发明还提供一种基于所述数字锁相环装置的锁相方法，包括如下步骤：
(1)利用参考源处理单元依据主备类型对多个参考时钟源进行选择处理，并将选定的一个参考时钟送至时间数字转换器；
(2)利用时间数字转换器将所述参考时钟与来自分频器的本地时钟的相位误差转换为相应编码的数字信号，并将其送至CPU滤波与锁相处理单元；
(3)CPU滤波与锁相处理单元对所述相差数字信号进行滤波和锁相处理；
(4)通过数模转换器将经滤波与锁相处理后的相差数字信号转换为压控晶体振荡器的压控电压值；
(5)依据所述压控电压值，调节所述压控晶体振荡器输出相应的振荡频率，其中一路输出至分频器，
其中，所述分频器对所述振荡频率进行分频处理，输出与参考时钟同频的本地时钟至所述时间数字转换器。
所述步骤(1)包括：
在所述数字锁相环装置作为主用时钟产生单元时，所述参考源处理单元选择参考源作为一个参考时钟输出到所述时间数字转换器；
在所述数字锁相环装置作为备用时钟产生单元时，所述参考源处理单元选择主用时钟作为一个参考时钟输出到所述时间数字转换器。
所述步骤(2)中所述时间数字转换器的分辨率是主备时钟相位差的控制精度，所述时间转换器的转换精度与所述数模转换器的转换精度相当。
所述步骤(3)包括：
(3-1)通过超前滞后判断、异常数据剔除、数据平均对所述相差数字信号进行相位线性化处理；
(3-2)在捕捉阶段设置环路带宽和阻尼系数，对所述相差数字信号进行鉴频滤波处理；
(3-3)当前后两次的TDC输出值变化小于某个预定值时设置环路带宽和阻尼系数，对所述相差数字信号进行鉴相滤波处理；
(3-4)根据所需要的主备时钟相位差偏置值，进行环路稳态相差的牵引处理，逐渐把参考时钟和本地时钟的相位误差牵引到所设置的相位差偏置值。
本发明上述的装置及方法，与现有几种技术相比，由于采用专用的时间数字转换单元(TDC)实现鉴相和相位误差数字化，提高了相位误差检测精度，可以实现高精度的主备系统时钟相位误差控制，从而达到主备时钟平滑倒换的目的，可省去背景技术中方式二为保证主备时钟平滑倒换而引入的复杂的备锁相环方案，因而电路结构简单，并且全数字的时间间隔转换单元、数字滤波和锁相处理、分频单元等便于芯片集成，可以大大提高系统的可靠性和集成度。
附图说明
图1是现有技术中实现主备系统时钟倒换的方式一的原理图；
图2是图1所示锁相环装置的鉴相和相位误差数字化实现原理图；
图3是现有技术中实现主备时钟互锁及倒换的方式二的原理框图；
图4是本发明所述锁相环装置的一种实现方案的结构框图；
图5是本发明TDC实现鉴相及其相位误差数字化的原理图；
图6是本发明CPU滤波和锁相处理单元进行滤波和锁相处理的流程图。
具体实施方式
下面结合附图及具体实施例对本发明技术方案作进一步的详细描述。
本发明主要涉及通信系统中时钟相位平滑切换的控制技术，采用DPLL(Digital Phase Locked Loop)实现主备时钟互锁下平滑切换。本发明提供一种基于新型的数字锁相环用于主备时钟平滑倒换的锁相环装置，该数字锁相环的鉴相器采样时间数字转换器TDC实现，既可达到鉴频鉴相目的，同时大大提高相位差的控制精度，可以克服现有技术难以实现的缺陷，解决主备时钟倒换时出现的较大相位阶跃问题。
为解决上述问题，本发明所述的数字锁相环装置的技术方案如下：
直接通过控制数字锁相环的稳态相差来保证主备系统时钟的相位差，进而保证主备用单元倒换时相位平滑过渡。
如图4所示，所述数字锁相环装置包括：
参考源处理单元、时间数字转换器(TDC)、CPU滤波与锁相处理单元、数模转换器、压控晶体振荡器(VCXO)、分频器，其中，
1)参考源处理单元
用于对参考时钟源进行分频处理和对多个参考源进行选择处理，并且输出一个参考时钟到所述时间数字转换器。在所述数字锁相环装置作为主用时钟产生单元时，用于控制该数字锁相环装置跟踪于参考源；在所述数字锁相环装置作为备用时钟产生单元时，用于控制该数字锁相环装置跟踪于主用时钟，保证主、备时钟的频率一致。在本实施例中，如图4所示，作为主用时，数字锁相环跟踪于参考时钟源。主用下的数字锁相环跟踪于一个频率为8KHz的时钟信号，而备用下的数字锁相环跟踪于经9720倍分频后的主用时钟，取8KHz时钟信号的目的是满足TDC(单元2)时钟数字转换的输入频率要求以及转换精度要求。
2)时间数字转换器(TDC)
利用高精度的时间数字转换器TDC实现鉴频鉴相和相位误差数字化，将参考时钟和本地时钟之间的相位差转换为相应编码的数字信号，该值直接体现数字锁相环稳态相差的控制精度，输出12位数字信号给CPU滤波与锁相处理单元(单元3)。
其中，TDC的实现原理如图5所示，Start信号为经参考源处理单元(单元1)处理后的时钟源，Stop信号为VCXO时钟经分频后的本地时钟，输出的数据为参考时钟超前于本地时钟，通过数据总线接口送给下一级的CPU滤波与锁相处理单元。其中，时间数字转换器的分辨率是主备时钟相位差的控制精度，转换精度要求与DAC的转换精度相当即可。本实施例中，DAC的转换位数为12位，频率控制精度为25PPB，控制步长20ms，则TDC的转换精度要求为500ps，对应8K信号宽度就是12位数；
3)CPU滤波与锁相处理单元
CPU滤波与锁相处理单元接收TDC送过来的相差数字信号，进行数字滤波与锁相处理，必须具有判断参考时钟超前或滞后本地时钟的功能模块，同时对相位误差进行数字低通滤波的处理；还具有相应的相位线性化处理、数字滤波、锁相处理模块。根据主备时钟相位差的要求，设置相应的TDC偏置值，可精确环路的稳态相差。
CPU滤波与锁相处理单元以50Hz频率获取TDC送出来的12位时间数据转换数值，其进行滤波与锁相处理的过程，如图6所示，主要包括以下几个环节：
(601)首先对鉴相数据进行相位线性化处理，目的是判断本地时钟超前还是滞后于参考时钟，相位线性化处理包括：A、超前滞后判断；B、异常数据剔除；C、数据平均等。线性化处理后的数据就能正常反映参考时钟和本地时钟之间的鉴相值；
(602)在捕捉阶段先进行鉴频滤波处理，此时环路带宽设置为10Hz，阻尼系数设置为0.707；
(603)当前后两次的TDC输出值变化小于某个预定值时，进行鉴相滤波处理，此时环路带宽设置为2Hz，阻尼系数设置为5；
(604)根据所需要的主备时钟相位差偏置值，进行环路稳态相差的牵引处理，逐渐把参考时钟和本地时钟的相位误差牵引到所设置的相位差偏置值。
4)数模转换器(D/A)
数模转换器(单元4)对滤波后的数字相位误差信号进行数模转换，将其转换为模拟电压，作为VCXO(单元5)的输入压控电压。
5)压控晶体振荡器(VCXO)
VCXO根据输入的压控电压调整其输出频率，本例中输出频率为77.76MHz。
6)分频器
分频器(单元6)再对VCXO所输出的频率进行9720分频处理，以得到所需8KHz的本地时钟，送至TDC，以达到本地时钟和参考时钟同频。
基于本发明所述的数字锁相环装置，本发明还提供了一种实现高精度控制时钟稳态相位误差的锁相方法，包括如下步骤：
(1)利用参考源处理单元依据主备类型对多个参考时钟源进行选择处理，并将选定的一个参考时钟送至时间数字转换器；
(2)利用时间数字转换器将所述参考时钟与来自分频器的本地时钟的相位误差转换为相应编码的数字信号，并将其送至CPU滤波与锁相处理单元；
(3)CPU滤波与锁相处理单元对所述相差数字信号进行滤波和锁相处理；
其中，包括CPU根据主备时钟相位误差的偏置值，根据TDC的检测精度，把环路稳态相差控制在所需的参数值上的步骤。主备时钟相位差由CPU锁相过程中进行调整的，调整的精度由TDC的精度决定，而调整的幅度(即：偏置值)由系统对该锁相环稳态相差的要求决定。调整时由整个锁相环路闭环工作时负反馈(即通过VCXO的输出时钟)给TDC。
(4)通过数模转换器将经滤波与锁相处理后的相差数字信号转换为压控晶体振荡器的压控电压值；
(5)依据所述压控电压值，调节所述压控晶体振荡器输出相应的振荡频率，其中一路送至所述分频器，通过分频器对所述振荡频率进行分频处理，输出与参考时钟同频的本地时钟至所述时间数字转换器。
实验数据和相关资料表明，采用TDC的数字锁相环，其参考时钟和本地时钟之间的相位误差精度可控制在500ps以内，可以满足目前绝大多数通信设备的要求。
本发明通过改进传统数字锁相环鉴相器的设计方法，从而达到单数字锁相环实现主备时钟相位平滑倒换的目的。基于采用TDC进行鉴相处理的数字锁相环，应用本发明所述的实现高精度控制时钟稳态相位误差的方法，根据主备状态，无论是作为主用的锁相环，还是作为备用锁相环，都能够有效的高精度控制参考时钟和本地时钟之间的时钟相位误差，从而进一步地能够实现主备时钟的平滑切换。此外，若采用专用的FPGA实现时间数据转换、锁相和数字滤波处理等，整个系统设计更加集成、简单和可靠。
Claims (10)
1、一种用于实现时钟相位平滑切换的数字锁相环装置，用于实现主备时钟相位的平滑切换，包括数模转换器、压控晶体振荡器、分频器，其特征在于，进一步包括：参考源处理单元、时间数字转换器、CPU滤波与锁相处理单元，其中，
参考源处理单元，用于对参考时钟源进行分频处理和对多个参考源进行选择处理，并且输出一个参考时钟到所述时间数字转换器；
时间数字转换器，用于对来自参考源处理单元的参考时钟和来自分频器的本地时钟进行鉴频鉴相，并将两者的相位误差转换为相应编码的数字信号输出至CPU滤波与锁相处理单元；
CPU滤波与锁相处理单元，用于对所述数字信号进行相位线性处理、低通数字滤波处理、锁相处理，并输出数字相位误差信号至所述数模转换器；
数模转换器，用于将所述数字相位误差信号进行数模转换，输出相应的模拟压控值到所述压控晶体振荡器；
压控晶体振荡器，用于根据所接收的模拟压控值输出相应振荡频率；
分频器，用于获取所述振荡频率并对其进行相应的分频处理，将与参考频率同频的本地时钟送至时间数字转换器。
2、如权利要求1所述的装置，其特征在于，所述参考源处理单元，在所述数字锁相环装置作为主用时钟产生单元时，用于控制该数字锁相环装置跟踪于参考源；在所述数字锁相环装置作为备用时钟产生单元时，用于控制该数字锁相环装置跟踪于主用时钟。
3、如权利要求1所述的装置，其特征在于，所述时间数字转换器，是高精度时间数字转换器，其分辨率是主备时钟相位差的控制精度，其转换精度与数模转换器的转换精度相当。
4、如权利要求1所述的装置，其特征在于，所述CPU滤波与锁相处理单元通过超前滞后判断、异常数据剔除、数据平均对所述数字信号进行的相位线性处理。
5、如权利要求1所述的装置，其特征在于，所述CPU滤波与锁相处理单元，在捕捉阶段通过设置环路带宽和阻尼系数，对所述数字信号进行鉴频滤波处理；在前后两次时间数字转换器输出值变化小于一个预定值时通过设置环路带宽和阻尼系数，对所述数字信号进行鉴相滤波处理。
6、如权利要求1所述的装置，其特征在于，所述CPU滤波与锁相处理单元，根据所需要的主备时钟相位差偏置值，通过环路稳态相差的牵引处理，逐渐将参考时钟和本地时钟的相位误差牵引至所设置的相位差偏置值。
7、一种基于权利要求1所述数字锁相环装置的锁相方法，其特征在于，包括如下步骤：
(1)利用参考源处理单元依据主备类型对多个参考时钟源进行选择处理，并将选定的一个参考时钟送至时间数字转换器；
(2)利用时间数字转换器将所述参考时钟与来自分频器的本地时钟的相位误差转换为相应编码的数字信号，并将其送至CPU滤波与锁相处理单元；
(3)CPU滤波与锁相处理单元对所述相差数字信号进行滤波和锁相处理；
(4)通过数模转换器将经滤波与锁相处理后的相差数字信号转换为压控晶体振荡器的压控电压值；
(5)依据所述压控电压值，调节所述压控晶体振荡器输出相应的振荡频率，其中一路输出至分频器，
其中，所述分频器对所述振荡频率进行分频处理，输出与参考时钟同频的本地时钟至所述时间数字转换器。
8、如权利要求7所述的方法，其特征在于，步骤(1)包括：
在所述数字锁相环装置作为主用时钟产生单元时，所述参考源处理单元选择参考源作为一个参考时钟输出到所述时间数字转换器；
在所述数字锁相环装置作为备用时钟产生单元时，所述参考源处理单元选择主用时钟作为一个参考时钟输出到所述时间数字转换器。
9、如权利要求7所述的方法，其特征在于，步骤(2)中所述时间数字转换器的分辨率是主备时钟相位差的控制精度，所述时间转换器的转换精度与所述数模转换器的转换精度相当。
10、如权利要求7所述的方法，其特征在于，步骤(3)包括：
(3-1)通过超前滞后判断、异常数据剔除、数据平均对所述相差数字信号进行相位线性化处理；
(3-2)在捕捉阶段设置环路带宽和阻尼系数，对所述相差数字信号进行鉴频滤波处理；
(3-3)当前后两次的TDC输出值变化小于某个预定值时设置环路带宽和阻尼系数，对所述相差数字信号进行鉴相滤波处理；
(3-4)根据所需要的主备时钟相位差偏置值，进行环路稳态相差的牵引处理，逐渐把参考时钟和本地时钟的相位误差牵引到所设置的相位差偏置值。
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