CN109298622A - 集成电路装置、物理量测量装置、电子设备和移动体 - Google Patents

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Abstract

集成电路装置、物理量测量装置、电子设备和移动体。能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。集成电路装置包含：AFE电路(模拟前端电路)，其输入第1信号和第2信号，进行第1信号的波形整形和第2信号的波形整形，将波形整形后的第1信号输出到第1信号线，将波形整形后的第2信号输出到第2信号线；以及时间数字转换电路，其经由第1信号线从AFE电路输入第1信号，经由第2信号线从AFE电路输入第2信号，将所输入的第1信号与第2信号的转变时刻的时间差转换为数字值。而且，第1信号线和第2信号线的至少一方具有等长布线用的冗余布线。

Description

集成电路装置、物理量测量装置、电子设备和移动体
技术领域
本发明涉及集成电路装置、物理量测量装置、电子设备和移动体等。
背景技术
作为将时间转换为数字值的时间数字转换的现有技术，例如具有专利文献1所公开的技术。专利文献1公开了如下的微小时间计测装置，其具有：输出第1时钟脉冲的第1石英振荡器、输出第2时钟脉冲的第2石英振荡器、边沿一致检测电路、同步计数器、微型计算机和发送时刻控制部。边沿一致检测电路检测第1、第2时钟脉冲的同步点。同步计数器与第1、第2时钟脉冲同步地进行计数处理。微型计算机根据同步计数器的值，计算从开始脉冲到停止脉冲的未知时间。发送时刻控制部根据边沿一致检测电路的输出以及同步计数器和微型计算机的值，输出开始脉冲。
专利文献1：日本特开平5-87954号公报
在专利文献1的微小时间计测装置中，未提出减少开始信号、停止信号的信号线的寄生电阻、寄生电容对时间数字转换造成的不良影响的方法。
发明内容
本发明是为了解决上述课题中的至少一部分而完成的，可作为以下方式或形式实现。
本发明的一个方式涉及集成电路装置，该集成电路装置包含：模拟前端电路，其输入第1信号和第2信号，进行所述第1信号的波形整形和所述第2信号的波形整形，将波形整形后的所述第1信号输出到第1信号线，将波形整形后的所述第2信号输出到第2信号线；以及时间数字转换电路，其经由所述第1信号线从所述模拟前端电路输入所述第1信号，经由所述第2信号线从所述模拟前端电路输入所述第2信号，将所输入的所述第1信号与所述第2信号的转变时刻的时间差转换为数字值，所述第1信号线和所述第2信号线的至少一方具有等长布线用的冗余布线。
在本发明的一个方式中，由模拟前端电路波形整形后的第1、第2信号经由第1、第2信号线输入到时间数字转换电路中，进行将第1、第2信号的转变时刻的时间差转换为数字值的时间数字转换。而且，第1信号线、第2信号线的至少一方具有冗余布线，因此，通过使用冗余布线来减少第1信号线与第2信号线的长度差，能够减少信号线的寄生电阻、寄生电容的差。因此，能够减少由于寄生电阻、寄生电容的差而产生的时间数字转换的结果的误差，可实现时间数字转换的性能的提高，该寄生电阻、寄生电容的差由于信号线的长度差而引起。
此外，在本发明的一个方式中，也可以是，所述第1信号线和所述第2信号线双方具有所述冗余布线，所述第1信号线和所述第2信号线中的一个信号线的冗余布线长度比另一个信号线的冗余布线长度长。
这样，在最短路径布线中一个信号线的布线长度变短的情况下，通过增加一个信号线的冗余布线长度，能够实现等长布线。
此外，本发明的一个方式涉及集成电路装置，该集成电路装置包含：模拟前端电路，其输入第1信号和第2信号，进行所述第1信号的波形整形和所述第2信号的波形整形，从第1信号输出端子输出波形整形后的所述第1信号，从第2信号输出端子输出波形整形后的所述第2信号；时间数字转换电路，其从第1信号输入端子输入来自所述模拟前端电路的所述第1信号，从第2信号输入端子输入来自所述模拟前端电路的所述第2信号，将所输入的所述第1信号与所述第2信号的转变时刻的时间差转换为数字值；第1信号线，其将所述第1信号输出端子和所述第1信号输入端子连接起来，第2信号线，其将所述第2信号输出端子和所述第2信号输入端子连接起来，所述第1信号线具有第1冗余布线，所述第2信号线具有第2冗余布线，在设所述第1信号输出端子与所述第1信号输入端子之间的距离为DL1、所述第2信号输出端子与所述第2信号输入端子之间的距离为DL2、所述第1冗余布线的布线长度为RL1、所述第2冗余布线的布线长度为RL2时，DL1<DL2且RL1>RL2、或者DL1>DL2且RL1<RL2。
根据本发明的一个方式，在第1信号输出端子与第1信号输入端子之间的距离DL1短于第2信号输出端子与第2信号输入端子之间的距离DL2时，第1冗余布线的布线长度RL1长于第2冗余布线的布线长度RL2。另一方面，在第2信号输出端子与第2信号输入端子之间的距离DL2短于第1信号输出端子与第1信号输入端子之间的距离DL1时，第2冗余布线的布线长度RL2长于第1冗余布线的布线长度RL1。这样，即使在第1、第2信号线的一个信号线的、信号输出端子与信号输入端子之间的距离短于另一个信号线、且在最短路径布线中一个信号线的布线长度变短的情况下，通过增长一个信号线的冗余布线长度，也能够缩小第1信号线与第2信号线的长度差，能够缩小信号线的寄生电阻、寄生电容的差。因此，能够减少由于寄生电阻、寄生电容的差而产生的时间数字转换的结果的误差，可实现时间数字转换的性能的提高，该寄生电阻、寄生电容的差由于信号线的长度差而引起。
此外，在本发明的一个方式中，也可以是，所述第1信号线和所述第2信号线的布线方向的变化次数相同。
这样，能够抑制由于布线方向的变化次数的差异而引起的时间数字转换的性能下降。
此外，在本发明的一个方式中，也可以是，在所述第1信号线和所述第2信号线的布线部分中的、离所述时间数字转换电路近的一侧的布线部分中，所述第1信号线和所述第2信号线隔着屏蔽线并行布置。
这样，能够利用屏蔽线抑制来自一个信号线的信号噪声传递到另一个信号线的情况。
此外，在本发明的一个方式中，也可以是，在所述第1信号线和所述第2信号线的布线部分中的、离所述时间数字转换电路远的一侧的布线部分中，所述第1信号线和所述第2信号线的至少一方进行冗余布置。
这样，能够在离时间数字转换电路远的一侧的布线部分中进行冗余布置，在离时间数字转换电路近的一侧的布线部分中利用屏蔽线减少信号噪声。
此外，在本发明的一个方式中，也可以是，包含：第1时钟信号生成电路，其具有第1振荡电路，输出由所述第1振荡电路使第1振荡元件振荡而生成的第1时钟信号，第2时钟信号生成电路，其具有第2振荡电路，输出由所述第2振荡电路使第2振荡元件振荡而生成的第2时钟信号，所述时间数字转换电路根据所述第1时钟信号和所述第2时钟信号，进行时间数字转换。
这样，通过使用由第1振荡元件、第2振荡元件生成的第1时钟信号、第2时钟信号进行时间数字转换，能够提高时间数字转换的性能。
此外，在本发明的一个方式中，也可以是，所述第1时钟信号生成电路将所述第1时钟信号输出到第1时钟信号线，所述第2时钟信号生成电路将所述第2时钟信号输出到第2时钟信号线，所述时间数字转换电路利用所述第1时钟信号线从所述第1时钟信号生成电路输入所述第1时钟信号，利用所述第2时钟信号线从所述第2时钟信号生成电路输入所述第2时钟信号，根据所输入的所述第1时钟信号和所述第2时钟信号进行时间数字转换，所述第1时钟信号线和所述第2时钟信号线的至少一方具有等长布线用的冗余布线。
这样，能够使用冗余布线使时钟信号线成为等长布线、使时钟信号线的寄生电阻、寄生电容相同，能够抑制由于时钟信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。
此外，在本发明的一个方式中，也可以是，所述第1时钟信号线和所述第2时钟信号线中的一个时钟信号线的冗余布线长度比另一个时钟信号线的冗余布线长度长。
这样，在最短路径布线中一个时钟信号线的布线长度变短的情况下，通过增长一个时钟信号线的冗余布线长度，也能够实现等长布线。
此外，在本发明的一个方式中，也可以是，在所述第1时钟信号线和所述第2时钟信号线的布线部分中的、离所述时间数字转换电路近的一侧的布线部分中，所述第1时钟信号线和所述第2时钟信号线隔着屏蔽线并行布置。
这样，能够利用屏蔽线抑制来自一个时钟信号线的时钟噪声传递到另一个时钟信号线的情况。
此外，在本发明的一个方式中，也可以是，在所述第1时钟信号线和所述第2时钟信号线的布线部分中的、离所述时间数字转换电路远的一侧的布线部分中，所述第1时钟信号线和所述第2时钟信号线的至少一方进行冗余布置。
这样，能够在离时间数字转换电路远的一侧的布线部分中进行冗余布置，在离时间数字转换电路近的一侧的布线部分中利用屏蔽线减少时钟噪声。
此外，本发明的一个方式涉及集成电路装置，该集成电路装置包含：模拟前端电路，其根据开始信号，从第1开始信号输出端子～第n开始信号输出端子输出波形整形后的第1开始信号～第n开始信号，根据停止信号，从第1停止信号输出端子～第n停止信号输出端子输出波形整形后的第1停止信号～第n停止信号，其中，n为2以上的整数；时间数字转换电路，其从第1开始信号输入端子～第n开始信号输入端子输入来自所述模拟前端电路的所述第1开始信号～所述第n开始信号，从第1停止信号输入端子～第n停止信号输入端子输入来自所述模拟前端电路的所述第1停止信号～所述第n停止信号，根据所输入的所述第1开始信号～所述第n开始信号和所述第1停止信号～所述第n停止信号，进行时间数字转换；第1开始信号线～第n开始信号线，它们将所述第1开始信号输出端子～所述第n开始信号输出端子和所述第1开始信号输入端子～所述第n开始信号输入端子连接起来；以及第1停止信号线～第n停止信号线，它们将所述第1停止信号输出端子～所述第n停止信号输出端子和所述第1停止信号输入端子～所述第n停止信号输入端子连接起来，所述第j停止信号线具有第j冗余布线，其中，1≤j≤n，所述第k停止信号线具有第k冗余布线，其中，1≤k≤n、j≠k，所述第j停止信号输出端子与所述第j停止信号输入端子之间的距离比所述第k停止信号输出端子与所述第k停止信号输入端子之间的距离短，所述第j冗余布线比所述第k冗余布线长。
根据本发明的一个方式，在第j停止信号输出端子与第j停止信号输入端子之间的距离短于第k停止信号输出端子与第k停止信号输入端子之间的距离时，第j停止信号线的第j冗余布线长于第k停止信号线的第k冗余布线。这样，如果使第j停止信号线的第j冗余布线长于第k停止信号线的第k冗余布线，则能够减少第j停止信号线与第k停止信号线的长度差，能够减少停止信号线的寄生电阻、寄生电容的差。因此，能够减少由于寄生电阻、寄生电容的差而产生的时间数字转换的结果的误差，可实现时间数字转换的性能的提高，该寄生电阻、寄生电容的差由于停止信号线的长度差而引起。
此外，在本发明的一个方式中，也可以是，所述第j停止信号线和所述第k停止信号线进行等长布置。
这样，通过使第j、第k停止信号线成为等长布线，可实现时间数字转换的性能的提高。
此外，在本发明的一个方式中，也可以是，该集成电路装置包含端子区域，在该端子区域中配置所述第1信号用的第1信号端子和所述第2信号用的第2信号端子，在设从所述集成电路装置的第1边朝向与所述第1边相对的第2边的方向为第1方向时，所述模拟前端电路配置于所述端子区域的所述第1方向侧，所述时间数字转换电路配置于所述模拟前端电路的所述第1方向侧、以及与所述第1方向交叉的方向侧中的至少一侧。
这样，能够有效地连接第1、第2信号端子与模拟前端电路之间、模拟前端电路与时间数字转换电路之间的信号线，能够抑制由于该信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。
此外，本发明的其他方式涉及物理量测量装置，该物理量测量装置包含上述的集成电路装置。
此外，另外，本发明的其他方式涉及电子设备，该电子设备包含上述的集成电路装置。
另外，本发明的其他方式涉及移动体，该移动体包含上述的集成电路装置。
附图说明
图1是本实施方式的集成电路装置的结构和信号线的布线方法的说明图。
图2是本实施方式的集成电路装置的结构和信号线的布线方法的说明图。
图3是示出使信号线的布线电阻发生变化的情况下的信号延迟量的变化的例子的图。
图4是屏蔽线的布线方法的说明图。
图5是时钟信号生成电路和时间数字转换电路之间的信号线的布线方法的说明图。
图6是AFE电路和时间数字转换电路之间的多个开始信号线、多个停止信号线的布线方法的说明图。
图7是本实施方式的集成电路装置的布局配置例。
图8是本实施方式的集成电路装置的布局配置例。
图9是本实施方式的集成电路装置、物理量测量装置的结构例。
图10是AFE电路、时间数字转换电路的详细结构例。
图11是示出使用了信号STA、STP的物理量测量的例子的图。
图12是说明时间数字转换的例子的信号波形图。
图13是说明时间数字转换的具体方式的信号波形图。
图14是集成电路装置、物理量测量装置的详细结构例。
图15是说明详细结构例的时间数字转换的信号波形图。
图16是本实施方式的第1变形例。
图17是本实施方式的第2变形例。
图18是本实施方式的物理量测量装置的结构例。
图19是电子设备的结构例。
图20是移动体的结构例。
标号说明
XTAL1～XTAL3：振荡元件；P1～P6：端子；CK1、CK2：时钟信号；CKR：基准时钟信号；STA、STP：信号；PSP、PSA：信号端子；SD1～SD4：边；R1、R2：区域；LNR：基准线；TDC1～TDC4：时间数字转换部；CP0～CP4：比较电路；10：集成电路装置；12：处理电路；20：时间数字转换电路；22：运算电路；30：AFE电路；40、41、42：端子区域；44、45、46：逻辑电路；47：I/F电路；50：物理量测量装置；52：封装；53：基座部；54：盖部；101、102、103：振荡电路；119、129：时钟信号生成电路；120、130：PLL电路；121、131：控制信号生成电路；122、124、132、134：分频电路；126、136：相位检测器；128、138：电荷泵电路；206：汽车(移动体)；207：车体；208：控制装置；209：车轮；310：DLL电路；312：选择器；320：调整电路；330：相位比较电路；340、350：DLL电路；342、352：选择器；360：比较器阵列部；500：电子设备；510：通信部；520：处理部；530：操作部；540：显示部；550：存储部。
具体实施方式
以下，详细说明本发明的优选实施方式。另外，以下说明的本实施方式并非不当地限定权利要求书所述的本发明的内容，本实施方式中说明的全部结构并非都是作为本发明的解决手段所必须的。
1.集成电路装置的结构和布线方法
图1示出本实施方式的集成电路装置10的结构例。本实施方式的集成电路装置10(IC)包含AFE电路30(AFE：Analog Front End)和时间数字转换电路20。AFE电路30(模拟前端电路)进行信号的波形整形(缓冲)。例如，将波形钝化的信号的波形整形为矩形波等的信号。AFE电路30(波形整形电路、缓冲电路)输入信号STA(第1信号。开始信号)和信号STP(第2信号。停止信号)。如后述的图7、图8那样，信号STA、STP例如从集成电路装置10的信号端子PSA、PSP输入。然后，AFE电路30进行信号STA和STP的波形整形。例如，利用将波形钝化的信号STA、STP与给定的阈值电压进行比较的比较器、缓冲电路等，进行信号STA、STP的波形整形。然后，AFE电路30将波形整形后的信号STA、STP输出到信号线L1、L2(第1信号线、第2信号线)。信号线L1、L2例如为布置在AFE电路30和时间数字转换电路20之间的布线区域的信号线，例如由铝等的金属层形成。
时间数字转换电路20将信号STA与STP的转变时刻的时间差转换为数字值DQ。时间数字转换电路20经由信号线L1从AFE电路30输入信号STA，经由信号线L2从AFE电路30输入信号STP。从信号线L1、L2输入的信号STA、STP是由AFE30进行波形整形后的信号。时间数字转换电路20将所输入的信号STA和STP的转变时刻的时间差转换为数字值DQ。例如，将波形整形后的信号STA(矩形波信号)与波形整形后的信号STP(矩形波信号)的转变时刻的时间差转换为数字值DQ。另外，时间数字转换例如可以是用于测量绝对时刻等的时间数字转换。
而且，在本实施方式中，信号线L1、L2的至少一方具有等长布线用的冗余布线。例如，信号线L1、L2的至少一方具有冗余布线(迂回布线)，通过该冗余布线实现信号线的等长布线。由此，能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降。而且，信号线L1、L2中的一个信号线的冗余布线长度长于另一个信号线。例如，信号线L1、L2的至少一方具有用于使信号线L1、L2成为等长布线的冗余布线，一个信号线的该冗余布线的布线长度长于另一个信号线。具体而言，信号线L1和L2双方具有冗余布线，另一个信号线的冗余布线长度长于一个信号线。
以图1为例，信号线L1为一个信号线，信号线L2为另一个信号线。而且，信号线L1具有图1的A1所示的等长布线用的冗余布线。此外，作为一个信号线的信号线L1的冗余布线长度长于作为另一个信号线的信号线L2。通过使A1所示的冗余布线形成为信号线L1，实现了使信号线L1、L2的布线长度相同(大致相同)的等长布线。另外，在图1中，信号线L1具有等长布线用的冗余布线，但信号线L2也可以具有等长布线用的冗余布线，信号线L1、L2双方也可以具有等长布线用的冗余布线。此外，在图1中，也可以是，信号线L1的冗余布线长度长于信号线L2，L2的冗余布线长度也可以长于L1。即，也可以是，一个信号线为信号线L2，另一个信号线为信号线L1。在以下说明的其它例子中也同样如此。
例如，等长布线用的冗余布线是为了使信号线成为等长布线而冗余地形成的布线。例如，不是以最短的路径进行布线，而是进行使信号线的路径迂回的冗余布线，缩小2个信号线的布线长度的差，优选使布线长度相同(大致相同)。此外，使信号线成为等长布线是指，使2个信号线的布线长度相同。但是，无需使两者的布线长度完全相同，在时间数字转换的分辨率允许的误差范围内、或者由于AFE电路30的波形整形而产生的误差的范围内，两者的布线长度大致相同即可。此外，在图1中，为了使信号线L1、L2成为等长布线，进行了A1所示的等长布线用的冗余布线，但本实施方式的等长布线用的冗余布线不限于此。例如，如后述的图6所示，在AFE电路30和时间数字转换电路20通过多个开始信号线或多个停止信号线连接起来的情况下，可以是使开始信号线彼此、停止信号线彼此成为等长布线的冗余布线。此外，冗余布线长度较长可以是如图1所示那样仅一个信号线具有冗余布线、另一个信号线不具有冗余布线的情况。或者，也可以是一个信号线和另一个信号线双方具有冗余布线、一个信号线的冗余布线的布线长度长于另一个信号线的冗余布线的布线长度的情况。例如，在图2中，作为一个信号线的信号线L1具有E1、E2所示的冗余布线，作为另一个信号线的信号线L2具有E3所示的冗余布线。而且，具有E1、E2所示的2个冗余布线的一个信号线L1的冗余布线长度长于仅具有E3所示的1个冗余布线的另一个信号线L2的冗余布线长度。此外，冗余布线长度例如为通过进行冗余布线而增加的布线的长度。例如是相对于最短路径布线增加的布线的长度。
此外，冗余布线是指，虽然能够以最短路径布线，但特意迂回地布置信号线。例如，在图1中，信号线L1是将AFE电路30的信号输出端子Q1和时间数字转换电路20的信号输入端子I1连接起来的信号线。信号线L2是将AFE电路30的信号输出端子Q2和时间数字转换电路20的信号输入端子I2连接起来的信号线。而且，在以最短路径将信号输出端子Q1和信号输入端子I1连接起来的情况下，本来无需冗余布线，但在图1中进行特意如A1所示使信号线迂回的等长布线用的冗余布线。即，本来无需变更图1的C1、C2、C3所示的信号线L1的布线方向，在C1的部分处笔直地朝上方布置即可，但是，为了使信号线L1、L2成为等长布线，特意使布线方向发生变化。由此，能够使信号线L1和L2的寄生电阻、寄生电容相同，能够抑制由于寄生电阻、寄生电容而引起的时间数字转换的性能的下降。
例如，图3是示出信号延迟量的与信号线的布线电阻变化相应的变化的仿真结果。在图3中，将信号线的寄生电容固定为1pF。例如，当布线电阻由于寄生电阻成分而发生变化时，如果电阻变化10Ω，则信号延迟量变化4～6ps左右。因此，在由于信号线L1、L2的布线长度不同而使两者的寄生电阻、寄生电容产生差异时，由于与该差异对应的信号延迟量的差，导致信号STA与STP的转变时刻的时间差不同于本来的时间差。例如，本来的时间差为TDF，但由于寄生电阻、寄生电容，导致由时间数字转换电路20测量的时间差产生TDF±α这样的误差α。而且，如后所述，在本实施方式中，为了实现高精度的时间数字转换，时间数字转换的分辨率Δt例如变得如10ps以下(优选为1ps)那样非常小。因此，当信号线L1、L2的布线电阻的差例如为10Ω时，上述时间差的误差如4～6ps左右那样，成为与分辨率Δt相同或者分辨率Δt以上，使时间数字转换的性能下降。关于此点，在本实施方式中，如图1、图2所示，信号线L1、L2的至少一方具有等长布线用的冗余布线(A1、E1～E3)。例如，一个信号线的冗余布线长度长于另一个信号线。由此，能够使信号线L1、L2成为等长布线，使L1、L2的寄生电阻、寄生电容相同。因此，能够防止由于信号线的寄生电阻、寄生电容而使信号STA与STP的转变时刻的时间差产生误差(α)的情形，可实现时间数字转换的性能的提高。
此外，在本实施方式中，信号线L1和L2中的一个信号线的、AFE电路30的信号输出端子与时间数字转换电路20的信号输入端子之间的距离短于另一个信号线。具体而言，AFE电路30进行信号STA和STP的波形整形，从信号输出端子Q1(第1信号输出端子)输出波形整形后的信号STA，从信号输出端子Q2(第2信号输出端子)输出波形整形后的信号STP。此外，时间数字转换电路20从信号输入端子I1(第1信号输入端子)输入来自AFE电路30的信号STA(波形整形后的信号STA)，从信号输入端子I2(第2信号输入端子)输入来自AFE电路30的信号STP(波形整形后的信号STP)，将所输入的信号STA与STP的转变时刻的时间差转换为数字值。而且，集成电路装置10包含：信号线L1，其将信号输出端子Q1和信号输入端子I1连接起来；以及信号线L2，其将信号输出端子Q2和信号输入端子I2连接起来，信号线L1例如具有图2的E1、E2所示的第1冗余布线，信号线L2例如具有E3所示的第2冗余布线。设信号输出端子Q1与信号输入端子I1之间的距离为DL1、信号输出端子Q2与信号输入端子I2之间的距离为DL2。此外，设第1冗余布线(E1、E2)的布线长度为RL1、第2冗余布线(E3)的布线长度为RL2。这时，在本实施方式中，DL1<DL2且RL1>RL2、或者DL1>DL2且RL1<RL2的关系成立。
例如，在图2中，信号输出端子Q1与信号输入端子I1的距离DL1短于信号输出端子Q2与信号输入端子I2的距离DL2。这样，在DL1<DL2时，以信号线L1的第1冗余布线(E1、E2)的布线长度RL1长于信号线L2的第2冗余布线(E3)的布线长度RL2的方式布置L1、L2。即，DL1<DL2且RL1>RL2成立。例如，由于距离DL1<DL2，因此，当以最短路径连结信号输出端子和信号输入端子时，将信号输出端子Q2和信号输入端子I2连接起来的信号线L2的布线长度长于将信号输出端子Q1和信号输入端子I1连接起来的信号线L1的布线长度。因此，信号线L1、L2的布线长度产生差异，由于因与该差异对应的寄生电阻、寄生电容引起的信号延迟量的差，导致信号STA与STP的转变时刻的时间差与本来的时间差不同，造成时间数字转换的性能的下降。
关于此点，在本实施方式中，信号输出端子与信号输入端子的距离较短侧的信号线L1的冗余布线长度(RL1)长于端子间的距离较长侧的信号线L2的冗余布线长度(RL2)。因此，在信号输出端子与信号输入端子的距离存在差异的情况下，也能够使信号线L1、L2成为等长布线，可实现时间数字转换的性能的提高。
另外，在图2中示出了信号输出端子Q1与信号输入端子I1之间的距离DL1短于信号输出端子Q2与信号输入端子I2之间的距离DL2、即DL1<DL2的情况，但在本实施方式中，不限于此。例如，也可以是距离DL2短于距离DL1，即DL1>DL2。而且，在DL1>DL2时，以信号线L2的第2冗余布线的布线长度RL2长于信号线L1的第1冗余布线的布线长度RL1的方式布置L1、L2。即，DL1>DL2且RL1<RL2成立。这样，在信号输出端子与信号输入端子的距离存在差异的情况下，也能够使信号线L1、L2成为等长布线，可实现时间数字转换的性能的提高。
另外，信号输出端子Q1、Q2的位置是在AFE电路30的电路块中被定义为信号STA、STP的输出端子的位置，例如是输出信号STA、STP的缓冲电路的输出端子(输出节点)的位置。此外，信号输入端子I1、I2的位置是在时间数字转换电路20的电路块中被定义为信号STA、STP的输入端子的位置，例如是输入信号STA、STP的缓冲电路的输入端子(输入节点)的位置。
此外，在本实施方式中，信号线L1和L2的布线方向的变化次数相同。即，以布线方向的变化次数相同的方式布置信号线L1、L2。例如，在图1中，信号线L1的布线方向在C1、C2、C3、C4的位置处发生变化，信号线L2的布线方向在D1、D2、D3、D4的位置处发生变化。即，信号线L1的布线方向在C1～C4的4个拐角处发生90度变化，信号线L2的布线方向在D1～D4的4个拐角处发生90度变化。因此，信号线L1和L2的布线方向的变化次数为4个，为相同数量。信号线的薄层电阻(sheet resistance)在布线方向发生变化的位置和布线方向笔直而不发生变化的位置处不同。因此，在信号线L1、L2的布线方向的变化次数不同时，即使信号线L1、L2为等长布线，布线电阻(寄生电阻)也产生差异。因此，由于信号延迟量的差，导致信号STA与STP的转变时刻的时间差产生误差，该信号延迟量的差由于该布线电阻的差异而引起。特别是在布线方向的变化次数较多的情况下，该误差也变大，难以实现时间数字转换的高性能化。关于此点，在本实施方式中，信号线L1和L2布置成布线方向的变化次数相同。因此，即使薄层电阻在布线方向发生变化的位置和不发生变化的位置处具有差异，也能够防止产生由于薄层电阻的差异而引起的信号延迟量的差的情况。因此，能够防止信号STA与STP的转变时刻的时间差产生误差的情形，可实现时间数字转换的性能的提高。
此外，在本实施方式中，布置抑制信号噪声与由信号线L1、L2传递的信号STA、STP重叠的情况的屏蔽线。例如，在图4中，在信号线L1、L2之间布置屏蔽线SL。更具体而言，在信号线L1的两侧布置屏蔽线SL、SL1，在信号线L2的两侧布置屏蔽线SL、SL2。这些屏蔽线SL、SL1、SL2例如设定为规定的电位(接地电位GND等)。而且，在本实施方式中，如图4所示，在信号线L1、L2的布线部分中的、离时间数字转换电路20近的一侧的布线部分即E4所示的部分中，信号线L1、L2隔着屏蔽线SL并行布置。并行布置例如是指2个信号线相互平行(大致平行)地布置。例如，信号线L1、L2布置成与屏蔽线SL平行(大致平行)。这样，能够利用屏蔽线SL抑制来自L1、L2的一个信号线的信号噪声传递到另一个信号线的情况，可实现时间数字转换的性能的提高。
此外，在本实施方式中，在信号线L1和L2的布线部分中的、离时间数字转换电路20远的一侧的布线部分即E5所示的部分中，对L1、L2的至少一方进行了冗余布线。例如，在图4的E5所示的部分中，对信号线L1进行了冗余布线。或者，也可以如图2那样对信号线L1、L2双方进行冗余布线。这样，能够在离时间数字转换电路20远的一侧的布线部分中进行冗余布线以后，在离时间数字转换电路20近的一侧的布线部分中，进行隔着屏蔽线SL的信号线L1、L2的并行布置。由此，能够一边减少信号噪声的不良影响，一边进行有效的信号布线。例如，在图4中，来自AFE电路30的信号输出端子Q1、Q2的信号线L1、L2布置成朝向信号输出端子Q1、Q2的中央附近侧相互接近。例如，在图4中，信号线L1从信号输出端子Q1朝右方向侧布置，信号线L2从信号输出端子Q2朝左方向侧布置。这时，进行E5所示的冗余布线。而且，在信号线L1、L2在信号输出端子Q1、Q2的中央附近侧的位置处接近以后，L1、L2隔着屏蔽线SL并行布置，与时间数字转换电路20的信号输入端子I1、I2连接。由此，能够利用屏蔽线SL抑制来自一个信号线的信号噪声传递到另一个信号线的情况。另外，例如，在将信号线L1、L2的布线部分划分为离时间数字转换电路20近的一侧和离时间数字转换电路20远的一侧的情况下，离时间数字转换电路20近的一侧的布线部分是被划分为与时间数字转换电路20靠近的一侧的布线部分。离时间数字转换电路20远的一侧的布线部分是被划分为与时间数字转换电路20的一侧分离的布线部分。
此外，在本实施方式中，如图5所示，集成电路装置10可以包含时钟信号生成电路119、129。时钟信号生成电路119(第1时钟信号生成电路)具有振荡电路101(第1振荡电路)，输出由振荡电路101使后述的图9的振荡元件XTAL1(第1振荡元件)振荡而生成的时钟信号CK1(第1时钟信号)。时钟信号生成电路129(第2时钟信号生成电路)具有振荡电路102(第2振荡电路)，输出由振荡电路102使振荡元件XTAL2(第2振荡元件)振而生成的时钟信号CK2(第2时钟信号)。如果能够使用由这样的振荡元件XTAL1、XTAL2生成的时钟信号CK1、CK2进行时间数字转换，则与仅使用半导体元件的延迟元件的方法相比，能够提高时间数字转换的性能。特别是，如果使用石英振动子作为振荡元件XTAL1、XTAL2，则具有能够将由于温度变动等环境变动而引起的时钟信号CK1、CK2的时钟频率变动抑制在最小限度的优点。
而且，时钟信号生成电路119将时钟信号CK1输出到时钟信号线LC1(第1时钟信号线)。例如，从信号输出端子QC1输出时钟信号CK1。时钟信号生成电路129将时钟信号CK2输出到时钟信号线LC2(第2时钟信号线)。例如，从信号输出端子QC2输出时钟信号CK2。时间数字转换电路20利用时钟信号线LC1从时钟信号生成电路119输入时钟信号CK1，利用时钟信号线LC2从时钟信号生成电路129输入时钟信号CK2。例如，时间数字转换电路20向信号输入端子IC1输入时钟信号CK1，向信号输入端子IC2输入时钟信号CK2，根据所输入的时钟信号CK1、CK2，进行时间数字转换。
而且，在本实施方式中，时钟信号线LC1、LC2的至少一方具有等长布线用的冗余布线。由此，能够抑制由于时钟信号线的寄生电阻、寄生电容引起的时间数字转换的性能下降。而且，时钟信号线LC1、LC2中的一个信号线的冗余布线长度长于另一个信号线。例如，LC1、LC2的至少一方具有用于使时钟信号线LC1、LC2成为等长布线的冗余布线。而且，另一个信号线的冗余布线的布线长度长于一个信号线。以图5为例，LC1为一个时钟信号线，LC2为另一个时钟信号线。而且，时钟信号线LC1具有图5的E7所示的等长布线用的冗余布线，冗余布线长度长于LC2。通过使E7所示的冗余布线形成为时钟信号线LC1，能够使LC1、LC2成为等长布线。因此，能够抑制由于时钟信号线的寄生电阻、寄生电容导致时钟信号CK1、CK2的信号延迟量产生差异、时间数字转换的性能下降的情况。例如，在本实施方式中，如在后述的图12、图13中说明那样，通过使时钟信号CK1、CK2的时钟间时间差TR以Δt、2Δt、3Δt…这样的方式按照每个时钟周期而每次增加Δt，实现了时间数字转换。当由于时钟信号线的寄生电阻、寄生电容导致时钟信号CK1、CK2的信号延迟量产生差异时，上述时钟间时间差TR产生误差，使时间数字转换的性能下降。关于此点，在本实施方式中，时钟信号线LC1、LC2的至少一方具有等长布线用的冗余布线。而且，例如，一个时钟信号线的冗余布线长度长于另一个时钟信号线。由此，能够使时钟信号线LC1、LC2成为等长布线，能够使LC1、LC2的寄生电阻、寄生电容相同。因此，能够防止由于时钟信号线的寄生电阻、寄生电容导致时钟间时间差TR产生误差的情形，可实现时间数字转换的性能的提高。
此外，在本实施方式中，一个时钟信号线的、时钟信号生成电路119、129的信号输出端子与时间数字转换电路20的信号输入端子之间的距离短于另一个时钟信号线。例如，在图5中，时钟信号生成电路119的信号输出端子QC1与时间数字转换电路20的信号输入端子IC1之间的距离DLC1短于时钟信号生成电路129的信号输出端子QC2与时间数字转换电路20的信号输入端子IC2之间的距离DLC2。在该情况下，在本实施方式中，延长信号输出端子与信号输入端子的距离较短侧的时钟信号线的冗余布线长度。例如，在图5中，时钟信号线LC1中的距离DLC1短于时钟信号线LC2中的距离DLC2，因此，延长距离DLC1侧的时钟信号线LC1的冗余布线长度。因此，在信号输出端子与信号输入端子的距离存在差异的情况下，也能够使时钟信号线成为等长布线，能够抑制时钟间时间差TR产生误差的情况，可实现时间数字转换的性能的提高。
此外，在本实施方式中，时钟信号线LC1、LC2布置成布线方向的变化次数相同。因此，即使薄层电阻在布线方向变化的位置和不变化的位置处具有差异，也能够通过使布线方向的变化次数相同，防止产生由于薄层电阻的差异而引起的信号延迟量的差的情况。因此，能够防止时钟间时间差TR产生误差的情形，可实现时间数字转换的性能的提高。
此外，在本实施方式中，如图5所示，在时钟信号线LC1、LC2的布线部分中的、离时间数字转换电路20近的一侧的布线部分即E6所示的部分中，LC1和LC2隔着屏蔽线SL并行布置。这样，能够利用屏蔽线SLC抑制来自LC1、LC2的一个时钟信号线的时钟噪声传递到另一个时钟信号线的情况，可实现时间数字转换的性能的提高。此外，在本实施方式中，在时钟信号线LC1和LC2的布线部分中的、离时间数字转换电路20远的一侧的布线部分即E7所示的部分中，对LC1、LC2的至少一方进行了冗余布线。例如，在图5中，对时钟信号线LC1进行了冗余布线。或者，也可以是，对时钟信号线LC2进行冗余布线，或对LC1、LC2双方进行冗余布线。这样，能够在离时间数字转换电路20远的一侧的布线部分中进行冗余布线以后，在离时间数字转换电路20近的一侧的布线部分中，进行隔着屏蔽线SLC的时钟信号线LC1、LC2的并行布置。由此，能够一边减少噪声的不良影响，一边进行有效的信号布线。例如，在图5中，来自时钟信号生成电路119、129的信号输出端子QC1、QC2的时钟信号线LC1、LC2布置成朝向信号输出端子QC1、QC2的中央附近侧相互接近。例如，在图5中，时钟信号线LC1从信号输出端子QC1朝右方向侧布置，时钟信号线LC2从信号输出端子QC2朝左方向侧布置。这时，进行E7所示的冗余布线。而且，在时钟信号线LC1、LC2在信号输出端子QC1、QC2的中央附近侧的位置处接近以后，LC1、LC2隔着屏蔽线SLC并行布置，与时间数字转换电路20的信号输入端子IC1、IC2连接。由此，能够利用屏蔽线SLC抑制来自一个时钟信号线的时钟噪声传递到另一个时钟信号线的情况。
此外，在图6中，时间数字转换电路20包含时间数字转换部TDC1～TDC4(第1～第n时间数字转换部)。使用后述的图10对这些时间数字转换部TDC1～TDC4的详细情况进行说明。AFE电路30根据作为信号STA的开始信号，将波形整形后的开始信号STA1～STA4(第1～第n开始信号(n为2以上的整数))输出到开始信号线LA1～LA4(第1～第n开始信号线)。例如，通过比较器对信号STA的电压电平与给定的阈值电压进行比较，由多个缓冲电路对比较器的输出信号进行缓冲，由此，将开始信号STA1～STA4输出到开始信号线LA1～LA4。此外，AFE电路30根据作为信号STP的停止信号，将波形整形后的停止信号STP1～STP4(第1～第n停止信号)输出到停止信号线LP1～LP4(第1～第n停止信号线)。例如，通过多个比较器对信号STP与多个阈值电压进行比较，由多个缓冲电路对多个比较器的输出信号进行缓冲，由此，将停止信号STP1～STP4输出到停止信号线LP1～LP4。即，AFE电路30根据开始信号(STA)，从信号输出端子QA1～QA4(第1～第n开始信号输出端子)输出波形整形后的开始信号STA1～STA4，根据停止信号(STP)，从信号输出端子QP1～QP4(第1～第n停止信号输出端子)输出波形整形后的停止信号STP1～STP4。
时间数字转换电路20经由开始信号线LA1～LA4从AFE电路30输入开始信号STA1～STA4，经由停止信号线LP1～LP4从AFE电路30输入停止信号STP1～STP4。即，时间数字转换电路20从信号输入端子IA1～IA4输入来自AFE电路30的开始信号STA1～STA4，从信号输入端子IP1～IP4输入来自AFE电路30的停止信号STP1～STP4。
而且，时间数字转换电路20根据所输入的开始信号STA1～STA4和停止信号STP1～STP4，进行时间数字转换。例如，进行将开始信号STA1与停止信号STP1的转变时刻的时间差转换为数字值的时间数字转换，输出DQ1。时间数字转换部TDC1进行该时间数字转换。同样，进行将STA2与STP2、STA3与STP3、STA4与STP4的转变时刻的时间差转换为数字值的时间数字转换，输出DQ2、DQ3、DQ4。时间数字转换部TDC2、TDC3、TDC4进行这些时间数字转换。时间数字转换电路20根据这些输出值DQ1～DQ4，求出信号STA与STP的转变时刻的时间差即最终的数字值DQ。
而且，在本实施方式中，第1～第n停止信号线(LP1～LP4)中的第j停止信号线的冗余布线长度长于第k停止信号线(1≤j≤n、1≤k≤n、j≠k)。例如，第j停止信号线和第k停止信号线进行等长布置。同样，第1～第n开始信号线(LA1～LA4)中的第j开始信号线的冗余布线长度长于第k开始信号线。例如，第j开始信号线和第k开始信号线进行等长布置。具体而言，本实施方式的集成电路装置10包含：第1～第n开始信号线(LA1～LA4)，它们将第1～第n开始信号输出端子(QA1～QA4)和第1～第n开始信号输入端子(IA1～IA4)连接起来；以及第1～第n停止信号线(LP1～LP4)，它们将第1～第n停止信号输出端子(QP1～QP4)和第1～第n停止信号输入端子(IP1～IP4)连接起来。而且，第j停止信号线具有第j冗余布线，第k停止信号线具有第k冗余布线。而且，第j停止信号输出端子与第j停止信号输入端子之间的距离短于第k停止信号输出端子与第k停止信号输入端子之间的距离，第j冗余布线长于第k冗余布线。
例如，在图6中，停止信号线LP3(广义而言为第j停止信号线)的冗余布线长于停止信号线LP4(广义而言为第k停止信号线)。具体而言，信号输出端子QP3(广义而言为第j停止信号输出端子)与信号输入端子IP3(广义而言为第j停止信号输入端子)之间的距离短于信号输出端子QP4(广义而言为第k停止信号输出端子)与信号输入端子IP4(广义而言为第k停止信号输入端子)之间的距离。而且，停止信号线LP3的冗余布线(第j冗余布线)长于停止信号线LP4的冗余布线(第k冗余布线)。例如，停止信号线LP3具有F1所示的冗余布线。而且，通过使停止信号线LP3的冗余布线长度比停止信号线LP4长，使LP3和LP4成为等长布线。同样，开始信号线LA3(广义而言为第j开始信号线)的冗余布线比开始信号线LA4(广义而言为第k开始信号线)长，由此，使LA3和LA4成为等长布线。
此外，LP2(第j停止信号线)的冗余布线比LP3(第k停止信号线)长。具体而言，QP2(第j停止信号输出端子)与IP2(第j停止信号输入端子)之间的距离比QP3(第k停止信号输出端子)与IP3(第k停止信号输入端子)之间的距离短。而且，LP2的冗余布线(第j冗余布线)比LP3的冗余布线(第k冗余布线)长。同样，LA2(第j开始信号线)的冗余布线比LA3(第k开始信号线)长。例如，LP3、LA3具有F1所示的冗余布线(第k冗余布线)，但如F2、F3、F4所示，LP2、LA2具有比它们长的冗余布线(第j冗余布线)，由此，使LP2和LP3、以及LA2和LA3成为等长布线。此外，LP2、LA2具有F2、F3、F4所示的冗余布线，如F5、F6、F7所示，LP1、LA1具有比它们长的冗余布线，由此，使LP1和LP2、以及LA1和LA2成为等长布线。
这样，在图6中，在AFE电路30和时间数字转换电路20利用多个停止信号线(LP1～LP4)、多个开始信号线(LA1～LA4)连接起来的情况下，以彼此成为等长布线的方式对多个停止信号线、多个开始信号线进行布置。即，通过调整冗余布线的长度，能够进行多个停止信号线、多个开始信号线的等长布置。例如，相比于信号输出端子(QA1～QA4、QP1～QP4)与信号输入端子(IA1～IA4、IP1～IP4)之间的距离较长的停止信号线、开始信号线，延长该距离较长的停止信号线、开始信号线的冗余布线。由此，在图6所示的连接结构的情况下，也能够实现多个停止信号线的等长布线、多个开始信号线的等长布线。此外，还能够实现各停止信号线与各开始信号线之间的等长布线。例如，如后述那样，在使用通过对信号STP的电压电平与多个阈值电压进行比较而生成的停止信号STP1～STP4、以及开始信号STA1～STA4进行时间数字转换的方法中，确定信号STP的斜率信息，求出最终的数字值DQ。在该情况下，通过使停止信号线LP1～LP4、开始信号线LA1～LA4成为等长布线，能够减少由于这些信号线的寄生电阻、寄生电容引起的不良影响。因此，能够确定更加正确的斜率信息，求出最终的数字值DQ，可实现时间数字转换的性能的提高。
2.集成电路装置的布局配置例
图7示出集成电路装置10的布局配置例。集成电路装置10包含端子区域40、AFE电路30、时间数字转换电路20。此外，可以包含时钟信号生成电路119、129、振荡电路103、端子区域41、42、逻辑电路44、45、46、I/F电路47。在图7中，设从集成电路装置10(半导体芯片)的边SD1(第1边)朝向相对的边SD2(第2边)的方向为DR1(第1方向)、与DR1交叉(正交)的方向为DR2(第2方向)。此外，设与DR1以及DR2交叉(正交)的方向为DR3(第3方向)、DR1的相反方向为DR4(第4方向)、DR2的相反方向为DR5(第5方向)。DR1是沿着集成电路装置10的边SD3、SD4(第3边、第4边)的方向，DR2是沿着集成电路装置10的边SD1、SD2的方向，DR3是与集成电路装置10的基板(半导体基板)交叉(正交)的方向。另外，也可以是，DR2为左方向，DR5为右方向。
在端子区域40(I/O区域)上配置信号STA用(第1信号用)的信号端子PSA(第1信号端子)、信号STP用(第2信号用)的信号端子PSP(第2信号端子)。并且，可以在端子区域40上配置电源用(VDD、VSS)的端子等。这些信号端子PSA、PSP例如是作为集成电路装置10的IC的焊盘。此外，端子区域40是包围多个端子的区域，是沿着集成电路装置10的边SD1的区域。端子区域40是以方向DR2为长度方向的区域。此外，集成电路装置10具有沿着边SD3的端子区域41、沿着边SD4的端子区域42，在端子区域41、42中也配置有多个端子。端子区域41、42是以方向DR1为长度方向的区域。
而且，在设从集成电路装置10的边SD1朝向相对的边SD2的方向为DR1的情况下，AFE电路30配置于端子区域40的方向DR1侧(第1方向侧)。时间数字转换电路20配置于AFE电路30的方向DR1侧、以及与DR1交叉的方向侧中的至少一侧。这里，与方向DR1交叉的方向侧是DR2侧、或者作为DR2的相反方向的DR5侧中的至少一侧。在图7中，时间数字转换电路20配置于AFE电路30的方向DR1侧。例如，在配置有信号端子PSA、PSP的端子区域40与时间数字转换电路20之间配置AFE电路30。例如，端子区域40和AFE电路30在方向DR1上相邻配置。AFE电路30和时间数字转换电路20在方向DR1上相邻配置。相邻配置例如是以在其间不夹设电路块(电路元件)的方式配置。电路块例如是配置有多个电路元件(晶体管等)的给定面积的区域。
根据图7的配置结构，例如能够缩短端子区域40与AFE电路30之间的距离，能够以最短的路径将来自信号端子PSA、PSP的信号STA、STP的信号线和AFE电路30连接。此外，能够缩短AFE电路30与时间数字转换电路20之间的距离，能够有效地将来自AFE电路30的波形整形后的信号STA、STP的信号线和时间数字转换电路20连接起来。因此，能够抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降，能够提高时间数字转换的性能(精度、分辨率)。例如，能够在AFE电路30与时间数字转换电路20之间的布线区域中，利用在图1～图4、图6中说明的方法布置信号线，抑制由于信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降，可实现时间数字转换的性能的提高。
例如，在上述专利文献1的现有技术中，未设置对停止脉冲、开始脉冲进行波形整形的电路。因此，使用钝化的波形的信号进行时间数字转换，因此，难以提高时间数字转换的性能。与此相对，在本实施方式中，在集成电路装置10内设置有进行波形整形的AFE电路30。因此，能够进行来自信号端子PSA、PSP的信号STA、STP的波形整形，输入到时间数字转换电路20。由此，时间数字转换电路20能够使用接近矩形波的信号进行时间数字转换，能够提高时间数字转换的性能。此外，在专利文献1的现有技术中，各电路块通过独立的电路部件实现，因此，电路块间通过电路基板的布线进行连接。因此，该信号线的寄生电阻、寄生电容变大，在时间数字转换中使性能下降。与此相对，在本实施方式中，AFE电路30、时间数字转换电路20集成在集成电路装置10中。因此，能够在作为半导体芯片的集成电路装置10内，近距离地布局配置AFE电路30、时间数字转换电路20等电路块。因此，与现有技术的方法相比，能够减少电路块间的寄生电阻、寄生电容造成的不良影响，能够提高时间数字转换的性能。
此外，在图7中，作为图5的时钟信号生成电路119、129，设置有PLL电路120、130。PLL电路120(第1PLL电路)包含：振荡电路101；以及控制信号生成电路121(第1控制信号生成电路)，其将控制振荡频率的控制信号输出到振荡电路101。PLL电路130(第2PLL电路)包含：振荡电路102；以及控制信号生成电路131(第2控制信号生成电路)，其将控制振荡频率的控制信号输出到振荡电路102。例如，控制信号生成电路121、131输出的控制信号是控制电压，振荡电路101、102是压控型振荡电路(VCO)，其振荡频率根据该控制电压进行控制。但是，控制信号也可以是数字信号，在该情况下，振荡电路101、102是振荡频率根据数字信号进行控制的电路。此外，控制信号也可以是控制电流，振荡电路101、102也可以是振荡频率根据该控制电流进行控制的电路。这样，如果使用PLL电路120、130作为时钟信号生成电路119、129，则可实现时钟信号CK1、CK2的精度的提高。例如，还能够使时钟信号CK1和CK2进行相位同步，能够将时钟信号CK1、CK2之间的频率关系、相位关系保持为规定关系。由此，可实现时间数字转换的进一步的性能提高。另外，使用后述的图14对PLL电路120、130进行详细说明。
而且，在图7中，PLL电路120、130(第1、第2时钟信号生成电路)配置于时间数字转换电路20的方向DR1侧。例如，在AFE电路30与PLL电路120、130之间配置时间数字转换电路20。例如，PLL电路120、130和时间数字转换电路20相邻配置，配置成其间不夹设电路块。这样，能够缩短PLL电路120、130与时间数字转换电路20之间的距离，能够有效地连接来自PLL电路120、130的时钟信号CK1、CK2的时钟信号线和时间数字转换电路20。例如，能够在PLL电路120、130与时间数字转换电路20之间的布线区域中，通过在图5中说明的方法布置时钟信号线。因此，能够抑制由于时钟信号线的寄生电阻、寄生电容而引起的时间数字转换的性能下降，能够提高时间数字转换的性能。
此外，集成电路装置10包含振荡电路103(第3振荡电路)，该振荡电路103通过使后述的图9的振荡元件XTAL3(第3振荡元件)振荡，生成基准时钟信号CKR。而且，PLL电路120生成与基准时钟信号CKR相位同步的时钟信号CK1，PLL电路130生成与基准时钟信号CKR相位同步的时钟信号CK2。通过使时钟信号CK1、CK2与基准时钟信号CKR相位同步，CK1、CK2进行相位同步，能够将CK1、CK2的频率关系、相位关系保持为规定关系。而且，振荡电路103配置于PLL电路120、130的方向DR1侧。这样，PLL电路120、130能够从位于方向DR1侧的振荡电路103接收基准时钟信号CKR，生成时钟信号CK1、CK2，向位于作为DR1的相反方向的方向DR4侧的时间数字转换电路20供给所生成的时钟信号CK1、CK2。此外，如后述的图18那样，在集成电路装置10上搭载振荡元件XTAL1、XTAL2、XTAL3的情况下，能够将与振荡电路103连接的振荡元件XTAL3安装在振荡电路103的上方，该振荡电路103配置于PLL电路120、130的方向DR1侧。
另外，逻辑电路44、45进行各种处理，通过例如门阵列等自动配置布线等实现。I/F电路47是与外部器件之间进行基于通信的接口处理的电路。例如，I/F电路47进行基于PECL(Positive Emitter Coupled Logic)、LVDS(Low Voltage Differential Signaling)等低振幅的差分信号的高速串行接口处理。能够由I/F电路47进行时钟信号CK1、CK2、基准时钟信号CKR的时钟频率等的监视。此外，在集成电路装置10中设置有与振荡电路101连接的端子P1、P2(第1振荡用端子、第2振荡用端子)、以及与振荡电路102连接的端子P3、P4(第3振荡用端子、第4振荡用端子)。此外，设置有与振荡电路103连接的端子P5、P6(第5振荡用端子、第6振荡用端子)。
此外，在图7中，区域R1、R2(第1区域、第2区域)是由沿着方向DR1的基准线LNR划分的集成电路装置10的区域。基准线LNR是通过集成电路装置10的例如中央的假想的线。在该情况下，PLL电路120配置于由基准线LNR划分的区域R1，PLL电路130配置于由LNR划分的区域R2。例如，PLL电路120、130以基准线LNR为对称轴而线对称地配置。这样，在将振荡元件XTAL1、XTAL2搭载在集成电路装置10上的情况下，能够将振荡元件XTAL1、PLL电路120配置于区域R1侧，将振荡元件XTAL2、PLL电路130配置于区域R2侧。因此，可实现集成电路装置10的布局配置的高效化、振荡元件XTAL1、XTAL2在集成电路装置10上的安装配置的高效化。在图7中，时间数字转换电路20、逻辑电路44、46也是以基准线LNR为对称轴的线对称配置。时间数字转换电路20的时间数字转换部TDC1、TDC2、信号STP用的信号端子PSP设置在区域R1上，时间数字转换部TDC3、TDC4、信号STA用的信号端子PSA设置在区域R2上。通过采用这种对称的布局配置，例如，容易在区域R1和R2中使信号线的寄生电阻或寄生电容成为等效，能够提高时间数字转换的性能。
图8示出集成电路装置10的其它布局配置例。例如，在图7中，时间数字转换部TDC1～TDC4配置于AFE电路30的方向DR1侧。与此相对，在图8中，TDC1～TDC4中的2个(K个)时间数字转换部TDC2、TDC3配置于AFE电路30的DR1侧，剩余的2个(L个)时间数字转换部TDC1、TDC4配置于AFE电路30的与DR1交叉的方向侧。这样，能够不仅有效利用AFE电路30的方向DR1侧，还有效利用与DR1交叉的DR2侧、DR5侧的空间来配置时间数字转换电路20。另外，还能够实施这样的变形：以在与AFE电路30之间夹设电路块的方式配置TDC1～TDC4中的若干个。
3.集成电路装置、物理量测量装置的结构例
图9示出集成电路装置10和包含集成电路装置10的物理量测量装置50的结构例。集成电路装置10包含AFE电路30、时间数字转换电路20和PLL电路120、130。此外，集成电路装置10可以包含振荡电路103、处理电路12、信号端子PSA、PSP、振荡用的端子P1～P6。而且，物理量测量装置50包含振荡元件XTAL1～XTAL3和集成电路装置10。
AFE电路30进行来自信号端子PSA、PSP的信号STA、STP的波形整形。时间数字转换电路20将波形整形后的信号STA、STP的转变时刻的时间差转换为数字值DQ。振荡电路103进行使振荡元件XTAL3振荡的振荡动作，生成时钟频率为fr的基准时钟信号CKR。PLL电路120、130分别生成与基准时钟信号CKR相位同步的时钟信号CK1、CK2。具体而言，PLL电路120的控制信号生成电路121通过将基于来自振荡电路101的时钟信号CK1与来自振荡电路103的基准时钟信号CKR的相位比较的控制信号SC1输出到振荡电路101，使CK1与CKR进行相位同步。此外，PLL电路130的控制信号生成电路131通过将基于来自振荡电路102的时钟信号CK2与来自振荡电路103的基准时钟信号CKR的相位比较的控制信号SC2输出到振荡电路102，使CK2与CKR进行相位同步。时钟信号CK1、CK2与基准时钟信号CKR进行相位同步，由此，CK1、CK2进行相位同步，能够将CK1、CK2的频率关系、相位关系保持为规定关系。例如，在设CK1、CK2的时钟频率为f1、f2的情况下，由PLL电路120、130(同步化电路、控制部)进行保持N/f1＝M/f2的频率关系(N、M为2以上的相互不同的整数)的控制。如果使用这样的时钟信号CK1、CK2进行时间数字转换，则能够将CK1、CK2设定为适当的频率关系而执行时间数字转换，因此，能够实现高性能的时间数字转换。另外，处理电路12进行集成电路装置10的控制处理、运算处理等各种处理。处理电路12通过图7、图8的逻辑电路44、45、46等实现。此外，除缓冲电路、电阻、电容器等电路元件以外，振荡电路101、102、103还能够包含供给振荡电路用电源的电源电路(稳压器)等。
图10示出AFE电路30、时间数字转换电路20的详细结构例。AFE电路30通过对信号STP(第2信号。停止信号)的电压电平与多个阈值电压Vth1～Vth4进行比较，输出停止信号STP1～STP4(第1～第n停止信号)。STP1～STP4是波形整形后的停止信号。此外，AFE电路30根据信号STA(第1信号。开始信号)，输出开始信号STA1～STA4(第1～第n开始信号)。STA1～STA4是波形整形后的开始信号。另外，在自主型的情况下，开始信号STA1～STA4不从AFE电路30输入，而在时间数字转换电路20的内部生成。
AFE电路30包含：比较电路CP0(波形整形电路)，其输入信号STA，输出开始信号STA1～STA4；以及比较电路CP1～CP4(波形整形电路)，它们输入信号STP，输出停止信号STP1～STP4。比较电路CP0包含：比较器，其对信号STA的电压电平与阈值电压Vth0进行比较；以及第1～第4缓冲电路，它们对该比较器的输出信号进行缓冲，输出开始信号STA1～STA4。比较电路CP1包含：比较器，其对信号STP的电压电平与阈值电压Vth1进行比较；以及缓冲电路，其对该比较器的输出信号进行缓冲，输出停止信号STP1。同样，比较电路CP2、CP3、CP4分别包含：比较器，其对信号STP的电压电平与阈值电压Vth2、Vth3、Vth4进行比较；以及缓冲电路，其对比较器的输出信号进行缓冲，输出停止信号STP2、STP3、STP4。而且，时间数字转换部TDC1进行将开始信号STA1与停止信号STP1的转变时刻的时间差转换为数字值的处理，输出DQ1。同样，时间数字转换部TDC2、TDC3、TDC4分别进行将开始信号STA2、STA3、STA4与停止信号STP2、STP3、STP4的转变时刻的时间差转换为数字值的处理，输出DQ2～DQ4。而且，时间数字转换电路20包含运算电路22，运算电路22根据来自时间数字转换部TDC1～TDC4的输出值DQ1～DQ4进行运算处理，求出对应于信号STA与STP的转变时刻的时间差的数字值DQ。
比较电路CP1～CP4的阈值电压Vth1～Vth4(第1～第4阈值电压)为相互不同的电压，例如，Vth1<Vth2<Vth3<Vth4的关系成立。这样，比较电路CP1～CP4通过使用相互不同的阈值电压Vth1～Vth4进行与信号STP的电压比较，能够获得信号STP的斜率信息。因此，运算电路22根据时间数字转换部TDC1～TDC4的输出值DQ1～DQ4进行运算处理，由此，能够根据信号STP的斜率信息确定信号STP的准确的转变时刻，求出对应于信号STA与STP的转变时刻的时间差的数字值DQ。特别是，从受光部等接收器件输入的信号STP是比信号STA钝化的波形，使用了这种斜率信息的运算处理是有效的。
4.时间数字转换
接着，说明时间数字转换的详细例。图11是示出信号STA(开始信号)与信号STP(停止信号)的关系的图。时间数字转换电路20将信号STA与STP的转变时刻的时间差TDF转换为数字值DQ。另外，在图11中，TDF为信号STA与STP的上升的转变时刻间(上升沿间)的时间差，但也可以为信号STA与STP的下降的转变时刻间(下降沿间)的时间差。例如，在本实施方式中，如图11所示，使用信号STA将照射光(例如激光)射出到对象物(例如汽车的周围的物体)。然后，通过来自对象物的反射光的接收，生成信号STP。例如，通过对受光信号进行波形整形，生成信号STP。由此，通过将信号STA与STP的转变时刻的时间差TDF转换为数字值DQ，例如能够以飞行时间(TOF)的方式，测量与对象物之间的距离作为物理量，能够在例如汽车的自动驾驶、机器人的动作控制等中利用。或者，在本实施方式中，使用信号STA将发送声波(例如超声波)发送到对象物(例如生物体)。而且，通过接收来自对象物的接收声波，生成信号STP。由此，能够测量与对象物之间的距离等，能够进行基于超声波的生物体信息的测量等。另外，在图11中，也可以通过信号STA对发送数据进行发送，使用基于接收数据的接收的信号STP，由此，测量从发送了发送数据起至接收到接收数据为止的时间。此外，由本实施方式的物理量测量装置测量的物理量不限于时间、距离，还可以考虑流量、流速、频率、速度、加速度、角速度或角加速度等各种物理量。
图12是说明本实施方式的时间数字转换方法的信号波形图。在相位同步时刻TMA进行了时钟信号CK1、CK2的相位同步，时钟信号CK1、CK2的转变时刻一致。然后，时钟信号CK1、CK2的时钟间时间差TR(相位差)如Δt、2Δt、3Δt……这样，按照每个时钟周期(CCT)而每次增加Δt。而且，在下一个相位同步时刻TMB，例如进行了时钟信号CK1、CK2的相位同步，时钟信号CK1、CK2的转变时刻一致。
在本实施方式中，使用多个振荡元件XTAL1、XTAL2，使用其时钟频率差将时间转换为数字值。即，时间数字转换电路20以与时钟频率f1、f2的频率差|f1-f2|对应的分辨率将时间转换为数字值。例如，利用游标卡尺的原理将时间转换为数字值。由此，能够使用频率差|f1-f2|设定时刻数字转换的分辨率，能够实现时间数字转换的精度、分辨率等性能的提高等。具体而言，时间数字转换的分辨率(时间分辨率)能够表示为Δt＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)。而且，时间数字转换电路20以Δt＝|1/f1-1/f2|＝|f1-f2|/(f1×f2)的分辨率Δt将时间转换为数字值。分辨率表示为Δt＝|f1-f2|/(f1×f2)，为与频率差|f1-f2|对应的分辨率。
由此，能够通过时钟频率f1、f2的设定，设定时刻数字转换的分辨率。例如，通过减少频率差|f1-f2|，能够减少分辨率Δt，能够实现高分辨率的时间数字转换。此外，通过将时钟频率f1、f2设为较高的频率，能够减少分辨率Δt，能够实现高分辨率的时间数字转换。而且，如果使用振荡XTAL1、XTAL2生成时钟信号CK1、CK2，则与使用半导体元件的延迟元件的情况相比，还可实现时间数字转换的精度的提高。特别是在本实施方式中，使用了石英振子作为振荡元件XTAL1、XTAL2，因此，能够将由于制造偏差或温度变动等环境变动而引起的时钟频率f1、f2的变动抑制在最小限度。因此，还能够将分辨率Δt＝|f1-f2|/(f1×f2)的变动抑制在最小限度，能够实现时间数字转换的进一步的高性能化。
如图12所示，相位同步时刻TMA和TMB之间的期间TAB的长度为与时钟信号CK1的N个时钟数对应的长度。此外，期间TAB的长度为与时钟信号CK2的M个时钟数对应的长度。这里，N、M为2以上的相互不同的整数。在图12中，N＝17、M＝16、N-M＝1。此外，TAB＝N/f1＝M/f2的关系成立。如果设f2＝16MHz，N＝17，M＝16，则f1＝17MHz，N/f1＝M/f2的关系式成立。例如，控制振荡电路101、102中的至少一个振荡电路，使得N/f1＝M/f2的关系成立。由此，在相位同步时刻TMA，在时钟信号CK1、CK2的转变时刻一致后，时钟间时间差TR如Δt、2Δt、3Δt……这样每次增加Δt。然后，在下一个相位同步时刻TMB，时钟信号CK1、CK2的转变时刻一致，时钟间时间差TR为0。然后，时钟间时间差TR按照每个时钟周期而每次增加Δt。
这样，通过生成在相位同步时刻为0、然后每次增加Δt(分辨率)的时钟间时间差TR，能够实现以分辨率Δt将时间转换为数字值的时间数字转换。而且，在以分辨率Δt进行的时间数字转换的处理中，如图12所示，能够唯一地确定期间TAB内的各时钟周期(CCT)的时钟间时间差TR，因此，能够实现时间数字转换的处理、电路结构的简化。此外，通过使时钟信号CK1、CK2的转变时刻在相位同步时刻TMA、TMB一致(大体一致)，还能够实现时间数字转换的精度提高等。
例如，在上述专利文献1的现有方法中，考虑如下这样的方法：作为第1、第2石英振荡器的设计上的时钟频率的关系，使N/f1＝M/f2的关系成立。然而，第1、第2石英振荡器的时钟频率由于制造偏差或温度变动等环境变动的原因而发生变动。因此，即使在设计上使N/f1＝M/f2的关系成立，在实际的产品中，N/f1＝M/f2的关系也不成立。因此，转变时刻发生偏移等，时间数字转换的转换精度降低。
与此相对，在本实施方式中，在存在因制造偏差或环境变动引起的时钟频率变动的情况下，例如，也由PLL电路120、130(同步化电路)以使时钟信号CK1、CK2成为给定的频率关系或相位关系的方式，控制振荡电路101、102中的至少一个振荡电路。由此，调整时钟信号CK1、CK2的频率关系、相位关系，以补偿因制造偏差或环境变动引起的变动。因此，在存在这种变动的情况下，也能够实现适当的时间数字转换。此外，能够防止因时钟信号CK1、CK2的转变时刻在相位同步时刻TMA、TMB的偏移引起的转换误差，能够实现时间数字转换的高性能化。
这样，在本实施方式中，以使N/f1＝M/f2的关系式成立的方式控制振荡电路。此外，用Δt＝|f1-f2|/(f1×f2)的关系式表示时间数字转换的分辨率。因此，下式(1)成立。
Δt＝|N-M|/(N×f2)＝|N-M|/(M×f1)(1)
这样，能够与时间数字转换所要求的分辨率Δt对应地设定N、M等，生成时钟信号CK1、CK2。例如，作为时间数字转换的分辨率，要求Δt＝2ns(纳秒)的分辨率，时钟信号CK2的时钟频率为f2＝100MHz。在该情况下，在上式(1)中，通过设定为N＝5、M＝4，能够实现分辨率Δt＝|5-4|/(5×f2)＝2ns的时间数字转换。这时，根据N/f1＝M/f2的关系式，时钟信号CK1的时钟频率为f1＝(N/M)×f2＝125MHz。此外，作为时间数字转换的分辨率，要求Δt＝1ps(皮秒)的分辨率，时钟信号CK2的时钟频率为f2＝122.865MHz。在该情况下，在上式(1)中，通过设定为N＝8139、M＝8138，能够实现分辨率Δt＝|8139-8138|/(8139×f2)＝1ps的时间数字转换。这时，根据N/f1＝M/f2的关系式，时钟信号CK1的时钟频率为f1＝(N/M)×f2＝122.880MHz。
此外，在图12中，在相位同步时刻TMA之后，作为第1～第i时钟周期(i为2以上的整数)中的时钟信号CK1、CK2的转变时刻的时间差的时钟间时间差TR为Δt～i×Δt。例如，在相位同步时刻TMA之后，在第1时钟周期(CCT＝1)中，TR＝Δt。同样，在第2～第15时钟周期(CCT＝2～15)中，TR＝2Δt～15Δt。即，第j时钟周期(1≤j≤i)中的时钟间时间差为TR＝j×Δt。
在该情况下，在本实施方式中，通过确定信号STA与STP的转变时刻的时间差TDF与作为时钟信号CK1、CK2的转变时刻的时钟间时间差的TR＝Δt～i×Δt中的哪一个对应来求出与TR对应的数字值DQ。例如，在图12的B1所示的时钟周期(CCT＝5)中，TR＝5Δt。而且，信号STA、STP的时间差TDF比TR＝5Δt长，TDF>TR＝5Δt。在B2所示的时钟周期(CCT＝14)中，TR＝14Δt。而且，TDF比TR＝14Δt短，TDF<TR＝14Δt。在B3所示的时钟周期(CCT＝10)中，TR＝10Δt。而且，TDF与TR＝10Δt相等(大致相同)，TDF＝TR＝10Δt。因此，确定出信号STA、STP的时间差TDF与TR＝10Δt对应。其结果，可以判断为，对应于时间差TDF的数字值DQ例如是与TR＝10Δt对应的数字值。这样，能够实现在相位同步时刻TMA之后利用每次增加Δt的时钟间时间差TR求出信号STA与STP的时间差TDF的时间数字转换。
图13是本实施方式的时间数字转换的具体方式的一例。例如，设相位同步时刻TMA、TMB之间的期间为更新期间TP。具体而言，时钟信号CK1、CK2的第1、第2相位同步时刻之间的期间是更新期间TP1，第2、第3相位同步时刻之间的期间是更新期间TP2，第3、第4相位同步时刻之间的期间是更新期间TP3。更新期间TP2是TP1的下一个更新期间，TP3是TP2的下一个更新期间。以后的更新期间也同样如此。
在该情况下，时间数字转换电路20在更新期间TP1中、例如第5时钟周期(第m时钟周期。m为1以上的整数)中产生信号STA，取得与所产生的信号STA对应地使信号电平变化的信号STP。然后，进行用于比较第5时钟周期中的信号STA与STP的时间差TDF和时钟间时间差TR＝5Δt的处理。这里，得到TDF比TR＝5Δt长的比较处理的结果。
在更新期间TP1的下一个更新期间TP2中，在根据更新期间TP1中的比较处理的结果而设定的第14时钟周期(第n时钟周期。n为1以上的整数。m和n为相互不同的整数)中产生信号STA，取得与所产生的信号STA对应地使信号电平变化的信号STP。例如，在更新期间TP1中，得到TDF比TR＝5Δt长的比较处理的结果。因此，在下一个更新期间TP2中，设定使TR变得更长的时钟周期。例如，在更新期间TP1中，在TR＝5Δt的第5时钟周期中产生了信号STA，但是在更新期间TP2中，在TR＝14Δt的第14时钟周期中产生信号STA。然后，进行用于比较第14时钟周期中的TDF和TR＝14Δt的处理。这里，得到TDF比TR＝14Δt短的比较处理的结果。
在更新期间TP2的下一个更新期间TP3中，在根据更新期间TP2中的比较处理的结果而设定的第10时钟周期(CCT＝10)中产生信号STA。例如，在更新期间TP2中，得到TDF比TR＝14Δt短的比较处理的结果，因此，设定使得TR变得更短的时钟周期。例如，在TR＝10Δt的第10时钟周期中产生了信号STA。然后，进行用于比较第10时钟周期中的TDF和TR＝10Δt的处理。这里，得到TDF与TR＝10Δt相同(大致相同)的比较处理的结果。因此，可判断为，对应于时间差TDF的数字值DQ是与TR＝10Δt对应的数字值。
这样，在图13中，上次的更新期间中的比较处理的结果被反馈，从而在本次的更新期间中设定产生信号STA的时钟周期，进行TDF与TR的比较处理。这样，通过反馈上次的更新期间中的比较处理的结果，能够使时间数字转换高速化。此外，在作为测量对象的时间或物理量动态地变化的情况下，也能够实现追随该动态变化的时间数字转换。
另外，本实施方式的时间数字转换能够实施各种变形。例如，也可以采用如下方法(重复方法)：通过在进行时间计测的1次测量期间中多次产生信号STA并进行多次(例如1000次以上)的相位比较，求出与时间差TDF对应的数字值DQ。或者，在图13中，将对产生信号STA的时钟周期进行指定的时钟周期指定值(时钟周期指定信息)存储到集成电路装置10的存储部(寄存器)中。而且，也可以采用如下方法(时钟周期指定值的更新方法)：通过根据各更新期间TP1、TP2、TP3……中的信号STP与时钟信号CK2的相位比较结果进行依次更新存储部所存储的时钟周期指定值的处理，求出对应于时间差TDF的数字值DQ。或者，也可以采用如下方法(二分检索方法)：通过二分检索，以与时钟频率f1、f2的频率差对应的分辨率求出对应于信号STA与STP的转变时刻的时间差TDF的数字值DQ。具体而言，通过二分检索实现基于信号STP与时钟信号CK2的相位比较结果的时钟周期指定值的更新。或者，也可以在通过二分检索的方法缩小了数字值DQ的检索范围之后，在与该检索范围对应的期间内，通过时钟周期指定值的更新方法，按照每个时钟周期产生信号STA并进行相位比较，求出最终的数字值DQ。或者，也可以是，不在集成电路装置10的内部自主产生信号STA，而根据从集成电路装置10的外部输入的信号STA、以及使用振荡元件XTAL1、XTAL2而生成的时钟信号CK1、CK2，求出对应于信号STA与STP的转变时刻的时间差TDF的数字值DQ。例如，也可以一边通过振荡电路101、102使振荡元件XTAL1、XTAL2以自由运行的方式进行振荡动作，一边进行时间数字转换。
5.集成电路装置的详细结构例
图14示出集成电路装置10的详细结构例。图14的集成电路装置10包含PLL电路120、130和振荡电路103。PLL电路120按照每个第1相位同步时刻(每个第1期间)，使时钟信号CK1与基准时钟信号CKR进行相位同步(使转变时刻一致)。PLL电路130按照每个第2相位同步时刻(每个第2期间)，使时钟信号CK2与基准时钟信号CKR进行相位同步(使转变时刻一致)。由此，时钟信号CK1、CK2进行相位同步。基准时钟信号CKR的时钟频率fr是与时钟信号CK1、CK2的时钟频率f1、f2不同的频率，例如是比f1、f2低的频率。通过使用石英振子作为振荡元件XTAL3，能够生成抖动、相位误差较小的高精度的基准时钟信号CKR，其结果，还能够减少时钟信号CK1、CK2的抖动、相位误差，能够实现时间数字转换的高精度化等。
PLL电路120包含分频电路122、124、以及相位检测器126。分频电路122进行使CK1的时钟频率f1成为1/N1的分频，输出时钟频率成为f1/N1的分频时钟信号DCK1。分频电路124进行使CKR的时钟频率fr成为1/M1的分频，输出时钟频率成为fr/M1的分频时钟信号DCK2。而且，相位检测器126进行DCK1与DCK2之间的相位比较，将增大/减小信号即信号PQ1输出到电荷泵电路128。而且，振荡电路101(VCXO)进行振荡元件XTAL1的振荡动作，生成时钟信号CK1，该振荡元件XTAL1的振荡频率根据来自电荷泵电路128的控制电压VC1而受到控制。PLL电路130包含分频电路132、134、以及相位检测器136。分频电路132进行使CK2的时钟频率f2成为1/N2的分频，输出时钟频率成为f2/N2的分频时钟信号DCK3。分频电路134进行使CKR的时钟频率fr成为1/M2的分频，输出时钟频率成为fr/M2的分频时钟信号DCK4。而且，相位检测器136进行DCK3与DCK4之间的相位比较，将增大/减小信号即信号PQ2输出到电荷泵电路138。而且，振荡电路102(VCXO)进行振荡元件XTAL2的振荡动作，生成时钟信号CK2，该振荡元件XTAL2的振荡频率根据来自电荷泵电路138的控制电压VC2而受到控制。
另外，图7、图8的控制信号生成电路121通过分频电路122、124、相位检测器126、电荷泵电路128实现，控制信号生成电路131通过分频电路132、134、相位检测器136、电荷泵电路138实现。
图15是说明图14的集成电路装置10的动作的信号波形图。另外，在图15中为了简化说明，示出了设定为N1＝4、M1＝3、N2＝5、M2＝4的例子，但实际上，N1、M1、N2、M2被设定为非常大的数。
如图15所示，对CK1进行N1＝4分频而得到的信号为DCK1，对CKR进行M1＝3分频而得到的信号为DCK2，按照每个期间T12进行相位同步。即，由PLL电路120进行CK1与CKR的相位同步，使得T12＝N1/f1＝M1/fr的关系成立。此外，对CK2进行N2＝5分频而得到的信号为DCK3，对CKR进行M2＝4分频而得到的信号为DCK4，按照每个期间T34进行相位同步。即，由PLL电路130进行CK2与CKR的相位同步，使得T34＝N2/f2＝M2/fr的关系成立。这样，CK1与CKR按照每个期间T12进行相位同步，CK2与CKR按照每个期间T34进行相位同步，由此，使得CK1、CK2按照每个期间TAB进行相位同步。这里，TAB＝T12×M2＝T34×M1的关系成立。例如，在M2＝4、M1＝3的情况下，TAB＝T12×4＝T34×3。
图14的分频电路122、124、132、134的分频比N1、M1、N2、M2实际上被设定为非常大的数。例如，在基准时钟信号CKR的时钟频率为fr＝101MHz的情况下，通过将分频比设定为N1＝101、M1＝100，利用PLL电路120生成f1＝102.01MHz的时钟信号CK1。此外，通过将分频比设定为N2＝102、M2＝101，利用PLL电路130生成f2＝102MHz的时钟信号CK2。由此，可以将时间数字转换的分辨率设定为Δt＝|1/f1-1/f2|＝0.96ps(皮秒)，能够实现高分辨率的时间数字转换。
另外，N1和M1为2以上的不同的整数，N2和M2也为2以上的不同的整数。此外，N1、M1中的至少1个和N2、M2中的至少1个为不同的整数。此外，优选的是，N1和N2的最大公约数为1，最小公倍数为N1×N2，M1和M2的最大公约数为1，最小公倍数为M1×M2。此外，在本实施方式中，以使|N1×M2-N2×M1|＝1的关系成立的方式设定N1、M1、N2、M2。以设定为N1＝4、M1＝3、N2＝5、M2＝4的图15为例，|N1×M2-N2×M1|＝|4×4-5×3|＝1。这意味着，16个CK1的长度等于15个CK2的长度。这样，CK1与CK2按照每个期间TAB偏移1个时钟周期(1个时钟期间)，能够实现利用游标卡尺原理的时间数字转换。
在图14、图15中，按照每个短于期间TAB的期间T12进行CK1与CKR的相位同步，按照短于期间TAB的期间T34进行CK2与CKR的相位同步。因此，与仅设置1个PLL电路的后述结构例相比，进行相位比较的频度增多，能够实现时钟信号CK1、CK2的抖动(累积抖动)、相位噪声的减少等。特别是，在将N1、M1、N2、M2设定为较大的数以实现高分辨率的Δt的情况下，在仅设置1个PLL电路的结构例中，期间TAB的长度变得非常长，由于误差的累计会导致抖动、相位误差变大。与此相对，在图14、图15中，由于按照短于期间TAB的期间T12、T34进行相位比较，因此，能够减少累计误差，能够减少抖动、相位误差。
另外，图14的PLL电路120、130为模拟方式的电路结构，但也可以采用数字方式(ADPLL)的电路结构。在该情况下，各PLL电路(120、130)可以通过具有计数器和TDC的相位检测器、数字运算部等实现。计数器生成如下的数字数据，该数字数据相当于基准时钟信号(CKR)的时钟频率(fr)除以时钟信号(CK1、CK2)的时钟频率(f1、f2)而得到的结果的整数部分。TDC生成相当于该除法运算结果的小数部分的数字数据。与上述整数部分和小数部分的加法运算结果对应的数字数据被输出至数字运算部。数字运算部根据设定频率数据(FCW1、FCW2)和来自相位检测器的比较结果的数字数据，检测与设定频率数据之间的相位误差，进行相位误差的平滑化处理，从而生成频率控制数据，输出至振荡电路(101、102)。振荡电路根据频率控制数据来控制振荡频率，生成时钟信号(CK1、CK2)。
此外，在本实施方式中，主要说明了设置3个振荡元件XTAL1～XTAL3的情况，但本实施方式不限于此，振荡元件的个数也可以是2个，还可以是4个以上。例如，在图14中，设置有2个PLL电路120、130，也可以构成为仅设置1个PLL电路。例如，PLL电路进行由第1振荡电路生成的时钟信号CK1与由该PLL电路具有的第2振荡电路(VCXO)生成的时钟信号CK2的相位比较，根据相位比较结果(控制电压)，控制第2振荡电路的振荡频率，使CK1和CK2进行相位同步。在该情况下，仅设置第1、第2振荡电路用的2个振荡元件即可。
此外，本实施方式的振荡电路101～103例如能够通过振荡用缓冲电路、设置在缓冲电路的输入侧与输出侧之间的反馈用电路元件(电容器、电阻)、设置在缓冲电路的输入侧和输出侧的一方的振荡频率调整用可变电容电路实现。缓冲电路可以通过1级或者多级(奇数级)的反相器电路实现，也可以是由双极型晶体管和电流源构成的缓冲电路。可变电容电路也可以是根据控制电压控制电容值的可变电容二极管(varactor)，也可以是根据振荡控制用的数字值控制电容值的电路。此外，振荡用的第1端子(P1、P3、P5)例如与各振荡电路101～103的输入侧(栅极侧、基极侧)和输出侧(漏极侧、集电极侧)的一侧连接，第2端子(P2、P4、P6)与另一侧连接。
6.变形例
接着，说明本实施方式的变形例。在上述图12、图13中，对自主产生信号STA的自主型时间数字转换进行了说明。在自主型的情况下，集成电路装置10从例如图7的信号端子PSA向外部输出所产生的信号STA。然后，具有脉冲器等的外部驱动电路根据所输出的信号STA，向发光部等发送器件输出开始脉冲(驱动信号)。例如，在由微型计算机等外部处理装置控制驱动电路的情况下，可以将信号STA输出到该处理装置，该处理装置指示驱动电路输出开始脉冲。此外，驱动电路可以内置于发光部等发送器件。而且，从受光部等接收器件向集成电路装置10的信号端子PSP输入作为停止脉冲的信号STP，进行时间数字转换。
在该情况下，在从集成电路装置10的信号STA的输出时刻到驱动电路的开始脉冲的输出时刻之间具有由于信号延迟引起的时间差，该时间差成为时间数字转换值的偏移。为了去除这样的偏移，例如，使驱动电路输出的开始脉冲(或者处理装置的开始指示信号)返回到集成电路装置10侧，将该开始脉冲(开始指示信号)作为信号STA’输入到图7的信号端子PSA即可。这时，可以将信号端子PSA作为输入输出兼用端子，从信号端子PSA输出信号STA，并且将来自驱动电路的信号STA’输入到信号端子PSA。或者，也可以与信号端子PSA单独地设置信号STA的输出用的端子。而且，时间数字转换电路20通过在图12、图13中所说明的方法，求出从自主产生的信号STA的转变时刻到从外部驱动电路(处理装置)输入的信号STA’的转变时刻为止的时间差TDSTA。此外，求出从信号STA的转变时刻到信号STP的转变时刻为止的时间差TDSTP。例如，时间差TDSTA由第1时间数字转换部求出，时间差TDSTP由第2时间数字转换部求出。而且，根据这些时间差的差分值(TDSTP-TDSTA)求出最终的时间数字转换值(DQ)即可。这样，能够去除由于上述信号延迟的时间差引起的偏移，能够实现更加适当的时间数字转换。另外，无需始终求出时间差TDSTA，例如，也可以仅在电源接通时等初始设定时求出。
此外，时间数字转换电路20可以是不自主产生信号STA的无源型电路。在图16、图17中，作为本实施方式的第1、第2变形例，示出无源型的时间数字转换电路20的结构例。
图16的时间数字转换电路20包含调整电路320、DLL电路310(DLL：Delay lockedLoop)、选择器312、相位比较电路330。DLL电路310包含多个延迟元件DE1～DEn。在第1模式中，选择器312选择时钟信号CK1，将CK1作为信号SLQ输入到DLL电路310。而且，调整电路320根据来自延迟元件DE1～DEn的延迟时钟信号DLCK1～DLCKn和时钟信号CK2，调整成各延迟元件中的延迟量为Δt＝|1/f1-1/f2|。DE1～DEn的各延迟元件具有缓冲电路、与缓冲电路的输出节点连接的可变电容式电容器、或者向缓冲电路供给电流的可变电流源。而且，调整电路320通过使用SCT1～SCTn的各控制信号来调整可变电容式电容器的电容值或者可变电流源的电流值，调整成各延迟元件中的延迟量为Δt＝|1/f1-1/f2|。在第2模式中，选择器312选择信号STA，将STA作为信号SLQ输入到DLL电路310。而且，相位比较电路330的相位比较器LT1～LTn对来自DLL电路310的延迟时钟信号DLCK1～DLCKn的相位与信号STP的相位进行比较。而且，在信号STP的转变时刻处于延迟时钟信号DLCKi-1与DLCKi之间的情况下，相位比较器LTi的输出信号LQi为有效。由此，能够确定为信号STA与STP的转变时刻的时间差TDF例如为i×Δt，能够进行分辨率Δt＝|1/f1-1/f2|的时间数字转换。
图17是2D游标型的例子，时间数字转换电路20包含DLL电路340、350、选择器342、352、比较器阵列部360。与图16同样，DLL电路340包含多个延迟元件，来自多个延迟元件的延迟时钟信号DKA1～DKAn输出至比较器阵列部360。DLL电路350也包含多个延迟元件，来自多个延迟元件的延迟时钟信号DKB1～DKBm输出至比较器阵列部360。而且，DLL电路340、350根据多个延迟元件中的至少1个延迟元件的输出，对延迟元件的延迟时间(延迟量)进行反馈控制，将延迟元件的延迟时间锁定为期望的延迟时间。比较器阵列部360具有n列m行的相位比较器LT11～LTnm，根据这些相位比较器LT11～LTnm中的相位比较结果即数字信号DLQ11～DLQnm，求出对应于信号STA与STP的时间差的数字值。
在第1模式中，选择器342、352分别选择时钟信号CK1、CK2，将CK1作为信号SLQ1输入到DLL电路340，将CK2作为信号SLQ2输入到DLL电路350。而且，DLL电路340以使多个延迟元件整体的延迟时间为时钟信号CK1的1个周期的时间TCK1的方式，锁定各延迟元件的延迟时间。DLL电路350以使整体的延迟时间为时钟信号CK2的1个周期的时间TCK2的方式，锁定各延迟元件的延迟时间。时钟信号CK1、CK2的时钟频率设定为f1<f2(TCK1>TCK2)，DLL电路340、350的延迟元件的级数n、m为n＝m＝k，是相同的。因此，DLL电路340的延迟元件的延迟时间DLA＝TCK1/k比DLL电路350的延迟元件的延迟时间DLB＝TCK2/k长。而且，在第2模式中，利用选择器342、352，将信号STA输入到DLL电路340，将信号STP输入到DLL电路350。信号STA的转变时刻比信号STP的转变时刻早，但DLL电路340中的延迟元件的延迟时间DLA比DLL电路350中的延迟时间DLB长。因此，利用公知的方法，根据来自比较器阵列部360的数字信号DLQ11～DLQnm，确定信号STA的转变时刻超过信号STP的转变时刻的时间，由此，求出对应于信号STA与STP的时间差的数字值。
在图16、图17的时间数字转换电路20中，使用时钟信号CK1、CK2进行时间数字转换，该时钟信号CK1、CK2是使用振荡元件XTAL1、XTAL2而生成的。因此，与仅使用半导体元件的延迟时间的现有方法相比，可实现时间数字转换的高性能化。特别是，通过利用PLL电路等同步化电路使时钟信号CK1、CK2进行相位同步，具有可实现时间数字转换的进一步高性能化、处理的简化的优点。
7.物理量测量装置、电子设备、移动体
图18示出本实施方式的物理量测量装置50(振动器件)的结构例。物理量测量装置50包含集成电路装置10和振荡元件XTAL1、XTAL2、XTAL3。此外，物理量测量装置50包含封装52，该封装52收纳集成电路装置10、振荡元件XTAL1～XTAL3，封装52例如由基座部53和盖部54构成。基座部53是由陶瓷等绝缘材料构成的例如箱型等的部件，盖部54是与基座部53接合的例如平板状等的部件。在基座部53的例如底面上设有用于与外部设备连接的外部连接端子(外部电极)。在由基座部53和盖部54形成的内部空间S(空腔)内，对集成电路装置10、振荡元件XTAL1～XTAL3进行气密地密封并收纳。
振荡元件XTAL1～XTAL3例如通过石英振动片等振动片(压电振动片)实现。例如，通过切角为AT切或SC切等的进行厚度剪切振动的石英振动片等实现。但是，本实施方式的振荡元件XTAL1～XTAL3不限于此，例如能够通过厚度剪切振动型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片实现。
振荡元件XTAL1、XTAL2、XTAL3被支承部SM1、SM2、SM3支承在集成电路装置10(IC芯片)的上方。支承部SM1、SM2、SM3例如通过形成在图7、图8的集成电路装置10的端子P1、P3、P5上的突起状的连接电极即凸块(金属凸块)实现。集成电路装置10的端子P1、P3、P5和振荡元件XTAL1、XTAL2、XTAL3的下部电极(广义而言为一侧电极。未图示)利用作为支承部SM1、SM2、SM3的凸块进行电连接，被单点支承在集成电路装置10上。集成电路装置10的端子P2、P4、P6和振荡元件XTAL1、XTAL2、XTAL3的上部电极(广义而言为另一侧电极。未图示)利用线键合等进行电连接。由此，可实现能够将多个振荡元件XTAL1～XTAL3安装在集成电路装置10的紧上方并能够将振荡元件XTAL1～XTAL3和集成电路装置10紧凑地收纳在封装52内的小型的物理量测量装置50。这里，安装在紧上方例如表示在集成电路装置10与振荡元件XTAL1～XTAL3之间不隔着部件和元件的情况下将振荡元件XTAL1～XTAL3安装在集成电路装置10上。例如，配置成在侧视时集成电路装置10和振荡元件XTAL1～XTAL3平行(大致平行)、集成电路装置10的主面和振荡元件XTAL1～XTAL3的主面相对。集成电路装置10与振荡元件XTAL1～XTAL3的主面间的距离较短，是与凸块的高度对应的距离。
图19示出包含本实施方式的集成电路装置10的电子设备500的结构。电子设备500包含集成电路装置10、振荡元件XTAL1～XTAL3、处理部520。还可以包含通信部510、操作部530、显示部540、存储部550、天线ANT。作为电子设备500，例如能够假设对距离、时间、流速或流量等物理量进行计测的计测设备、测量生物体信息的生物体信息测量设备(超声波测量装置、脉搏计等)、车载设备(自动驾驶用的设备等)、基站或路由器等网络关联设备。还可以假设头部佩戴型显示装置、钟表关联设备等可佩戴设备、机器人、打印装置、投影装置、便携信息终端(智能手机等)、发布内容的内容提供设备、或者数字照相机或摄像机等影像设备等。
通信部510(无线电路)进行经由天线ANT从外部接收数据、或向外部发送数据的处理。处理部520(处理电路)进行电子设备500的控制处理、经由通信部510收发的数据的各种数字处理等。处理部520的功能例如可通过微型计算机等处理器实现。操作部530用于供用户进行输入操作，可通过操作按钮、触摸面板显示器等实现。显示部540用于显示各种信息，可通过液晶、有机EL等显示器实现。存储部550用于存储数据，其功能可通过RAM、ROM等半导体存储器、HDD(硬盘驱动器)等实现。
图20示出包含本实施方式的集成电路装置10的移动体的例子。本实施方式的集成电路装置10可以组装至例如车辆、飞机、摩托车、自行车、机器人或者船舶等各种移动体。移动体例如是具有发动机、马达等驱动机构、方向盘或舵等转向机构以及各种电子设备(车载设备)并在地上、天空、海上移动的设备/装置。图20概要地示出作为移动体的具体例的汽车206。汽车206中组装了具有本实施方式的集成电路装置10和振荡器的物理量测量装置(未图示)。控制装置208根据由该物理量测量装置测量出的物理量信息，进行各种控制处理。例如，在测量了汽车206周围的物体的距离信息作为物理量信息的情况下，控制装置208使用测量出的距离信息进行用于自动驾驶的各种控制处理。控制装置208例如根据车体207的姿势，控制悬挂的软硬，或控制各个车轮209的制动。另外，组装有本实施方式的集成电路装置10的设备不限于这样的控制装置208，能够组装到设于汽车206或机器人等移动体中的各种设备。
另外，如上所述，对本实施方式详细进行了说明，但是，本领域技术人员能够容易理解，可以实施不实质上脱离本发明的新事项和效果的多个变形。因此，这种变形例全部包含在本发明的范围内。例如，关于在说明书或附图中至少一次与更广义或同义的不同用语(时钟信号生成电路等)一起记载的用语(PLL电路等)，能够在说明书或附图的任意位置置换为该不同的用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，集成电路装置、物理量测量装置、电子设备、移动体的结构/动作、集成电路装置的信号布线或布局配置等也不限于本实施方式中说明的内容，可实施各种变形。

Claims (17)

1.一种集成电路装置，其特征在于，该集成电路装置包含：
模拟前端电路，其输入第1信号和第2信号，进行所述第1信号的波形整形和所述第2信号的波形整形，将波形整形后的所述第1信号输出到第1信号线，将波形整形后的所述第2信号输出到第2信号线；以及
时间数字转换电路，其经由所述第1信号线从所述模拟前端电路输入所述第1信号，经由所述第2信号线从所述模拟前端电路输入所述第2信号，将所输入的所述第1信号与所述第2信号的转变时刻的时间差转换为数字值，
所述第1信号线和所述第2信号线的至少一方具有等长布线用的冗余布线。
2.根据权利要求1所述的集成电路装置，其特征在于，
所述第1信号线和所述第2信号线双方具有所述冗余布线，
所述第1信号线和所述第2信号线中的一个信号线的冗余布线长度比另一个信号线的冗余布线长度长。
3.一种集成电路装置，其特征在于，该集成电路装置包含：
模拟前端电路，其输入第1信号和第2信号，进行所述第1信号的波形整形和所述第2信号的波形整形，从第1信号输出端子输出波形整形后的所述第1信号，从第2信号输出端子输出波形整形后的所述第2信号；
时间数字转换电路，其从第1信号输入端子输入来自所述模拟前端电路的所述第1信号，从第2信号输入端子输入来自所述模拟前端电路的所述第2信号，将所输入的所述第1信号与所述第2信号的转变时刻的时间差转换为数字值；
第1信号线，其将所述第1信号输出端子和所述第1信号输入端子连接起来，
第2信号线，其将所述第2信号输出端子和所述第2信号输入端子连接起来，
所述第1信号线具有第1冗余布线，
所述第2信号线具有第2冗余布线，
在设所述第1信号输出端子与所述第1信号输入端子之间的距离为DL1、所述第2信号输出端子与所述第2信号输入端子之间的距离为DL2、所述第1冗余布线的布线长度为RL1、所述第2冗余布线的布线长度为RL2时，DL1<DL2且RL1>RL2、或者DL1>DL2且RL1<RL2。
4.根据权利要求1～3中的任意一项所述的集成电路装置，其特征在于，
所述第1信号线和所述第2信号线的布线方向的变化次数相同。
5.根据权利要求1～4中的任意一项所述的集成电路装置，其特征在于，
在所述第1信号线和所述第2信号线的布线部分中的、离所述时间数字转换电路近的一侧的布线部分中，所述第1信号线和所述第2信号线隔着屏蔽线并行布置。
6.根据权利要求5所述的集成电路装置，其特征在于，
在所述第1信号线和所述第2信号线的布线部分中的、离所述时间数字转换电路远的一侧的布线部分中，所述第1信号线和所述第2信号线的至少一方进行冗余布置。
7.根据权利要求1～6中的任意一项所述的集成电路装置，其特征在于，该集成电路装置包含：
第1时钟信号生成电路，其具有第1振荡电路，输出由所述第1振荡电路使第1振荡元件振荡而生成的第1时钟信号，
第2时钟信号生成电路，其具有第2振荡电路，输出由所述第2振荡电路使第2振荡元件振荡而生成的第2时钟信号，
所述时间数字转换电路根据所述第1时钟信号和所述第2时钟信号，进行时间数字转换。
8.根据权利要求7所述的集成电路装置，其特征在于，
所述第1时钟信号生成电路将所述第1时钟信号输出到第1时钟信号线，
所述第2时钟信号生成电路将所述第2时钟信号输出到第2时钟信号线，
所述时间数字转换电路利用所述第1时钟信号线从所述第1时钟信号生成电路输入所述第1时钟信号，利用所述第2时钟信号线从所述第2时钟信号生成电路输入所述第2时钟信号，根据所输入的所述第1时钟信号和所述第2时钟信号进行时间数字转换，
所述第1时钟信号线和所述第2时钟信号线的至少一方具有等长布线用的冗余布线。
9.根据权利要求8所述的集成电路装置，其特征在于，
所述第1时钟信号线和所述第2时钟信号线中的一个时钟信号线的冗余布线长度比另一个时钟信号线的冗余布线长度长。
10.根据权利要求8或9所述的集成电路装置，其特征在于，
在所述第1时钟信号线和所述第2时钟信号线的布线部分中的、离所述时间数字转换电路近的一侧的布线部分中，所述第1时钟信号线和所述第2时钟信号线隔着屏蔽线并行布置。
11.根据权利要求10所述的集成电路装置，其特征在于，
在所述第1时钟信号线和所述第2时钟信号线的布线部分中的、离所述时间数字转换电路远的一侧的布线部分中，所述第1时钟信号线和所述第2时钟信号线的至少一方进行冗余布置。
12.一种集成电路装置，其特征在于，该集成电路装置包含：
模拟前端电路，其根据开始信号，从第1开始信号输出端子～第n开始信号输出端子输出波形整形后的第1开始信号～第n开始信号，根据停止信号，从第1停止信号输出端子～第n停止信号输出端子输出波形整形后的第1停止信号～第n停止信号，其中，n为2以上的整数；
时间数字转换电路，其从第1开始信号输入端子～第n开始信号输入端子输入来自所述模拟前端电路的所述第1开始信号～所述第n开始信号，从第1停止信号输入端子～第n停止信号输入端子输入来自所述模拟前端电路的所述第1停止信号～所述第n停止信号，根据所输入的所述第1开始信号～所述第n开始信号和所述第1停止信号～所述第n停止信号，进行时间数字转换；
第1开始信号线～第n开始信号线，它们将所述第1开始信号输出端子～所述第n开始信号输出端子和所述第1开始信号输入端子～所述第n开始信号输入端子连接起来；以及
第1停止信号线～第n停止信号线，它们将所述第1停止信号输出端子～所述第n停止信号输出端子和所述第1停止信号输入端子～所述第n停止信号输入端子连接起来，
所述第j停止信号线具有第j冗余布线，其中，1≤j≤n，
所述第k停止信号线具有第k冗余布线，其中，1≤k≤n、j≠k，
所述第j停止信号输出端子与所述第j停止信号输入端子之间的距离比所述第k停止信号输出端子与所述第k停止信号输入端子之间的距离短，
所述第j冗余布线比所述第k冗余布线长。
13.根据权利要求12所述的集成电路装置，其特征在于，
所述第j停止信号线和所述第k停止信号线进行等长布置。
14.根据权利要求1～13中的任意一项所述的集成电路装置，其特征在于，
该集成电路装置包含端子区域，在该端子区域中配置所述第1信号用的第1信号端子和所述第2信号用的第2信号端子，
在设从所述集成电路装置的第1边朝向与所述第1边相对的第2边的方向为第1方向时，
所述模拟前端电路配置于所述端子区域的所述第1方向侧，
所述时间数字转换电路配置于所述模拟前端电路的所述第1方向侧、以及与所述第1方向交叉的方向侧中的至少一侧。
15.一种物理量测量装置，其特征在于，该物理量测量装置包含权利要求1～14中的任意一项所述的集成电路装置。
16.一种电子设备，其特征在于，该电子设备包含权利要求1～14中的任意一项所述的集成电路装置。
17.一种移动体，其特征在于，该移动体包含权利要求1至14中的任意一项所述的集成电路装置。
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