CN107710622B - 一种时钟产生电路及产生时钟信号的方法 - Google Patents

Abstract

一种时钟产生电路以及产生时钟信号的方法。该方法通过第一时钟源中的直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑运算，生成第四时钟信号。第四时钟信号作为时钟产生电路的输出信号。该方法在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

Description

一种时钟产生电路及产生时钟信号的方法

技术领域

本申请涉及电路技术领域，尤其涉及一种时钟产生电路及产生时钟信号的方法。

背景技术

时钟信号为数字电路中的器件提供周期脉冲序列，是数字电路正常工作的保证。时钟信号可由时钟产生电路实现。时钟产生电路通常包括时钟源，时钟源中的振荡电路用于产生作为时钟信号的周期脉冲。

为了提高时钟产生电路的可靠性，可以在时钟产生电路中布置两个时钟源，例如一个主时钟源和一个备时钟源。主时钟源和备时钟源分别产生一个时钟信号。通过在时钟产生电路中布局专门的检测电路，检测主时钟源是否出现故障，并在检测到主时钟源无时钟信号输出时，输出备时钟源的时钟信号。上述方法中，从主时钟源停止输出时钟信号到检测电路检测到主时钟源停止输出时钟信号并选择备时钟源，需要一段时间，这段时间内，时钟产生电路无法提供正确的时钟信号。

综上，目前的时钟产生电路，当某个时钟源无法正常工作时会出现时钟产生电路输出时钟信号中断的问题。

发明内容

有鉴于此，提供一种时钟产生电路及产生时钟信号的方法，用以解决在当某个时钟源无法正常工作时会出现的时钟产生电路输出时钟信号中断的问题。

第一方面，本申请实施例提供一种时钟产生电路，该时钟产生电路包括第一时钟源，第二时钟源以及逻辑门电路。

其中，第一时钟源与逻辑门电路耦合，第二时钟源与逻辑门电路耦合，第一时钟源包括第一振荡电路和第一直流偏置电路，第一振荡电路与第一直流偏置电路耦合，第一直流偏置电路与逻辑门电路耦合；

第一振荡电路用于生成第一时钟信号；

第一直流偏置电路用于去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号。

其中，第一直流电压的电压值大于逻辑门电路的高电平判决门限，且第一直流电压的电压值小于逻辑门电路的低电平判决门限与第一时钟信号的低电平的电压值之差；

第二时钟源用于生成第三时钟信号，第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值；

逻辑门电路用于接收第二时钟信号和第三时钟信号，对第二时钟信号和第三时钟信号进行逻辑与运算，生成第四时钟信号。

采用上述方案，通过第一时钟源中的第一直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑与运算，生成第四时钟信号。从而在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源包括第二振荡电路和第二直流偏置电路，第二振荡电路与第二直流偏置电路耦合，第二直流偏置电路与逻辑门电路耦合。

第二振荡电路用于生成第五时钟信号；

第二直流偏置电路用于去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号。

其中，第二直流电压的电压值大于逻辑门电路的高电平判决门限，且第二直流电压的电压值小于逻辑门电路的低电平判决门限与第五时钟信号的低电平的电压值之差。

采用上述方案，通过第二时钟源中的第二直流偏置电路，在第二振荡电路输出的第五时钟信号上叠加第二直流电压，生成第三时钟信号；对第三时钟信号与第一时钟源产生的第二时钟信号进行逻辑与运算，生成第四时钟信号。因此，无论第一时钟源故障，还是第二时钟源故障，时钟产生电路均能够对外输出正确的时钟信号，从而避免了第一时钟源或第二时钟源故障后，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源为受控时钟源，该时钟产生电路还包括控制电路，

控制电路用于根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

采用上述方案，通过控制电路的控制，可以实现对第二时钟源，即受控时钟源的频率和/或相位的调节。

在一种可能的实现方式中，第一振荡电路与逻辑门电路之间还耦合了第一延迟电路；

第一延迟电路用于延迟第二时钟信号，使第一直流偏置电路输出第二时钟信号的时间，与逻辑门电路接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路用于延迟第一时钟信号，使第一振荡电路输出第一时钟信号的时间，与第一直流偏置电路接收第一时钟信号的时间之差为第二时长。

采用上述方案，在第一振荡电路与逻辑门电路之间耦合第一延迟电路可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，第二时钟源与逻辑门电路之间还耦合了第二延迟电路；

第二延迟电路用于延迟第三时钟信号，使第二时钟源输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长。

采用上述方案，在第二时钟源与逻辑门电路之间耦合第二延迟电路可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，第二振荡电路与逻辑门电路之间还耦合了第二延迟电路；

第二延迟电路用于延迟第三时钟信号，使第二直流偏置电路输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长；或者

第二延迟电路用于延迟第五时钟信号，使第二振荡电路输出第五时钟信号的时间，与第二直流偏置电路接收第五时钟信号的时间之差为第二时长。

采用上述方案，在第二振荡电路与逻辑门电路之间耦合第二延迟电路可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，逻辑门电路接收第二时钟信号的上升沿的时间早于逻辑门电路接收第三时钟信号的上升沿的时间，并且逻辑门电路接收第二时钟信号的上升沿的时间与逻辑门电路接收第三时钟信号的上升沿的时间之差，小于第二时钟信号的高电平的时长；

或者，

逻辑门电路接收第二时钟信号的上升沿的时间晚于逻辑门电路接收第三时钟信号的上升沿的时间，并且逻辑门电路接收第三时钟信号的上升沿的时间与逻辑门电路接收第二时钟信号的上升沿的时间之差，小于第三时钟信号高电平的时长。

第二方面，本申请实施例提供一种产生时钟信号的方法，该方法应用于时钟产生电路中，该时钟产生电路包括第一时钟源，第二时钟源和逻辑门电路，第一时钟源包括第一振荡电路和第一直流偏置电路，该方法包括：

第一振荡电路生成第一时钟信号；

第一振荡电路将第一时钟信号发送给第一直流偏置电路；

第一直流偏置电路去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号。

其中，第一直流电压的电压值大于逻辑门电路的高电平判决门限，且第一直流电压的电压值小于逻辑门电路的低电平判决门限与第二时钟信号的低电平的电压值之差；

第二时钟源生成第三时钟信号；其中，第三时钟信号与第二时钟信号的频率之差小于第一预设值；

逻辑门电路接收第二时钟信号和第三时钟信号，对第二时钟信号和第三时钟信号进行逻辑与运算，生成第四时钟信号。

采用上述方案，通过第一时钟源中的第一直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑与运算，生成第四时钟信号。从而在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源包括第二振荡电路和第二直流偏置电路；

第二时钟源生成第三时钟信号，具体包括：

第二振荡电路生成第五时钟信号；

第二振荡电路将第五时钟信号发送给第二直流偏置电路，第二直流偏置电路去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号.

其中，第二直流电压的电压值大于逻辑门电路的高电平判决门限，且第二直流电压的电压值小于逻辑门电路的低电平判决门限与第五时钟信号的低电平的电压值之差。

采用上述方案，通过第二时钟源中的第二直流偏置电路，在第二振荡电路输出的第五时钟信号上叠加第二直流电压，生成第三时钟信号；对第三时钟信号与第一时钟源产生的第二时钟信号进行逻辑与运算，生成第四时钟信号。因此，无论第一时钟源故障，还是第二时钟源故障，时钟产生电路均能够对外输出正确的时钟信号，从而避免了第一时钟源或第二时钟源故障后，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源为受控时钟源，该时钟产生电路还包括控制电路，该方法还包括：

控制电路根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

采用上述方案，通过控制电路的控制，可以实现对第二时钟源，即受控时钟源的频率和/或相位的调节。

在一种可能的实现方式中，该时钟产生电路还包括第一延迟电路，该方法还包括：

第一延迟电路将第二时钟信号延迟，使第一直流偏置电路输出第二时钟信号的时间，与逻辑门电路接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路将第一时钟信号延迟，使第一振荡电路输出第一时钟信号的时间，与第一直流偏置电路接收第一时钟信号的时间之差为第二时长。

采用上述方案，通过第一延迟电路对第二时钟信号或第一时钟信号进行延迟，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，该时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二时钟源输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长。

采用上述方案，通过第二延迟电路对第三时钟信号进行延迟，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，该时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二直流偏置电路输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长；或者

第二延迟电路将第五时钟信号延迟，使第二振荡电路输出第五时钟信号的时间，与第二直流偏置电路接收第五时钟信号的时间之差为第二时长。

采用上述方案，通过第二延迟电路对第三时钟信号或第五时钟信号进行延迟，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，逻辑门电路接收第二时钟信号的上升沿的时间早于逻辑门电路接收第三时钟信号的上升沿的时间，并且逻辑门电路接收第二时钟信号的上升沿的时间与逻辑门电路接收第三时钟信号的上升沿的时间之差，小于第二时钟信号的高电平的时长；

或者，

逻辑门电路接收第二时钟信号的上升沿的时间晚于逻辑门电路接收第三时钟信号的上升沿的时间，并且逻辑门电路接收第三时钟信号的上升沿的时间与逻辑门电路接收第二时钟信号的上升沿的时间之差，小于第三时钟信号高电平的时长。

第三方面，本申请实施例提供一种时钟产生电路，该时钟产生电路包括第一时钟源，第二时钟源以及逻辑门电路，第一时钟源与逻辑门电路耦合，第二时钟源与逻辑门电路耦合。

其中，第一时钟源包括第一振荡电路和第一直流偏置电路，第一振荡电路与第一直流偏置电路耦合，第一直流偏置电路与逻辑门电路耦合；

第一振荡电路用于生成第一时钟信号；

第一直流偏置电路用于去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号。

其中，第一直流电压的电压值小于逻辑门电路的低电平判决门限，且第一直流电压的电压值大于逻辑门电路的高电平判决门限与第一时钟信号的高电平的电压值之差；

第二时钟源，用于生成第三时钟信号，第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值；

逻辑门电路，用于接收第二时钟信号和第三时钟信号，对第二时钟信号和第三时钟信号进行逻辑或运算，生成第四时钟信号。

采用上述方案，通过第一时钟源中的第一直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑或运算，生成第四时钟信号。从而在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源包括第二振荡电路和第二直流偏置电路，第二振荡电路与第二直流偏置电路耦合，第二直流偏置电路与逻辑门电路耦合，其中，

第二振荡电路用于，生成第五时钟信号；

第二直流偏置电路用于，去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号。

其中，第二直流电压的电压值小于逻辑门电路的低电平判决门限，且第二直流电压的电压值大于逻辑门电路的高电平判决门限与第五时钟信号的高电平的电压值之差。

采用上述方案，通过第二时钟源中的第二直流偏置电路，在第二振荡电路输出的第五时钟信号上叠加第二直流电压，生成第三时钟信号；对第三时钟信号与第一时钟源产生的第二时钟信号进行逻辑或运算，生成第四时钟信号。因此，无论第一时钟源故障，还是第二时钟源故障，时钟产生电路均能够对外输出正确的时钟信号，从而避免了第一时钟源或第二时钟源故障后，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源为受控时钟源，该时钟产生电路还包括控制电路，

控制电路用于根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

采用上述方案，通过控制电路的控制，可以实现对第二时钟源，即受控时钟源的频率和/或相位的调节。

在一种可能的实现方式中，第一振荡电路与逻辑门电路之间还耦合了第一延迟电路；

第一延迟电路用于延迟第二时钟信号，使第一直流偏置电路输出第二时钟信号的时间，与逻辑门电路接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路用于延迟第一时钟信号，使第一振荡电路输出第一时钟信号的时间，与第一直流偏置电路接收第一时钟信号的时间之差为第二时长。

采用上述方案，在第一振荡电路与逻辑门电路之间耦合第一延迟电路，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，第二时钟源与逻辑门电路之间还耦合了第二延迟电路；

第二延迟电路用于延迟第三时钟信号，使第二时钟源输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长。

采用上述方案，在第二时钟源与逻辑门电路之间耦合第二延迟电路可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，第二振荡电路与逻辑门电路之间还耦合了第二延迟电路；

第二延迟电路用于延迟第三时钟信号，使第二直流偏置电路输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长；或者

第二延迟电路用于延迟第五时钟信号，使第二振荡电路输出第五时钟信号的时间，与第二直流偏置电路接收第五时钟信号的时间之差为第二时长。

采用上述方案，在第二振荡电路与逻辑门电路之间耦合第二延迟电路可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，逻辑门电路接收第二时钟信号的下降沿的时间早于逻辑门电路接收第三时钟信号的下降沿的时间，并且，逻辑门电路接收第二时钟信号的下降沿的时间与逻辑门电路接收第三时钟信号的下降沿的时间之差，小于第二时钟信号的低电平的时长；

或者，

逻辑门电路接收第二时钟信号的下降沿的时间晚于逻辑门电路接收第三时钟信号的下降沿的时间，并且逻辑门电路接收第三时钟信号的下降沿的时间与逻辑门电路接收第二时钟信号的下降沿的时间之差，小于第三时钟信号的低电平的时长。

第四方面，本申请实施例提供一种产生时钟信号的方法，该方法应用于时钟产生电路中，该时钟产生电路包括第一时钟源，第二时钟源和逻辑门电路，第一时钟源包括第一振荡电路和第一直流偏置电路，该方法包括：

第一振荡电路生成第一时钟信号；

第一振荡电路将第一时钟信号发送给第一直流偏置电路；

第一直流偏置电路去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号。

其中，第一直流电压的电压值小于逻辑门电路的低电平判决门限，且第一直流电压的电压值大于逻辑门电路的高电平判决门限与第二时钟信号的电压值高电平之差；

第二时钟源生成第三时钟信号；其中，第三时钟信号与第二时钟信号的频率之差小于第一预设值；

逻辑门电路接收第二时钟信号和第三时钟信号，对第二时钟信号和第三时钟信号进行逻辑或运算，生成第四时钟信号。

采用上述方案，通过第一时钟源中的第一直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑或运算，生成第四时钟信号。从而在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源包括第二振荡电路和第二直流偏置电路；

第二时钟源生成第三时钟信号，具体包括：

第二振荡电路生成第五时钟信号；

第二振荡电路将第五时钟信号发送给第二直流偏置电路，第二直流偏置电路去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号。

其中，第二直流电压的电压值小于逻辑门电路的低电平判决门限，且第二直流电压的电压值大于逻辑门电路的高电平判决门限与第五时钟信号的高电平的电压值之差。

采用上述方案，通过第二时钟源中的第二直流偏置电路，在第二振荡电路输出的第五时钟信号上叠加第二直流电压，生成第三时钟信号；对第三时钟信号与第一时钟源产生的第二时钟信号进行逻辑或运算，生成第四时钟信号。因此，无论第一时钟源故障，还是第二时钟源故障，时钟产生电路均能够对外输出正确的时钟信号，从而避免了第一时钟源或第二时钟源故障后，时钟信号中断的现象。

在一种可能的实现方式中，第二时钟源为受控时钟源，该时钟产生电路还包括控制电路，该方法还包括：

控制电路根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

采用上述方案，通过控制电路的控制，可以实现对第二时钟源，即受控时钟源的频率和/或相位的调节。

在一种可能的实现方式中，该时钟产生电路还包括第一延迟电路，该方法还包括：

第一延迟电路将第二时钟信号延迟，使第一直流偏置电路输出第二时钟信号的时间，与逻辑门电路接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路将第一时钟信号延迟，使第一振荡电路输出第一时钟信号的时间，与第一直流偏置电路接收第一时钟信号的时间之差为第二时长。

采用上述方案，通过第一延迟电路对第二时钟信号或第一时钟信号进行延迟，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，该时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二时钟源输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长。

采用上述方案，通过第二延迟电路对第三时钟信号进行延迟，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，该时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二直流偏置电路输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长；或者

第二延迟电路将第五时钟信号延迟，使第二振荡电路输出第五时钟信号的时间，与第二直流偏置电路接收第五时钟信号的时间之差为第二时长。

采用上述方案，通过第二延迟电路对第三时钟信号或第五时钟信号进行延迟，可以实现对时钟产生电路输出的时钟信号的上升沿进行有目的的选择。

在一种可能的实现方式中，逻辑门电路接收第二时钟信号的下降沿的时间早于逻辑门电路接收第三时钟信号的下降沿的时间，并且，逻辑门电路接收第二时钟信号的下降沿的时间与逻辑门电路接收第三时钟信号的下降沿的时间之差，小于第二时钟信号的低电平的时长；

或者，

逻辑门电路接收第二时钟信号的下降沿的时间晚于逻辑门电路接收第三时钟信号的下降沿的时间，并且逻辑门电路接收第三时钟信号的下降沿的时间与逻辑门电路接收第二时钟信号的下降沿的时间之差，小于第三时钟信号的低电平的时长。

附图说明

图1为现有技术提供的一种时钟产生电路；

图2为图1所示时钟产生电路中时钟信号中断的时长的示意图；

图3为本申请实施例提供的第一种时钟产生电路；

图4为本申请实施例提供的第二种时钟产生电路；

图5为本申请实施例提供的第三种时钟产生电路；

图6为本申请实施例提供的第四种时钟产生电路；

图7为本申请实施例提供的第五种时钟产生电路；

图8为时钟产生电路中经过延迟的第二时钟信号与第三时钟信号进行逻辑与运算的示意图；

图9为第三时钟信号和第二时钟信号的相位误差的示意图；

图10为本申请实施例提供的第六种时钟产生电路；

图11为本申请实施例提供的第七种时钟产生电路；

图12为本申请实施例提供的第八种时钟产生电路；

图13为本申请实施例提供的第九种时钟产生电路；

图14为本申请实施例提供的第十种时钟产生电路；

图15为本申请实施例提供的第一种时钟产生方法的流程图；

图16为本申请实施例提供的第十一种时钟产生电路；

图17为本申请实施例提供的第十二种时钟产生电路；

图18为本申请实施例提供的第十三种时钟产生电路；

图19为本申请实施例提供的第十四种时钟产生电路；

图20为本申请实施例提供的第十五种时钟产生电路；

图21为经过延迟的第二时钟信号与第三时钟信号进行逻辑或运算的示意图；

图22为本申请实施例提供的第二种时钟产生方法的流程图。

具体实施方式

为了更好地理解本申请的上述目的、方案和优势，下文提供了详细描述。该详细描述通过使用框图、流程图等附图和/或示例，阐明了装置和/或方法的各种实施方式。在这些框图、流程图和/或示例中，包含一个或多个功能和/或操作。本领域技术人员将理解到：这些框图、流程图或示例内的各个功能和/或操作，能够通过各种各样的硬件、软件、固件单独或共同实施，或者通过硬件、软件和固件的任意组合实施。

本申请中，逻辑门电路的高电平判决门限是指一个预设的电压值，在输入逻辑门电路的信号的电压值高于该预设的电压值时，逻辑门电路将该输入信号作为逻辑“1”。

本申请中，逻辑门电路的低电平判决门限是指一个预设的电压值，在输入所述逻辑门电路的信号的电压值低于该预设的电压值时，所述逻辑门电路将该输入信号作为逻辑“0”。

本申请中，时钟信号是指连续一个或多个周期的时钟脉冲序列。如果以脉冲的上升沿作为每个周期的开始，那么每个周期的时钟脉冲包括上升沿、高电平、下降沿和低电平。当然，每个周期的开始也可以是时钟脉冲的其他时间，例如高电平开始的时间等。时钟信号的每个周期的时长，不一定完全相等。例如在本申请实施例中受控时钟源输出的信号，每个周期的时长可以在该受控时钟源的调谐范围内变化。

一种通常采用的时钟产生电路如图1所示，晶振101和晶振102通过一个多路复用器103(Multiplexer，MUX)连接到输出端，输出端输出时钟脉冲序列，即时钟产生电路输出的时钟信号。多路复用器103是从晶振101还是晶振102选择时钟信号是由检测模块104来控制的，一般的选择方法为：当晶振101和晶振102都正常工作时，优先选择晶振101输出的时钟信号；当检测到晶振101输出的时钟信号丢失时，选择晶振102输出的时钟信号。图1所示的时钟产生电路中，从晶振101输出的时钟信号丢失，到检测模块104检测并上报晶振101输出的时钟信号丢失，直至时钟产生电路切换到晶振102这一过程的完成需要一定的时长。如图2所示，从t1到t2的时长内，该时钟产生电路输出的时钟信号是中断的，从而造成了时钟信号的中断。此外，为保证检测模块104的检测质量，检测模块需要更高精度的时钟源提供时钟信号，成本高。

为了解决当某个时钟源无法正常工作时会出现的时钟产生电路输出时钟信号中断的问题，本申请实施例提供本申请实施例中，通过第一时钟源中的直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑运算，生成第四时钟信号。从而在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

下面，结合附图对本申请实施例进行详细说明。

本申请实施例提供一种时钟产生电路300，如图3所示，时钟产生电路300包括第一时钟源301、第二时钟源302以及逻辑门电路303，第一时钟源301与逻辑门电路303耦合，第二时钟源302与逻辑门电路303耦合。其中，第一时钟源301包括第一振荡电路304和第一直流偏置电路305，第一振荡电路304与第一直流偏置电路305耦合，第一直流偏置电路305与逻辑门电路303耦合。

第一振荡电路304用于，生成第一时钟信号；

第一直流偏置电路305，用于去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号，第一直流电压的电压值大于逻辑门电路303的高电平判决门限，且第一直流电压的电压值小于逻辑门电路303的低电平判决门限与第一时钟信号的低电平的电压值之差；

第二时钟源302，用于生成第三时钟信号，第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值；

逻辑门电路303，用于对第二时钟信号和第三时钟信号进行逻辑与运算，生成第四时钟信号。

举例来说，所述第一振荡电路304中可以包括晶体振荡器(简称“晶振”)、硅基微机电系统(Micro-Electro-Mechanical System，MEMS)或者电感电容振荡器。

举例来说，所述第二时钟源302中可以包括晶振、硅基微机电系统(Micro-Electro-Mechanical System，MEMS)或者电感电容振荡器。

需要说明的是，第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值是指，第三时钟信号的频率与第二时钟信号的频率实质相同。例如，在较大的观察时间窗口下，第三时钟信号和第二时钟信号的频率相同。例如，第一预设值是1‰，那么第三时钟信号的频率和第二时钟信号的频率在任何时刻的频率差均不超过1‰。第一预设值的具体大小，可以根据时钟产生电路300所需的精度决定。

举例来说，第一直流偏置电路305中，去除第一时钟信号中的直流分量的功能可由一个电容实现，电容的一端与第一振荡电路304连接，另一端与第一直流偏置电路305中实现叠加第一直流电压的模块连接。

举例来说，逻辑门电路303在实现时可以通过软件实现也可以通过硬件实现。例如，所述逻辑门电路303的实现方式包括但不限于现场可编程逻辑门阵列(field-programmable gate array，FPGA)，专用集成电路(application-specific integratedcircuit，ASIC)或者中央处理器(central processing unit，CPU)。

第一时钟源301用于生成所述第二时钟信号。

其中，第一直流偏置电路305用于去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号。

在第一振荡电路304正常生成第一时钟信号的情况下，该去除直流分量后的第一时钟信号可以近似为高电平和低电平交替的矩形波。由于直流分量约等于零，去除直流分量后的第一时钟信号的高电平的电压值为大于零的值，低电平的电压值为小于零的值。第一直流偏置电路305输出的第二时钟信号为与第一时钟信号频率实质相等的矩形波，第二时钟信号的电压值为第一时钟信号的电压值与第一直流电压的电压值之和。

在第一振荡电路304出现故障而停止工作的情况下，第一振荡电路304输出的电压值为某个直流电压值。例如在第一时钟信号为高电平时第一振荡电路304停止振荡，则第一振荡电路304输入第一直流偏置电路305的电压值一直保持在第一时钟信号的高电平时的电压值。第一直流偏置电路305输出的电压值为第一直流电压的电压值与第一时钟信号的高电平时的电压值之和。

由于第一直流电压的电压值大于逻辑门电路303的高电平判决门限，且第一直流电压的电压值小于逻辑门电路303的低电平判决门限与第二时钟信号的低电平的电压值之差，因此，当第一振荡电路304正常工作时，逻辑门电路303将第二时钟信号的高电平作为逻辑“1”，并且将第二时钟信号的低电平作为逻辑“0”。当然，本领域技术人员可以理解的是，所述高电平判决门限、低电平判决门限、第二时钟信号的高电平的电压值、第二时钟信号的低电平的电压值、第一直流电压的电压值，以及所述低电平判决门限与第二时钟信号的低电平的电压值之差，均既可以是大于或等于0的值，也可以是小于0的值。

因此，在第一振荡电路304正常工作的情况下，当输入的第二时钟信号和第三时钟信号均为高电平时，逻辑门电路303输出的第四时钟信号为高电平，当输入逻辑门电路303的第二时钟信号和第三时钟信号其中一个为低电平时，逻辑门电路303输出的第四时钟信号为低电平。

可选的，逻辑门电路303接收第二时钟信号的上升沿的时间早于逻辑门电路303接收第三时钟信号的上升沿的时间，并且逻辑门电路303接收第二时钟信号的上升沿的时间与逻辑门电路303接收第三时钟信号的上升沿的时间之差，小于第二时钟信号的高电平的时长。或者，逻辑门电路303接收第二时钟信号的上升沿的时间晚于逻辑门电路303接收第三时钟信号的上升沿的时间，并且逻辑门电路303接收第三时钟信号的上升沿的时间与逻辑门电路303接收第二时钟信号的上升沿的时间之差，小于第三时钟信号高电平的时长。因此，逻辑门电路303接收到的第二时钟信号和第三时钟信号的相位是实质上同步的。

需要说明的是，由于第二时钟信号以及第三时钟信号都可以是包括多个周期的时钟脉冲序列。因此，第二时钟信号可以包括多个上升沿，因此逻辑门电路303会有多个接收第二时钟信号上升沿的时间。同理，逻辑门电路303也会有多个接收第三时钟信号上升沿的时间。本申请在没有特殊说明的情况下，关联地提到“逻辑门电路接收第二时钟信号的上升沿的时间”，以及“逻辑门电路接收第三时钟信号的上升沿的时间”时，是指该逻辑门电路303接收第二时钟信号中某个特定上升沿的第一时间，以及该逻辑门电路303接收第三时钟信号的多个上升沿的多个时间当中的第二时间，所述第二时间是所述多个时间中与所述第一时间最接近的时间。

例如，逻辑门电路303接收第二时钟信号中某个特定上升沿的第一时间为0时刻，逻辑门电路303接收第三时钟信号的多个上升沿的多个时间分别为-5时刻，-1时刻，3时刻和7时刻，那么所述第二时间为-1时刻。又例如，逻辑门电路303接收第二时钟信号中某个特定上升沿的第一时间为0时刻，逻辑门电路303接收第三时钟信号的多个上升沿的多个时间分别为-7时刻，-3时刻，1时刻和5时刻，那么第二时间为1时刻。

当第一振荡电路304停止振荡时，逻辑门电路303将第一直流偏置电路305输出的电压值作为逻辑“1”。在第一振荡电路304停止振荡的情况下，逻辑门电路303输出的第四时钟信号是逻辑“1”与第三时钟信号进行与运算的结果。

通过上述方案，时钟产生电路300无需设置专门的检测电路，无论在第一时钟源正常工作的情况下，还是在第一时钟源停止工作的情况下，时钟产生电路300均可以输出符合要求的时钟信号，从而使得时钟产生电路300不会因第一时钟源301中的第一振荡电路304停止振荡而造成信号输出的中断。

图4为时钟产生电路300b的结构示意图。图4所示的时钟产生电路300b是在图3所示的时钟产生电路300的基础上进行扩展得到的。具体来说，可以对图3所示的第二时钟源302进行扩展，从而得到图4所示的第二时钟源302b。下文仅对图4所示的方案中与图3所示的方案中不同的技术内容进行描述。关于图4所示的方案中与图3所示的方案中相同的技术内容，下文将不再赘述。

具体来说，图4的第二时钟源302b具体包括第二振荡电路306和第二直流偏置电路307。如图4所示，第二振荡电路306与第二直流偏置电路307耦合，第二直流偏置电路307与逻辑门电路303耦合，其中，

第二振荡电路306用于生成第五时钟信号；

第二直流偏置电路307用于去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号，第二直流电压的电压值大于逻辑门电路的高电平判决门限，且第二直流电压的电压值小于逻辑门电路的低电平判决门限与第五时钟信号的低电平的电压值之差。

举例来说，第二直流偏置电路307的具体实现方式可以与第一直流偏置电路305的具体实现方式相同，在此不再赘述。

通过上述方案，无论在第一时钟源停止生成时钟信号的情况下，还是在第二时钟源停止生成时钟信号的情况下，时钟产生电路均可以不中断地生成正确的时钟信号。增强了时钟产生电路的可靠性。

图5为时钟产生电路300c的结构示意图。图5所示的时钟产生电路300c是在图3所示的时钟产生电路300的基础上进行扩展得到的。具体来说，可以对图3所示的第二时钟源302进行扩展，从而得到图5所示的第二时钟源302c。下文仅对图5所示的方案中与图3所示的方案中不同的技术内容进行描述。关于图5所示的方案中与图3所示的方案中相同的技术内容，下文将不再赘述。

如图5所示，第二时钟源302c可以为受控时钟源，时钟产生电路300c还包括：控制电路308。

控制电路308用于根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源302c。

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差小于第一预设值。

例如，第二时钟源302c为受控时钟源可以是，第二时钟源302c中包括受控振荡电路。受控振荡电路的具体实现形式包括但不限于压控晶体振荡器、数字控制振荡器(Digital-Controlled Oscillator，DCO)、数字控制振荡器(Numerically-ControlledOscillator，NCO)，或者直接数字式频率合成器(Direct Digital Synthesizer，DDS)等。

具体来说，控制电路308用于根据第一时钟源301和第二时钟源302c输出的时钟信号，形成负反馈机制，实现对所述第二时钟源302c生成的第三时钟信号的频率和/或相位的调节。

在一种示例中，该负反馈的机制可以是，获取第二时钟信号和第三时钟信号的频率之差，当第二时钟信号的频率大于第三时钟信号的频率时，控制信号用于增加第三时钟信号的频率；当第三时钟信号的频率大于第二时钟信号的频率时，控制信号用于减小第三时钟信号的频率。这样，在第二时钟信号的频率大于第三时钟信号的情况下，第二时钟源302c根据用于增加频率的控制信号，增加第三时钟信号的频率，直至第三时钟信号的频率大于第二时钟信号的频率，随后，第二时钟源302c又会接收到用于减小频率的控制信号，并减小第三时钟信号的频率。

本领域技术人员可以理解的是，第一时钟源301工作正常的情况下，第一振荡电路304输出的第一时钟信号和第一直流偏置电路305输出的第二时钟信号的频率实质上不发生改变。因此控制电路308获取第二时钟信号的频率，既可以是从第一直流偏置电路305的输出端获取，也可以是从第一振荡电路304的输出端获取，还可以是从第一时钟源301中其他可以获取到相同频率的信号的器件输出端获取。同理，控制电路308获取第三时钟信号的频率，也可以是从第二时钟源302c的输出端，或者第二时钟源302c内部某个器件的输出端获取。例如，在第二时钟源302c采用与图4所示的第二时钟源302b相同的实现方式时，第三时钟信号的频率可以是从第二振荡电路306的输出端获取的，也可以是从第二直流偏置电路307中获取的。

在另一种示例中，该负反馈的机制可以是，获取第二时钟信号和第三时钟信号的相位之差。例如，在第二时钟信号的相位落后于第三时钟信号的相位时，控制信号用于减小第三时钟信号的频率，从而减小第三时钟信号与第二时钟信号的相位差。在第二时钟信号的相位超前于第三时钟信号的相位时，控制信号用于提高第三时钟信号的频率，从而减小第二时钟信号与第三时钟信号的相位差。

需要说明的是，在第一振荡电路304输出第一时钟信号、第一直流偏置电路305输出第二时钟信号以及逻辑门电路303接收第二时钟信号之间，没有明显时延的情况下，从上述模块的任何一处获取到的第一时钟信号的相位，或者第二时钟信号的相位，均可以被控制电路308作为第二时钟信号的相位。同理，在第二时钟源中各个模块之间没有明显时延的情况下，第二时钟源302c中任何一处获取到的时钟信号的相位，均可以被控制电路308作为第三时钟信号的相位。当然，在第一时钟源301和第二时钟源302c类似结构的模块的输出端获取上述两个时钟信号的相位，例如，在第一振荡电路304的输出端，以及第二时钟源302c中受控振荡电路的输出端，分别获取上述两个时钟信号的相位，可以获得更加准确的相位差，从而更精确地控制第二时钟源302c生成的所述第三时钟信号的频率。

需要说明的是，当第一振荡电路304停止振荡时，相当于控制电路308获取的第二时钟信号的频率始终小于第三时钟信号的频率，或者第二时钟信号的相位始终落后于第三时钟信号的相位。因此，控制电路308向第二时钟源302c发送的控制信号一直是用于减小第三时钟信号频率的控制信号。因此，第二时钟源302c输出的第三时钟信号的频率在控制电路308的控制下会逐渐降低，最后可能降低到第二时钟源302c中受控振荡电路的调谐范围的频率下限。调谐范围指的是受控振荡电路受控制信号控制的情况下，产生的时钟信号的频率可以达到的范围。因此，第二时钟源302c作为受控时钟源，需要使受控振荡电路的调谐范围在时钟产生电路的时钟精度的要求之内。

例如，时钟产生电路的时钟精度要求输出信号的频率在f₁和f₂之间，那么第二时钟源302c受控制信号控制生成第三时钟信号的频率也应该不超过f₁和f₂之间。通过设置受控振荡电路的调谐范围(例如，调谐范围＜100百万分率(part per million，ppm))可以使受控振荡电路输出的时钟信号的频率漂移不致影响时钟产生电路300c输出时钟信号。设置受控振荡电路的调谐范围时，可依据时钟产生电路300c产生的第四时钟信号的精度要求而定，第四时钟信号的精度越高，调谐范围应当设置得越小。

本领域技术人员可以理解的是，由于所述第二时钟信号和所述第三时钟信号，均是持续一段时长、包括一个或多个周期的时钟脉冲序列。因此，所述控制信号用于控制所述第三时钟信号的频率的具体含义是指，所述控制电路308获取第一时间段内生成的所述第二时钟信号和所述第三时钟信号，根据所述第一时间段内的所述第二时钟信号和所述第三时钟信号的频率之差或相位之差，生成所述控制信号，所述控制信号经过控制电路308再发送回第二时钟源302c，这个过程会经历一段时间，因此所述控制信号实际上被用于控制第二时钟源302c在第二时间段内生成的所述第三时钟信号的频率。第二时间段晚于第一时间段。当然，在所述控制信号是连续的信号的情况下，可以近似地认为，控制电路根据t时刻所述第二时钟信号和所述第三时钟信号的频率之差和/或相位之差生成的控制信号，被用于控制t+Δt时刻生成的所述第三时钟信号的频率。

可选的，第二时钟源302c为受控时钟源的示例中，第二时钟源302c中包括压控晶体振荡器。由于压控晶体振荡器的调谐范围较小，因此可以在不设置过多辅助电路的情况下，精确保证第二时钟源302c的调谐范围。

举例来说，第二时钟源302c中包括数字控制振荡器作为受控振荡电路时，由于数字控制振荡器需要一个时钟信号作为参考，因而需要为数字控制振荡器配置一个钟振。若采用数字控制振荡器作为受控振荡电路，控制电路308一般采用小数分频技术。当采用小数分频技术，受控振荡电路的调谐范围较大，因而还需要额外的逻辑单元用来限制受控振荡电路的调谐范围。

通过控制电路308的上述负反馈机制，不仅可以将第二时钟信号和第三时钟信号的频率之差控制在第一预设值的范围内，还可以使得第二时钟信号和第三时钟信号的相位差在第二预设值范围内。由于两个时钟信号恒定的频率差会导致这两个时钟信号的相位差持续增大并最终导致时钟丢拍，而控制电路308通过负反馈，可以使得第二时钟信号和第三时钟信号的相位差也始终保持在一定范围内，从而防止了因为两个时钟信号频率的恒定的微小差异导致的时钟丢拍。

图6所示的时钟产生电路300d是在图5所示的时钟产生电路300c的基础上进行扩展得到的。具体来说，可以对图5所示的控制电路308进行扩展，从而得到图6所示的控制电路308b。下文仅对图6所示的方案中与图5所示的方案中不同的技术内容进行描述。关于图6所示的方案中与图5所示的方案中相同的技术内容，下文将不再赘述。图6中的控制电路308b具体包括鉴相器313和环路滤波器314。

举例来说，鉴相器313可以包括模拟乘法器电路或者双D型触发器(dual D-typeflip flop)。双D型触发器又可以称作双数据触发器(dual data flip flop)。鉴相器313用于获取第二时钟信号和第三时钟信号之间的相位差和/或频率差。环路滤波器用于将鉴相器313产生的复杂信号中的高频分量滤除，得到一个接近直流电压的低频信号作为控制信号，控制第二时钟源302c的第三时钟信号的频率。可选的，鉴相器313还具有监控功能，可以监控输入信号间的相位差或频率差，当输入信号间的相位差或频率差过大时对时钟产生电路300d发出预警。

比如，当鉴相器313采用模拟乘法器电路时，鉴相器313的输出包含第二时钟信号和第三时钟信号的频率之和以及第二时钟信号和第三时钟信号的频率之差，本申请实施例中需要的是第二时钟信号和第三时钟信号的频率之差，因此可以通过环路滤波器314将第二时钟信号和第三时钟信号的频率之和滤除掉。

又例如，鉴相器313包括双D型触发器的示例中，第二时钟信号和第三时钟信号作为双D触发器的两个输入信号，双D触发器的两个输出信号会形成两个周期性的矩形脉冲。控制电路308b还包括用于计算双D触发器输出的上述两个矩形脉冲的面积差的积分模块。控制电路308b将两个输出信号矩形脉冲的面积之差作为控制信号，控制第三时钟信号的频率。例如，面积差大于零，说明第二时钟信号的相位超前于第三时钟信号的相位，则控制信号用于提高第三时钟信号的频率，从而减小第二时钟信号与第三时钟信号的相位差。

图7所示，为时钟产生电路300e的结构示意图。图7所示的时钟产生电路300e是在图3所示的时钟产生电路300的基础上进行扩展得到的。具体来说，可以对图3所示的第一时钟源301进行扩展，从而得到图7所示的第一时钟源301b。下文仅对图7所示的方案中与图3所示的方案中不同的技术内容进行描述。关于图7所示的方案中与图3所示的方案中相同的技术内容，下文将不再赘述。时钟产生电路300e中，第一振荡电路304与逻辑门电路303之间可以耦合第一延迟电路309；

第一延迟电路309用于延迟第二时钟信号，使第一直流偏置电路305输出所述第二时钟信号的时间，与逻辑门电路303接收第二时钟信号的时间之差为第一时长；或者第一延迟电路309用于延迟第一时钟信号，使第一振荡电路304输出第一时钟信号的时间，与第一直流偏置电路305接收第一时钟信号的时间之差为第二时长。

其中，第一延迟电路309用于延迟所述第一时钟信号的情况下，可以耦合在第一振荡电路304与与第一直流偏置电路305之间(该情况图7中未示出)。第一延迟电路309用于延迟所述第二时钟信号的情况下，可以耦合在第一直流偏置电路305与逻辑门电路303之间。在这两种情况下，第一延迟电路309的实现方式，以及第一延迟电路309所起到的作用是相同的，因此图7仅以第一延迟电路309耦合在第一直流偏置电路305与逻辑门电路303之间，延迟第二时钟信号为例。

举例来说，第一直流偏置电路305输出的第二时钟信号和第二时钟源302输出的第三时钟信号的相位是基本同步的，例如输出每个上升沿的时间大致相同。由于第一延迟电路309可以使第二时钟信号延迟，逻辑门电路303接收到的第二时钟信号的上升沿的时间晚于接收到所述第三时钟信号的上升沿的时间。因此，对经过延迟的第二时钟信号与第三时钟信号进行逻辑与运算生成的第四时钟信号的上升沿与第二时钟信号的上升沿同步。

如图8所示，时钟信号1为经过延迟的第二时钟信号，时钟信号2为第三时钟信号。如果在数字电路中，使用时钟信号的上升沿触发状态变化，那么当第一振荡电路产生的第一时钟信号的上升沿的相位噪声指标较好(第一时钟信号经过第一直流偏置电路305叠加第一直流电压后，对上升沿的相位噪声指标没有影响，即第二时钟信号的相位噪声指标也较好)时，在第一振荡电路304与逻辑门电路303之间耦合第一延迟电路309，因而逻辑门电路303在对时钟信号1和时钟信号2进行逻辑与操作后，生成的时钟信号3(即第四时钟信号)的上升沿为时钟信号1的上升沿，即相位噪声指标较好的时钟信号的上升沿。在实际实现中，第一时长不必取值较大。因为设置第一延迟电路309主要是为了获取时钟信号1(即，相位噪声指标较好的时钟信号)的上升沿。

举例来说，在第二时钟源302采用图5或图6所示的第二时钟源302c的实现方式中，即第二时钟源为受控时钟源的实现方式中，由于受控时钟源的频率是在控制信号的控制下不断变化的，因此第一时钟源301生成的第二时钟信号的频率的准确性会高于第二时钟源302c。举例来说，如图9所示，经过控制电路308的控制，第三时钟信号与第二时钟信号之间的相位误差成正态分布，这时可以认为第三时钟信号的相位误差的最大值为3σ。因此，第一时长只要大于6σ，即可保证所述第四时钟信号每个周期都具有较为准确的上升沿。

第二时长的设置方法可参照第一时长的设置方法，在此不再赘述。

因此，第一振荡电路304与逻辑门电路303之间耦合第一延迟电路309可以对时钟产生电路300e输出的时钟信号的上升沿进行有目的的选择。

在实际中，第一延迟电路309可以通过两个反相器串联实现。

此外，需要说明的是，在时钟产生电路300e中的第二时钟源，采用与图5或图6所示的第二时钟源302c相同的实现方式的示例中，如果控制电路是根据所述第二时钟信号和所述第三时钟信号的相位之差来生成所述控制信号，那么在所述第一延迟电路309延迟所述第二时钟信号之前，获取所述第二时钟信号的相位，可以更加准确地获得控制信号。

图10所示的时钟产生电路300f是在图3所示的时钟产生电路300的基础上进行扩展得到的。下文仅对图10所示的方案中与图3所示的方案中不同的技术内容进行描述。关于图10所示的方案中与图3所示的方案中相同的技术内容，下文将不再赘述。如图10所示，时钟产生电路300f中，第二时钟源302与逻辑门电路303之间可以耦合第二延迟电路310；

第二延迟电路310用于延迟第三时钟信号，使第二时钟源302输出第三时钟信号的时间，与逻辑门电路303接收第三时钟信号的时间之差为第一时长。

可选的，在第二时钟源302采用图4所示的第二时钟源302b的实现方式中，即第二时钟源302包括第二振荡电路306和第二直流偏置电路307的示例中，第二延迟电路310可以耦合在第二振荡电路306和第二直流偏置电路307之间(该情况图10中未示出)，用于延迟第五时钟信号，使第二振荡电路306输出第五时钟信号的时间，与第二直流偏置电路307接收第五时钟信号的时间之差为第二时长。或者第二延迟电路310可以耦合在第二直流偏置电路307和逻辑门电路303之间，用于延迟第三时钟信号，使第二直流偏置电路307输出第三时钟信号的时间，与逻辑门电路303接收第三时钟信号的时间之差为第一时长。

第二延迟电路310与图7所示的第一延迟电路309的作用类似，在此不再赘述。区别在于，仍以第二时钟信号的准确度高于第三时钟信号为例，如果时钟产生电路300f所在的系统中，使用时钟信号的下降沿触发状态变化，那么第二延迟电路310可以使逻辑门电路303生成的第四时钟信号具有更准确的下降沿。

在实际中，第二延迟电路310可以通过两个反相器串联实现。

可选地，时钟产生电路300中可以同时耦合有第一延迟电路309和第二延迟电路310。这样，在考虑第三时钟信号和第二时钟信号间的相位误差后，想要选择哪个时钟信号的上升沿作为时钟产生电路300输出的时钟信号的上升沿，即可将哪个时钟信号所对应的延迟电路的延迟时间设置得较长，即使得想要选择的时钟信号的上升沿出现的时间较晚。

图11所示的时钟产生电路300g是在图3所示的时钟产生电路300的基础上进行扩展得到的。具体来说，可以在图3所示的时钟产生电路300的基础上增加信号选择电路311，从而得到图11所示的时钟产生电路300g。下文仅对图11所示的方案中与图3所示的方案中不同的技术内容进行描述。关于图11所示的方案中与图3所示的方案中相同的技术内容，下文将不再赘述。

时钟产生电路300g中还可以包括信号选择电路311。如图11所示，信号选择电路311与第一时钟源301和第二时钟源302耦合，用于在第二时钟信号与第三时钟信号间的频率差超过预设的频率差阈值时，将逻辑门电路303的输入端断开，直接选择第二时钟信号或第三时钟信号中的某一个时钟信号作为时钟产生电路300g输出的时钟信号。

例如某个时钟源连续两个时钟周期中均丢失时钟信号，则也可以认为该时钟源输出的时钟信号超过预设的频率差阈值，此时也应该将逻辑门电路303的输入端断开，选择选择第二时钟信号或第三时钟信号中的某一个时钟信号作为时钟产生电路300g输出的时钟信号。

信号选择电路311主要用于解决第一时钟源301和第二时钟源302输出的时钟信号间的频率相差过大的问题，当频率差较大的两个时钟信号进行逻辑与运算后，某些时钟信号周期内可能会无法产生高电平，逻辑门电路303输出的时钟信号的占空比在不同的时钟周期中也会不同，进而出现时钟产生电路输出的第四时钟信号产生紊乱。

信号选择电路311可采用传统的逻辑数拍方案，当第二时钟信号和第三时钟信号间的频率差较大时，从第二时钟信号或第三时钟信号中选择一个稳定的时钟信号作为时钟产生电路300g输出的时钟信号。比如信号选择电路311可以选择将接收到的第一个时钟信号作为时钟产生电路300g输出的时钟信号。

图12示出了图3所示的时钟产生电路300当中，第一直流偏置电路305的一种可能的结构示意图。如图12所示，第一直流偏置电路305中去除直流分量的功能可以由电容C1实现。叠加第一直流电压的功能可以由分压电路305a实现。其中，R1连接第一直流电源Vcc，R2连接参考地。去除直流分量后的第一时钟信号叠加分压电路305a的输出信号，即第一直流电压为R1*Vcc/(R1+R2)，叠加后的信号将输入至逻辑门电路303。

分压电路305a中，R1、R2及Vcc的取值满足第一直流电压的要求。

图13示出了图3所示的时钟产生电路300当中，第一直流偏置电路305的另一种可能的结构示意图。第一直流偏置电路305中实现叠加第一直流电压的功能可以由差分放大电路305b实现，如图13所示，差分放大电路305b中的运算放大器的同向输入端连接电容C2(用于去除第一时钟信号中的直流分量)，并通过电阻R3连接第二直流电源Vcc’以及通过电阻R4连接参考地；

运算放大器的反向输入端通过电阻R5连接第二直流电源Vcc’以及通过电阻R6连接参考地；

运算放大器的输出端连接逻辑门电路303；

其中电阻R4的阻值大于电阻R6的阻值。

其中，运算放大电路中的各电阻的阻值的设置及第二直流电源的电压值设置要满足第一直流电压的要求。

此外，可在图3所示的时钟产生电路300的基础上进行扩展，扩展后的时钟产生电路300还可以包括输出锁相环(Phase Lock Loop，PLL)电路，输出锁相环电路与逻辑门电路303的输出端耦合，用于进行频率合成，进而输出各种不同频点的时钟信号，同时，还可以滤除时钟源引入的相位噪声中的高频部分。输出锁相环可以选择带宽在50k～1M之间的纯模拟锁相环。

输出锁相环电路可以选择常见的频率合成器。

此外，输出锁相环电路还可以对逻辑门电路303输出的第四时钟信号进行占空比调制，生成占空比为1∶1的标准的时钟信号。

可选地，如图14所示，时钟产生电路300h可以同时包括前述扩展方案，例如第二时钟源302包括如图4中所述的第二振荡电路306以及第二直流偏置电路307。时钟产生电路300h还可以包括图5所示的控制电路308、图7所示的第一延迟电路309、图10所示的第二延迟电路310、图11所示的信号选择电路311。时钟产生电路300h还可以包括输出锁相环电路312。上述结构的具体实现方式和作用与对应附图中的描述相同。

如图14所示，第一振荡电路304生成的第一时钟信号通过第一直流偏置电路305叠加第一直流电压，生成第二时钟信号，第二时钟信号经第一延迟电路309延迟后发送至逻辑门电路303的输入端，第二振荡电路306生成的第五时钟信号通过第二直流偏置电路307叠加第二直流电压，生成第三时钟信号，第三时钟信号经第二延迟电路310延迟后发送至逻辑门电路303的输入端，逻辑门电路303对输入的两个时钟信号进行逻辑与操作后，经输出锁相环电路312输出不同频点且占空比为1∶1的时钟信号，作为时钟产生电路300h输出的时钟信号。

此外，图14所示的时钟产生电路300h还包含信号选择电路311，用于在第二时钟信号与第三时钟信号间的频率差超过预设的频率差阈值时，直接选择第二时钟信号或第三时钟信号中的某一个时钟信号作为时钟产生电路300h输出的时钟信号。

本申请实施例提供一种产生时钟信号的方法，该方法应用于时钟产生电路，时钟产生电路包括第一时钟源，第二时钟源和逻辑门电路，第一时钟源包括第一振荡电路和第一直流偏置电路，如图15所示，方法包括：

S1501：第一振荡电路生成第一时钟信号；

S1502：第一振荡电路将第一时钟信号发送给第一直流偏置电路；

S1503：第一直流偏置电路去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号；

其中，第一直流电压的电压值大于逻辑门电路的高电平判决门限，且第一直流电压的电压值小于逻辑门电路的低电平判决门限与第二时钟信号的低电平的电压值之差；

S1504：第二时钟源生成第三时钟信号；

其中，第三时钟信号与第二时钟信号的频率之差小于第一预设值；

S1505：逻辑门电路接收第二时钟信号和第三时钟信号，对第二时钟信号和第三时钟信号进行逻辑与运算，生成第四时钟信号。

可选地，第二时钟源包括第二振荡电路和第二直流偏置电路；

第二时钟源生成第三时钟信号，具体包括：

第二振荡电路生成第五时钟信号；

第二振荡电路将第五时钟信号发送给第二直流偏置电路，第二直流偏置电路去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号，第二直流电压的电压值大于逻辑门电路的高电平判决门限，且第二直流电压的电压值小于逻辑门电路的低电平判决门限与第五时钟信号的低电平的电压值之差。

可选地，第二时钟源为受控时钟源，时钟产生电路还包括控制电路，该方法还包括：

控制电路根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

可选地，时钟产生电路还包括第一延迟电路，该方法还包括：

第一延迟电路将第二时钟信号延迟，使第一直流偏置电路输出第二时钟信号的时间，与逻辑门电路接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路将第一时钟信号延迟，使第一振荡电路输出第一时钟信号的时间，与第一直流偏置电路接收第一时钟信号的时间之差为第二时长。

可选地，时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二时钟源输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长。

可选地，时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二直流偏置电路输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长；或者

第二延迟电路将第五时钟信号延迟，使第二振荡电路输出第五时钟信号的时间，与第二直流偏置电路接收第五时钟信号的时间之差为第二时长。

可选地，逻辑门电路接收第二时钟信号的上升沿的时间早于逻辑门电路接收第三时钟信号的上升沿的时间，并且逻辑门电路接收第二时钟信号的上升沿的时间与逻辑门电路接收第三时钟信号的上升沿的时间之差，小于第二时钟信号的高电平的时长；或者，逻辑门电路接收第二时钟信号的上升沿的时间晚于逻辑门电路接收第三时钟信号的上升沿的时间，并且逻辑门电路接收第三时钟信号的上升沿的时间与逻辑门电路接收第二时钟信号的上升沿的时间之差，小于第三时钟信号高电平的时长。

图15所示的产生时钟信号的方法可以通过前述时钟产生电路300，以及时钟产生电路300的各种扩展方案来实施。图15所示的方法中未详尽描述的内容可参照时钟产生电路300及其各个扩展方案中的相应描述。

如图16所示，时钟产生电路1600包括第一时钟源1601，第二时钟源1602以及逻辑门电路1603，第一时钟源1601与逻辑门电路1603耦合，第二时钟源1602与逻辑门电路1603耦合；

其中，第一时钟源1601包括第一振荡电路1604和第一直流偏置电路1605，第一振荡电路1604与第一直流偏置电路1605耦合，第一直流偏置电路1605与逻辑门电路1603耦合，其中，

第一振荡电路1604用于生成第一时钟信号；

第一直流偏置电路1605用于去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号，第一直流电压的电压值小于逻辑门电路1603的低电平判决门限，且大于逻辑门电路1603的高电平判决门限与第二时钟信号的高电平的电压值之差；

第二时钟源1602用于生成第三时钟信号，第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值；

逻辑门电路1603用于对第二时钟信号和第三时钟信号进行逻辑或运算，生成第四时钟信号。

举例来说，第一振荡电路1604中可以包括晶体振荡器(简称“晶振”)、硅基微机电系统(Micro-Electro-Mechanical System，MEMS)或者电感电容振荡器。

举例来说，第二时钟源1602中可以包括晶振、硅基微机电系统(Micro-Electro-Mechanical System，MEMS)或者电感电容振荡器。需要说明的是，第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值是指，第三时钟信号的频率与第二时钟信号的频率实质相同。例如，在较大的观察时间窗口下，第三时钟信号和第二时钟信号的频率相同。例如，第一预设值是1‰，那么第三时钟信号的频率和第二时钟信号的频率在任何时刻的频率差均不超过1‰。第一预设值的具体大小，可以根据时钟产生电路1600所需的精度决定。

举例来说，第一直流偏置电路1605中，去除第一时钟信号中的直流分量的功能可由一个电容实现，电容的一端与第一振荡电路1604连接，另一端与第一直流偏置电路1605中实现叠加第一直流电压的模块连接。

举例来说，逻辑门电路1603在实现时可以通过软件实现也可以通过硬件实现。通过硬件实现时，具体实现形式不限于或门这一基本逻辑门电路，只要该电路能实现将多个信号进行相或即可。例如，逻辑门电路1603的实现方式包括但不限于现场可编程逻辑门阵列(field-programmable gate array，FPGA)，专用集成电路(application-specificintegrated circuit，ASIC)或者中央处理器(central processing unit，CPU)。

其中，第一直流偏置电路1605用于去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号。

在第一振荡电路1604正常生成第一时钟信号的情况下，该去除直流分量后的第一时钟信号可以近似为高电平和低电平交替的矩形波。由于直流分量为零，去除直流分量后的第一时钟信号的高电平的电压值为大于零的值，低电平的电压值为小于零的值。第一直流偏置电路1605输出的第二时钟信号为与第一时钟信号频率实质相等的矩形波，第二时钟信号的电压值为第一时钟信号的电压值与第一直流电压的电压值之和。

在第一振荡电路1604出现故障而停止工作的情况下，第一振荡电路1604输出的电压值为某个直流电压值。例如在第一时钟信号为高电平时第一振荡电路1604停止振荡，则第一振荡电路1604输入第一直流偏置电路1605的电压值一直保持在第一时钟信号的高电平时的电压值。第一直流偏置电路1605输出的电压值为第一直流电压的电压值与第一时钟信号的高电平时的电压值之和。

由于第一直流电压的电压值小于逻辑门电路1603的低电平判决门限，且第一直流电压的电压值大于逻辑门电路1603的高电平判决门限与第二时钟信号的高电平的电压值之差，因此，当第一振荡电路1604正常工作时，逻辑门电路1603将第二时钟信号的高电平作为逻辑“1”，并且将第二时钟信号的低电平作为逻辑“0”。当然，本领域技术人员可以理解的是，所述高电平判决门限、低电平判决门限、第二时钟信号的高电平的电压值、第二时钟信号的低电平的电压值、第一直流电压的电压值，以及所述高电平判决门限与第二时钟信号的高电平的电压值之差，均既可以是大于或等于0的值，也可以是小于0的值。

因此，在第一振荡电路1604正常工作的情况下，当输入第二时钟信号和第三时钟信号其中一个为高电平时，逻辑门电路1603输出的第四时钟信号为高电平，当输入逻辑门电路1603的第二时钟信号和第三时钟信号均为低电平时，逻辑门电路1603输出的第四时钟信号为低电平。

可选地，逻辑门电路1603接收第二时钟信号的下降沿的时间早于逻辑门电路1603接收第三时钟信号的下降沿的时间，并且，逻辑门电路1603接收第二时钟信号的下降沿的时间与逻辑门电路1603接收第三时钟信号的下降沿的时间之差，小于第二时钟信号的低电平的时长；或者，逻辑门电路1603接收第二时钟信号的下降沿的时间晚于逻辑门电路1603接收第三时钟信号的下降沿的时间，并且逻辑门电路接收第三时钟信号的下降沿的时间与逻辑门电路1603接收第二时钟信号的下降沿的时间之差，小于第三时钟信号的低电平的时长。因此，逻辑门电路1603接收到的第二时钟信号和第三时钟信号的相位是实质上同步的。

需要说明的是，由于第二时钟信号以及第三时钟信号都可以是包括多个周期的时钟脉冲序列。因此，第二时钟信号可以包括多个下降沿，因此逻辑门电路1603会有多个接收第二时钟信号下降沿的时间。同理，逻辑门电路1603也会有多个接收第三时钟信号下降沿的时间。本申请在没有特殊说明的情况下，关联地提到“逻辑门电路接收第二时钟信号的下降沿的时间”，以及“逻辑门电路接收第三时钟信号的下降沿的时间”时，是指该逻辑门电路1603接收第二时钟信号中某个特定下降沿的第一时间，以及该逻辑门电路1603接收第三时钟信号的多个下降沿的多个时间当中的第二时间，第二时间是多个时间中与第一时间最接近的时间。例如，逻辑门电路1603接收第二时钟信号中某个特定下降沿的第一时间为0时刻，逻辑门电路1603接收第三时钟信号的多个下降沿的多个时间分别为-5，-1，3和7，那么第二时间为-1时刻。又例如，逻辑门电路1603接收第二时钟信号中某个特定下降沿的第一时间为0时刻，逻辑门电路1603接收第三时钟信号的多个下降沿的多个时间分别为-7，-3，1和5，那么第二时间为1时刻。

当第一振荡电路1604停止振荡时，逻辑门电路1603将第一直流偏置电路1605输出的电压值作为逻辑“0”。在第一振荡电路1604停止振荡的情况下，逻辑门电路1603输出的第四时钟信号是逻辑“0”与第三时钟信号进行或运算的结果。

通过上述方案，时钟产生电路1600无需设置专门的检测电路，无论在第一时钟源正常工作的情况下，还是在第一时钟源停止工作的情况下，时钟产生电路1600均可以输出符合要求的时钟信号，从而使得时钟产生电路1600不会因第一时钟源1601中的第一振荡电路1604停止振荡而造成信号输出的中断。

图17为时钟产生电路1600b的结构示意图。图17所示的时钟产生电路1600b是在图16所示的时钟产生电路1600的基础上进行扩展得到的。具体来说，可以对图16所示的第二时钟源1602进行扩展，从而得到图17所示的第二时钟源1602b。下文仅对图17所示的方案中与图16所示的方案中不同的技术内容进行描述。关于图17所示的方案中与图16所示的方案中相同的技术内容，下文将不再赘述。时钟产生电路1600b中，第二时钟源1602b可以包括第二振荡电路1606和第二直流偏置电路1607，第二振荡电路1606与第二直流偏置电路1607耦合，第二直流偏置电路1607与逻辑门电路1603耦合；

其中，第二振荡电路1606用于生成第五时钟信号；

第二直流偏置电路1607用于，去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号，第二直流电压的电压值小于逻辑门电路1603的低电平判决门限，且大于逻辑门电路1603的高电平判决门限与第五时钟信号的高电平的电压值之差。

举例来说，第二直流偏置电路1607的具体实现方式可以与第一直流偏置电路1605的具体实现方式相同，在此不再赘述。

通过上述方案，无论在第一时钟源停止生成时钟信号的情况下，还是在第二时钟源停止生成时钟信号的情况下，时钟产生电路均可以不中断地生成正确的时钟信号。增强了时钟产生电路的可靠性。

图18为时钟产生电路1600c的结构示意图。图18所示的时钟产生电路1600c是在图16所示的时钟产生电路1600的基础上进行扩展得到的。具体来说，可以对图16所示的第二时钟源1602进行扩展，从而得到图18所示的第二时钟源1602c。下文仅对图18所示的方案中与图16所示的方案中不同的技术内容进行描述。关于图18所示的方案中与图16所示的方案中相同的技术内容，下文将不再赘述。时钟产生电路1600c中，第二时钟源1602c可以为受控时钟源，时钟产生电路1600c还包括：控制电路1608。

控制电路1608，用于根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源1602c；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

例如，第二时钟源1602c为受控时钟源可以是，第二时钟源1602c中包括受控振荡电路。受控振荡电路的具体实现形式包括但不限于压控晶体振荡器、数字控制振荡器(Digital-Controlled Oscillator，DCO)、数字控制振荡器(Numerically-ControlledOscillator，NCO)，或者直接数字式频率合成器(Direct Digital Synthesizer，DDS)等。

具体来说，控制电路1608用于根据第一时钟源1601和第二时钟源1602c输出的时钟信号，形成负反馈机制，实现对第二时钟源1602c生成的第三时钟信号的频率和/或相位的调节。

在一种示例中，该负反馈的机制可以是，获取第二时钟信号和第三时钟信号的频率之差，当第二时钟信号的频率大于第三时钟信号的频率时，控制信号用于增加第三时钟信号的频率；当第三时钟信号的频率大于第二时钟信号的频率时，控制信号用于减小第三时钟信号的频率。这样，在第二时钟信号的频率大于第三时钟信号的情况下，第二时钟源1602c根据用于增加频率的控制信号，增加第三时钟信号的频率，直至第三时钟信号的频率大于第二时钟信号的频率，随后，第二时钟源1602c又会接收到用于减小频率的控制信号，并减小第三时钟信号的频率。

本领域技术人员可以理解的是，第一时钟源1601工作正常的情况下，第一振荡电路1604输出的第一时钟信号和第一直流偏置电路1605输出的第二时钟信号的频率实质上不发生改变。因此控制电路1608获取第二时钟信号的频率，既可以是从第一直流偏置电路1605的输出端获取，也可以是从第一振荡电路1604的输出端获取，还可以是从第一时钟源1601中其他可以获取到相同频率的信号的器件输出端获取。同理，控制电路1608获取第三时钟信号的频率，也可以是从第二时钟源1602c的输出端，或者第二时钟源1602c内部某个器件的输出端获取。例如，在第二时钟源1602c采用与图17所示的第二时钟源1602b相同的实现方式时，第三时钟信号的频率可以是从第二振荡电路1606的输出端获取的，也可以是从第二直流偏置电路1607中获取的。

在另一种示例中，该负反馈的机制可以是，获取第二时钟信号和第三时钟信号的相位之差。例如，在第二时钟信号的相位落后于第三时钟信号的相位时，控制信号用于减小第三时钟信号的频率，从而减小第三时钟信号与第二时钟信号的相位差。在第二时钟信号的相位超前于第三时钟信号的相位时，控制信号用于提高第三时钟信号的频率，从而减小第二时钟信号与第三时钟信号的相位差。

需要说明的是，第一振荡电路1604输出第一时钟信号、第一直流偏置电路1605输出第二时钟信号以及逻辑门电路1603接收第二时钟信号之间，没有明显时延的情况下，从上述模块的任何一处获取到的第一时钟信号的相位，或者第二时钟信号的相位，均可以作为第二时钟信号的相位。同理，在第二时钟源1602c中各个模块之间没有明显时延的情况下，第二时钟源1602c中任何一处获取到的时钟信号的相位，均可以作为第三时钟信号的相位。当然，在第一时钟源1601和第二时钟源1602c类似结构的模块的输出端获取上述两个时钟信号的相位，例如，在第一振荡电路1604的输出端，以及第二时钟源1602c中受控振荡电路的输出端，分别获取上述两个时钟信号的相位，可以获得更加准确的相位差，从而更精确地控制第二时钟源1602c。需要说明的是，当第一振荡电路1604停止振荡时，相当于控制电路1608获取的第二时钟信号的频率始终小于第三时钟信号的频率，或者第二时钟信号的相位始终落后于第三时钟信号的相位。因此，控制电路1608向第二时钟源1602c发送的控制信号一直是用于减小所述第三时钟信号频率的控制信号。因此，第二时钟源1602c输出的第三时钟信号的频率在控制电路1608的控制下会逐渐降低，最后可能降低到所述第二时钟源1602c中受控振荡电路的调谐范围的下限。调谐范围指的是受控振荡电路受控制信号控制的情况下，产生的时钟信号的频率可以达到的范围。因此，第二时钟源1602c作为受控时钟源，需要使受控振荡电路的调谐范围在时钟产生电路1600的时钟精度的要求之内。

例如，时钟产生电路1600c的时钟精度要求输出信号的频率要求在f₁和f₂之间，那么第二时钟源1602c受控制信号控制生成第三时钟信号的频率也应该不超过f₁和f₂之间。通过设置受控振荡电路的调谐范围(例如，调谐范围＜100百万分率(part per million，ppm))可以使受控振荡电路输出的时钟信号的频率漂移不致影响时钟产生电路1600c输出时钟信号。设置受控振荡电路的调谐范围时，可依据时钟产生电路1600c产生的第四时钟信号的精度要求而定，第四时钟信号的精度越高，调谐范围越小。

可选的，所述第二时钟源1602c为受控时钟源的示例中，所述第二时钟源1602c中包括压控晶体振荡器。由于压控晶体振荡器的调谐范围较小，因此可以在不设置过多辅助电路的情况下，精确保证第二时钟源1602c的调谐范围。

举例来说，所述第二时钟源1602c中包括数字控制振荡器作为受控振荡电路时，由于数字控制振荡器需要一个时钟信号作为参考，因而需要为数字控制振荡器配置一个钟振。若采用数字控制振荡器作为受控振荡电路，控制电路1608一般采用小数分频技术。当采用小数分频技术，受控振荡电路的调谐范围较大，因而还需要额外的逻辑单元用来限制受控振荡电路的调谐范围。

通过控制电路1608的上述负反馈机制，不仅可以将第二时钟信号和第三时钟信号的频率之差控制在第一预设值的范围内，还可以使得第二时钟信号和第三时钟信号的相位差在第二预设值范围内。由于两个时钟信号恒定的频率差会导致这两个时钟信号的相位差持续增大并最终导致时钟丢拍，而控制电路1608通过负反馈，可以使得第二时钟信号和第三时钟信号的相位差也始终保持在一定范围内，从而防止了因为两个时钟信号频率的恒定的微小差异导致的时钟丢拍。举例来说，控制电路1608具体可以包括鉴相器和环路滤波器。鉴相器和环路滤波器的实现方式参见图6的相关描述。

图19为时钟产生电路1600d的结构示意图。图19所示的时钟产生电路1600d是在图16所示的时钟产生电路1600的基础上进行扩展得到的。具体来说，可以对图16所示的第一时钟源1601进行扩展，从而得到图19所示的第一时钟源1601b。下文仅对图19所示的方案中与图16所示的方案中不同的技术内容进行描述。关于图19所示的方案中与图16所示的方案中相同的技术内容，下文将不再赘述。时钟产生电路1600d中，第一振荡电路1604与逻辑门电路1603之间还可耦合第一延迟电路1609；

第一延迟电路1609用于延迟第二时钟信号，使第一直流偏置电路1605输出第二时钟信号的时间，与逻辑门电路1603接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路1609用于延迟第一时钟信号，使第一振荡电路1604输出第一时钟信号的时间，与第一直流偏置电路1605接收第一时钟信号的时间之差为第二时长。

其中，第一延迟电路1609用于延迟第一时钟信号的情况下，可以耦合在第一振荡电路1604与第一直流偏置电路1605之间(该情况图19中未示出)。第一延迟电路1609用于延迟第二时钟信号的情况下，可以耦合在第一直流偏置电路1605与逻辑门电路1603之间。在这两种情况下，第一延迟电路1609的实现方式，以及第一延迟电路1609的作用是相同的，因此图19仅以第一延迟电路1609耦合在第一直流偏置电路1605与逻辑门电路1603之间，延迟第二时钟信号为例。

在实际中，第一延迟电路1609可以通过两个反相器串联实现。

第一延迟电路1609的具体实现方式可参考图8的相关描述。

图20为时钟产生电路1600e的结构示意图。图20所示的时钟产生电路1600e是在图16所示的时钟产生电路1600的基础上进行扩展得到的。下文仅对图20所示的方案中与图16所示的方案中不同的技术内容进行描述。关于图20所示的方案中与图16所示的方案中相同的技术内容，下文将不再赘述。时钟产生电路1600e中，第二时钟源1602与逻辑门电路1603之间还耦合了第二延迟电路1610；

第二延迟电路1610用于延迟第三时钟信号，使第二时钟源1602输出第三时钟信号的时间，与逻辑门电路1603接收第三时钟信号的时间之差为第一时长。

可选的，在第二时钟源1602采用图17所示的第二时钟源1602b的实现方式中，即第二时钟源1602包括第二振荡电路1606和第二直流偏置电路1607的示例中，第二延迟电路1610可以耦合在第二振荡电路1606和第二直流偏置电路1607之间(该情况图20中未示出)，用于延迟第五时钟信号，使第二振荡电路1606输出第五时钟信号的时间，与第二直流偏置电路1607接收第五时钟信号的时间之差为第二时长。或者第二延迟电路1610可以耦合在第二直流偏置电路1607和逻辑门电路1603之间，用于延迟第三时钟信号，使第二直流偏置电路1607输出第三时钟信号的时间，与逻辑门电路1603接收第三时钟信号的时间之差为第一时长。

举例来说，当第二延迟电路1610耦合在第二直流偏置电路1607和逻辑门电路1603之间，用于延迟第三时钟信号时，逻辑门电路1603对第二时钟信号与经过延迟的第三时钟信号进行逻辑或运算时，经过延迟的第三时钟信号的上升沿将作为时钟产生电路1600e输出的时钟信号的上升沿。

第二延迟电路1610的具体实现方式可参考图10的相关描述。

如图21所示，时钟信号1为第二时钟信号，时钟信号2为经过延迟的第三时钟信号。如果在数字电路中，使用时钟信号的上升沿触发状态变化，那么当第一振荡电路产生的第一时钟信号的上升沿的相位噪声指标较好(第一时钟信号经过第一直流偏置电路1605叠加第一直流电压后，对上升沿的相位噪声指标没有影响，即第二时钟信号的相位噪声指标也较好)时，可在第二振荡电路1606与逻辑门电路1603之间耦合第二延迟电路1510，因而逻辑门电路1603在对时钟信号1和时钟信号2进行逻辑或操作后，生成的时钟信号3(即第四时钟信号)的上升沿为未经过延迟的时钟信号1的上升沿，即相位噪声指标较好的时钟信号的上升沿。

可选地，时钟产生电路1600中可以同时耦合有第一延迟电路1609和第二延迟电路1610。这样，在考虑第三时钟信号和第二时钟信号间的相位误差后，想要选择哪个时钟信号的上升沿作为时钟产生电路1600输出的时钟信号的上升沿，即可将哪个时钟信号所对应的延迟电路的延迟时间设置得较短，即使得想要选择的时钟信号的上升沿出现的时间较早。

时钟产生电路1600与时钟产生电路300的主要区别之处在于，第一直流偏置电路1605与第一直流偏置电路305中，设置的第一直流电压的电压值不同，第二直流偏置电路1607与第二直流偏置电路307中，设置的第二直流电压的电压值不同，以及逻辑门电路1603与逻辑门电路303所进行的逻辑运算的种类不同。其他部分的实现方式，以及其他各个部分在时钟产生电路1600和时钟产生电路300中的作用，均是类似的，因此具体实现方式和原理可以相互参照。

举例来说，时钟产生电路1600中，也可耦合有信号选择电路、输出锁相环电路，具体实现形式参见时钟产生电路300中的信号选择电路311及输出锁相环电路312。时钟产生电路1600中的直流偏置电路(即第一直流偏置电路1605或第二直流偏置电路1607)中叠加直流电压(即第一直流电压或第二直流电压)的实现形式也可以为分压电路或运算放大电路，具体实现方式参见图12和图13中关于时钟产生电路300中分压电路或运算放大电路的描述。

本申请实施例提供一种产生时钟信号的方法，该方法应用于时钟产生电路，时钟产生电路包括第一时钟源，第二时钟源和逻辑门电路，第一时钟源包括第一振荡电路和第一直流偏置电路，如图22所示，该方法包括：

S2201：第一振荡电路生成第一时钟信号；

S2202：第一振荡电路将第一时钟信号发送给第一直流偏置电路；

S2203：第一直流偏置电路去除第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号；

第一直流电压的电压值小于逻辑门电路的低电平判决门限，且第一直流电压的电压值大于逻辑门电路的高电平判决门限与第二时钟信号的电压值高电平之差；

S2204：第二时钟源生成第三时钟信号；

其中，第三时钟信号与第二时钟信号的频率之差小于第一预设值；

S2205：逻辑门电路接收第二时钟信号和第三时钟信号，对第二时钟信号和第三时钟信号进行逻辑或运算，生成第四时钟信号。

可选地，第二时钟源包括第二振荡电路和第二直流偏置电路；

第二时钟源生成第三时钟信号，具体包括：

第二振荡电路生成第五时钟信号；

第二振荡电路将第五时钟信号发送给第二直流偏置电路，第二直流偏置电路去除第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成第三时钟信号，第二直流电压的电压值小于逻辑门电路的低电平判决门限，且第二直流电压的电压值大于逻辑门电路的高电平判决门限与第五时钟信号的高电平的电压值之差。

可选地，第二时钟源为受控时钟源，时钟产生电路还包括控制电路，该方法还包括：

控制电路根据第二时钟信号和第三时钟信号的相位之差和/或频率之差，生成控制信号，并将控制信号发送至第二时钟源；

控制信号用于控制第三时钟信号的频率，以使得第三时钟信号的频率与第二时钟信号的频率之差的绝对值小于第一预设值。

可选地，时钟产生电路还包括第一延迟电路，该方法还包括：

第一延迟电路将第二时钟信号延迟，使第一直流偏置电路输出第二时钟信号的时间，与逻辑门电路接收第二时钟信号的时间之差为第一时长；或者

第一延迟电路将第一时钟信号延迟，使第一振荡电路输出第一时钟信号的时间，与第一直流偏置电路接收第一时钟信号的时间之差为第二时长。

可选地，时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二时钟源输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长。

可选地，时钟产生电路还包括第二延迟电路，该方法还包括：

第二延迟电路将第三时钟信号延迟，使第二直流偏置电路输出第三时钟信号的时间，与逻辑门电路接收第三时钟信号的时间之差为第一时长；或者

第二延迟电路将第五时钟信号延迟，使第二振荡电路输出第五时钟信号的时间，与第二直流偏置电路接收第五时钟信号的时间之差为第二时长。

可选地，逻辑门电路接收第二时钟信号的下降沿的时间早于逻辑门电路接收第三时钟信号的下降沿的时间，并且，逻辑门电路接收第二时钟信号的下降沿的时间与逻辑门电路接收第三时钟信号的下降沿的时间之差，小于第二时钟信号的低电平的时长；或者，逻辑门电路接收第二时钟信号的下降沿的时间晚于逻辑门电路接收第三时钟信号的下降沿的时间，并且逻辑门电路接收第三时钟信号的下降沿的时间与逻辑门电路接收第二时钟信号的下降沿的时间之差，小于第三时钟信号的低电平的时长。

图22所示的产生时钟信号的方法可以通过前述时钟产生电路1600产生时钟信号的方法，以及时钟产生电路1600的各种扩展方案来实施。图22所示的方法中未详尽描述的内容可参照时钟产生电路1600及其各个扩展方案中的相应描述。

本申请实施例中，通过第一时钟源中的直流偏置电路，在第一振荡电路输出的第一时钟信号上叠加第一直流电压，生成第二时钟信号；对第二时钟信号与第二时钟源产生的第三时钟信号进行逻辑运算，生成第四时钟信号。从而在第一振荡电路无法正常工作时，时钟产生电路依然能够对外输出正确的时钟信号，从而避免了从第一时钟源切换到第二时钟源的过程中，时钟信号中断的现象。

此外，本申请实施例在实现时无需像时钟有无检测模块和相位差检测模块那样需要为其提供一个更精准的时钟信号才能工作，因而采用本申请实施例所提供的时钟产生电路，无需提供额外的时钟信号，准确性和可靠性更高。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

上述实施例提供的时钟产生电路，以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将设备的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于装置实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (28)

1.一种时钟产生电路，其特征在于，包括第一时钟源，第二时钟源以及逻辑门电路，所述第一时钟源与所述逻辑门电路耦合，所述第二时钟源与所述逻辑门电路耦合，其中，所述第一时钟源包括第一振荡电路和第一直流偏置电路，所述第一振荡电路与所述第一直流偏置电路耦合，所述第一直流偏置电路与所述逻辑门电路耦合；

所述第一振荡电路用于，生成第一时钟信号；

所述第一直流偏置电路用于，去除所述第一时钟信号中的直流分量，并且在去除直流分量后的所述第一时钟信号上叠加第一直流电压，生成第二时钟信号，所述第一直流电压的电压值大于所述逻辑门电路的高电平判决门限，且所述第一直流电压的电压值小于所述逻辑门电路的低电平判决门限与所述第一时钟信号的低电平的电压值之差；

所述第二时钟源，用于生成第三时钟信号，所述第三时钟信号的频率与所述第二时钟信号的频率之差的绝对值小于第一预设值；

所述逻辑门电路，用于接收所述第二时钟信号和所述第三时钟信号，对所述第二时钟信号和所述第三时钟信号进行逻辑与运算，生成第四时钟信号。

2.如权利要求1所述的时钟产生电路，其特征在于，所述第二时钟源包括第二振荡电路和第二直流偏置电路，所述第二振荡电路与所述第二直流偏置电路耦合，所述第二直流偏置电路与所述逻辑门电路耦合，其中，

所述第二振荡电路用于，生成第五时钟信号；

所述第二直流偏置电路用于，去除所述第五时钟信号中的直流分量，并且在去除直流分量后的所述第五时钟信号上叠加第二直流电压，生成所述第三时钟信号，所述第二直流电压的电压值大于所述逻辑门电路的高电平判决门限，且所述第二直流电压的电压值小于所述逻辑门电路的低电平判决门限与所述第五时钟信号的低电平的电压值之差。

3.如权利要求1或2所述的时钟产生电路，其特征在于，所述第二时钟源为受控时钟源，所述时钟产生电路还包括控制电路，

所述控制电路，用于根据所述第二时钟信号和所述第三时钟信号的相位之差和/或频率之差，生成控制信号，并将所述控制信号发送至所述第二时钟源；

所述控制信号用于控制所述第三时钟信号的频率，以使得所述第三时钟信号的频率与所述第二时钟信号的频率之差的绝对值小于所述第一预设值。

4.如权利要求1或2所述的时钟产生电路，其特征在于，所述第一振荡电路与所述逻辑门电路之间还耦合了第一延迟电路；

所述第一延迟电路用于延迟所述第二时钟信号，使所述第一直流偏置电路输出所述第二时钟信号的时间，与所述逻辑门电路接收所述第二时钟信号的时间之差为第一时长；或者

所述第一延迟电路用于延迟所述第一时钟信号，使所述第一振荡电路输出所述第一时钟信号的时间，与所述第一直流偏置电路接收所述第一时钟信号的时间之差为第二时长。

5.如权利要求1或2所述的时钟产生电路，其特征在于，所述第二时钟源与所述逻辑门电路之间还耦合了第二延迟电路；

所述第二延迟电路用于延迟所述第三时钟信号，使所述第二时钟源输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长。

6.如权利要求2所述的时钟产生电路，其特征在于，所述第二振荡电路与所述逻辑门电路之间还耦合了第二延迟电路；

所述第二延迟电路用于延迟所述第三时钟信号，使所述第二直流偏置电路输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长；或者

所述第二延迟电路用于延迟所述第五时钟信号，使所述第二振荡电路输出所述第五时钟信号的时间，与所述第二直流偏置电路接收所述第五时钟信号的时间之差为第二时长。

7.如权利要求1或2或6所述的时钟产生电路，其特征在于，所述逻辑门电路接收所述第二时钟信号的上升沿的时间早于所述逻辑门电路接收所述第三时钟信号的上升沿的时间，并且所述逻辑门电路接收所述第二时钟信号的上升沿的时间与所述逻辑门电路接收所述第三时钟信号的上升沿的时间之差，小于所述第二时钟信号的高电平的时长；

或者，

所述逻辑门电路接收所述第二时钟信号的上升沿的时间晚于所述逻辑门电路接收所述第三时钟信号的上升沿的时间，并且所述逻辑门电路接收所述第三时钟信号的上升沿的时间与所述逻辑门电路接收所述第二时钟信号的上升沿的时间之差，小于所述第三时钟信号高电平的时长。

8.一种产生时钟信号的方法，其特征在于，所述方法应用于时钟产生电路，所述时钟产生电路包括第一时钟源，第二时钟源和逻辑门电路，所述第一时钟源包括第一振荡电路和第一直流偏置电路，所述方法包括：

所述第一振荡电路生成第一时钟信号；

所述第一振荡电路将所述第一时钟信号发送给所述第一直流偏置电路；

所述第一直流偏置电路去除所述第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号，所述第一直流电压的电压值大于所述逻辑门电路的高电平判决门限，且所述第一直流电压的电压值小于所述逻辑门电路的低电平判决门限与所述第二时钟信号的低电平的电压值之差；

所述第二时钟源生成第三时钟信号；其中，所述第三时钟信号与所述第二时钟信号的频率之差小于第一预设值；

所述逻辑门电路接收所述第二时钟信号和所述第三时钟信号，对所述第二时钟信号和所述第三时钟信号进行逻辑与运算，生成第四时钟信号。

9.如权利要求8所述的方法，其特征在于，所述第二时钟源包括第二振荡电路和第二直流偏置电路；

所述第二时钟源生成第三时钟信号，具体包括：

所述第二振荡电路生成第五时钟信号；

所述第二振荡电路将所述第五时钟信号发送给所述第二直流偏置电路，所述第二直流偏置电路去除所述第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成所述第三时钟信号，所述第二直流电压的电压值大于所述逻辑门电路的高电平判决门限，且所述第二直流电压的电压值小于所述逻辑门电路的低电平判决门限与所述第五时钟信号的低电平的电压值之差。

10.如权利要求8或9所述的方法，其特征在于，所述第二时钟源为受控时钟源，所述时钟产生电路还包括控制电路，所述方法还包括：

所述控制电路根据所述第二时钟信号和所述第三时钟信号的相位之差和/或频率之差，生成控制信号，并将所述控制信号发送至所述第二时钟源；

所述控制信号用于控制所述第三时钟信号的频率，以使得所述第三时钟信号的频率与所述第二时钟信号的频率之差的绝对值小于所述第一预设值。

11.如权利要求8或9所述的方法，其特征在于，所述时钟产生电路还包括第一延迟电路，所述方法还包括：

所述第一延迟电路将所述第二时钟信号延迟，使所述第一直流偏置电路输出所述第二时钟信号的时间，与所述逻辑门电路接收所述第二时钟信号的时间之差为第一时长；或者

所述第一延迟电路将所述第一时钟信号延迟，使所述第一振荡电路输出所述第一时钟信号的时间，与所述第一直流偏置电路接收所述第一时钟信号的时间之差为第二时长。

12.如权利要求8或9所述的方法，其特征在于，所述时钟产生电路还包括第二延迟电路，所述方法还包括：

所述第二延迟电路将所述第三时钟信号延迟，使所述第二时钟源输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长。

13.如权利要求9所述的方法，其特征在于，所述时钟产生电路还包括第二延迟电路，所述方法还包括：

所述第二延迟电路将所述第三时钟信号延迟，使所述第二直流偏置电路输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长；或者

所述第二延迟电路将所述第五时钟信号延迟，使所述第二振荡电路输出所述第五时钟信号的时间，与所述第二直流偏置电路接收所述第五时钟信号的时间之差为第二时长。

14.如权利要求8或9或13所述的方法，其特征在于，所述逻辑门电路接收所述第二时钟信号的上升沿的时间早于所述逻辑门电路接收所述第三时钟信号的上升沿的时间，并且所述逻辑门电路接收所述第二时钟信号的上升沿的时间与所述逻辑门电路接收所述第三时钟信号的上升沿的时间之差，小于所述第二时钟信号的高电平的时长；

或者，

所述逻辑门电路接收所述第二时钟信号的上升沿的时间晚于所述逻辑门电路接收所述第三时钟信号的上升沿的时间，并且所述逻辑门电路接收所述第三时钟信号的上升沿的时间与所述逻辑门电路接收所述第二时钟信号的上升沿的时间之差，小于所述第三时钟信号高电平的时长。

15.一种时钟产生电路，其特征在于，包括第一时钟源，第二时钟源以及逻辑门电路，所述第一时钟源与所述逻辑门电路耦合，所述第二时钟源与所述逻辑门电路耦合，其中，所述第一时钟源包括第一振荡电路和第一直流偏置电路，所述第一振荡电路与所述第一直流偏置电路耦合，所述第一直流偏置电路与所述逻辑门电路耦合；

所述第一振荡电路用于，生成第一时钟信号；

所述第一直流偏置电路用于，去除所述第一时钟信号中的直流分量，并且在去除所述直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号，所述第一直流电压的电压值小于所述逻辑门电路的低电平判决门限，且所述第一直流电压的电压值大于所述逻辑门电路的高电平判决门限与所述第一时钟信号的高电平的电压值之差；

所述第二时钟源，用于生成第三时钟信号，所述第三时钟信号的频率与所述第二时钟信号的频率之差的绝对值小于第一预设值；

所述逻辑门电路，用于接收所述第二时钟信号和所述第三时钟信号，对所述第二时钟信号和所述第三时钟信号进行逻辑或运算，生成第四时钟信号。

16.如权利要求15所述的时钟产生电路，其特征在于，所述第二时钟源包括第二振荡电路和第二直流偏置电路，所述第二振荡电路与所述第二直流偏置电路耦合，所述第二直流偏置电路与所述逻辑门电路耦合，其中，

所述第二振荡电路用于，生成第五时钟信号；

所述第二直流偏置电路用于，去除所述第五时钟信号中的直流分量，并且在去除所述直流分量后的第五时钟信号上叠加第二直流电压，生成所述第三时钟信号，所述第二直流电压的电压值小于所述逻辑门电路的低电平判决门限，且所述第二直流电压的电压值大于所述逻辑门电路的高电平判决门限与所述第五时钟信号的高电平的电压值之差。

17.如权利要求15或16所述的时钟产生电路，其特征在于，所述第二时钟源为受控时钟源，所述时钟产生电路还包括控制电路，

所述控制电路，用于根据所述第二时钟信号和所述第三时钟信号的相位之差和/或频率之差，生成控制信号，并将所述控制信号发送至所述第二时钟源；

所述控制信号用于控制所述第三时钟信号的频率，以使得所述第三时钟信号的频率与所述第二时钟信号的频率之差的绝对值小于所述第一预设值。

18.如权利要求15或16所述的时钟产生电路，其特征在于，所述第一振荡电路与所述逻辑门电路之间还耦合了第一延迟电路；

所述第一延迟电路用于延迟所述第二时钟信号，使所述第一直流偏置电路输出所述第二时钟信号的时间，与所述逻辑门电路接收所述第二时钟信号的时间之差为第一时长；或者

所述第一延迟电路用于延迟所述第一时钟信号，使所述第一振荡电路输出所述第一时钟信号的时间，与所述第一直流偏置电路接收所述第一时钟信号的时间之差为第二时长。

19.如权利要求15或16所述的时钟产生电路，其特征在于，所述第二时钟源与所述逻辑门电路之间还耦合了第二延迟电路；

所述第二延迟电路用于延迟所述第三时钟信号，使所述第二时钟源输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长。

20.如权利要求16所述的时钟产生电路，其特征在于，所述第二振荡电路与所述逻辑门电路之间还耦合了第二延迟电路；

所述第二延迟电路用于延迟所述第三时钟信号，使所述第二直流偏置电路输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长；或者

所述第二延迟电路用于延迟所述第五时钟信号，使所述第二振荡电路输出所述第五时钟信号的时间，与所述第二直流偏置电路接收所述第五时钟信号的时间之差为第二时长。

21.如权利要求15或16或20所述的时钟产生电路，其特征在于，所述逻辑门电路接收所述第二时钟信号的下降沿的时间早于所述逻辑门电路接收所述第三时钟信号的下降沿的时间，并且，所述逻辑门电路接收所述第二时钟信号的下降沿的时间与所述逻辑门电路接收所述第三时钟信号的下降沿的时间之差，小于所述第二时钟信号的低电平的时长；

或者，

所述逻辑门电路接收所述第二时钟信号的下降沿的时间晚于所述逻辑门电路接收所述第三时钟信号的下降沿的时间，并且所述逻辑门电路接收所述第三时钟信号的下降沿的时间与所述逻辑门电路接收所述第二时钟信号的下降沿的时间之差，小于所述第三时钟信号的低电平的时长。

22.一种产生时钟信号的方法，其特征在于，所述方法应用于时钟产生电路，所述时钟产生电路包括第一时钟源，第二时钟源和逻辑门电路，所述第一时钟源包括第一振荡电路和第一直流偏置电路，所述方法包括：

所述第一振荡电路生成第一时钟信号；

所述第一振荡电路将所述第一时钟信号发送给所述第一直流偏置电路；

所述第一直流偏置电路去除所述第一时钟信号中的直流分量，并且在去除直流分量后的第一时钟信号上叠加第一直流电压，生成第二时钟信号，所述第一直流电压的电压值小于所述逻辑门电路的低电平判决门限，且所述第一直流电压的电压值大于所述逻辑门电路的高电平判决门限与所述第二时钟信号的电压值高电平之差；

所述第二时钟源生成第三时钟信号；其中，所述第三时钟信号与所述第二时钟信号的频率之差小于第一预设值；

所述逻辑门电路接收所述第二时钟信号和所述第三时钟信号，对所述第二时钟信号和所述第三时钟信号进行逻辑或运算，生成第四时钟信号。

23.如权利要求22所述的方法，其特征在于，所述第二时钟源包括第二振荡电路和第二直流偏置电路；

所述第二时钟源生成第三时钟信号，具体包括：

所述第二振荡电路生成第五时钟信号；

所述第二振荡电路将所述第五时钟信号发送给所述第二直流偏置电路，所述第二直流偏置电路去除所述第五时钟信号中的直流分量，并且在去除直流分量后的第五时钟信号上叠加第二直流电压，生成所述第三时钟信号，所述第二直流电压的电压值小于所述逻辑门电路的低电平判决门限，且所述第二直流电压的电压值大于所述逻辑门电路的高电平判决门限与所述第五时钟信号的高电平的电压值之差。

24.如权利要求22或23所述的方法，其特征在于，所述第二时钟源为受控时钟源，所述时钟产生电路还包括控制电路，所述方法还包括：

所述控制电路根据所述第二时钟信号和所述第三时钟信号的相位之差和/或频率之差，生成控制信号，并将所述控制信号发送至所述第二时钟源；

所述控制信号用于控制所述第三时钟信号的频率，以使得所述第三时钟信号的频率与所述第二时钟信号的频率之差的绝对值小于所述第一预设值。

25.如权利要求22或23所述的方法，其特征在于，所述时钟产生电路还包括第一延迟电路，所述方法还包括：

所述第一延迟电路将所述第二时钟信号延迟，使所述第一直流偏置电路输出所述第二时钟信号的时间，与所述逻辑门电路接收所述第二时钟信号的时间之差为第一时长；或者

所述第一延迟电路将所述第一时钟信号延迟，使所述第一振荡电路输出所述第一时钟信号的时间，与所述第一直流偏置电路接收所述第一时钟信号的时间之差为第二时长。

26.如权利要求22或23所述的方法，其特征在于，所述时钟产生电路还包括第二延迟电路，所述方法还包括：

所述第二延迟电路将所述第三时钟信号延迟，使所述第二时钟源输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长。

27.如权利要求23所述的方法，其特征在于，所述时钟产生电路还包括第二延迟电路，所述方法还包括：

所述第二延迟电路将所述第三时钟信号延迟，使所述第二直流偏置电路输出所述第三时钟信号的时间，与所述逻辑门电路接收所述第三时钟信号的时间之差为第一时长；或者

所述第二延迟电路将所述第五时钟信号延迟，使所述第二振荡电路输出所述第五时钟信号的时间，与所述第二直流偏置电路接收所述第五时钟信号的时间之差为第二时长。

28.如权利要求22或23或27所述的方法，其特征在于，所述逻辑门电路接收所述第二时钟信号的下降沿的时间早于所述逻辑门电路接收所述第三时钟信号的下降沿的时间，并且，所述逻辑门电路接收所述第二时钟信号的下降沿的时间与所述逻辑门电路接收所述第三时钟信号的下降沿的时间之差，小于所述第二时钟信号的低电平的时长；

或者，

所述逻辑门电路接收所述第二时钟信号的下降沿的时间晚于所述逻辑门电路接收所述第三时钟信号的下降沿的时间，并且所述逻辑门电路接收所述第三时钟信号的下降沿的时间与所述逻辑门电路接收所述第二时钟信号的下降沿的时间之差，小于所述第三时钟信号的低电平的时长。

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