CN101183852A - 数字控制变容器、数字控制振荡器和全数字锁相环 - Google Patents

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CN101183852A CNA200710088558XA CN200710088558A CN101183852A CN 101183852 A CN101183852 A CN 101183852A CN A200710088558X A CNA200710088558X A CN A200710088558XA CN 200710088558 A CN200710088558 A CN 200710088558A CN 101183852 A CN101183852 A CN 101183852A
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Abstract

一种数字控制振荡器(DCO)，包括：脉冲产生器，在触发信号边缘处产生脉冲信号；以及至少一个延迟电路，以延迟脉冲产生器所产生的脉冲信号。脉冲产生器接收来自延迟电路的延迟后脉冲信号与使能信号之一作为触发信号。一种数字控制变容器(DCV)包含：具有栅极、源极、漏极和基极的晶体管，其中所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一，其中，两个或多个电压的至少一者不是电源电压或接地电压。

Description

数字控制变容器、数字控制振荡器和全数字锁相环
技术领域
本发明涉及一种高分辨率变容器、单边缘触发数字控制振荡器和使用其的全数字锁相环。
背景技术
在高速集成电路(integrated circuit，IC)处理器或通信系统中，锁相环(phase locked loops，PLL)常用于获得具有精确频率和相位的时钟信号。举例来说，在射频(radio frequency，RF)发射器中，PLL可用以基于参考频率来合成一载波频率；在RF接收器中，PLL可用于从所接收的信号中复原出该载波频率。以另一例来说，在包含多个IC芯片的系统中，PLL可用于该些芯片中，以便使该些芯片彼此同步，或提供具有精确时序关系但频率比外部信号更高的内部时钟信号。
现有PLL的例子包括线性PLL、数字PLL和全数字PLL。这三种类型在图1至3中分别说明，底下简要描述。
图1显示线性PLL的结构，线性PLL还称为模拟PLL或APLL。线性PLL包含：相位检测器102、回路滤波器104和压控振荡器(voltage controlledoscillator，VCO)106。相位检测器102将VCO 106的输出信号与参考信号混合以产生混合信号；所述混合信号含有：和频分量，代表输出信号频率与参考信号频率的总和；差频分量，代表输出信号频率与参考信号频率之间的差；和相位差分量，代表输出信号相位与参考信号相位之间的差的分量。回路滤波器104从混合信号滤出和频分量，并将差频分量和相位差分量输出到VCO 106。VCO 106的输出信号的振荡频率由频率差和相位差所确定。线性PLL为负反馈回路，使得当输出信号的频率低于参考信号的频率时，回路滤波器104的输出信号会控制VCO 106以升高输出信号的频率。相反，在输出信号的频率高于参考信号的频率时，回路滤波器104的输出信号会控制VCO 106以降低输出信号的频率。因此，在线性PLL稳定后，VCO 106的输出信号应具有与参考信号相同的频率和相位；换句话说，VCO 106的输出信号被锁到参考信号。
图2显示数字PLL的结构，数字PLL常缩写为DPLL。DPLL包含：相位与频率检测器(phase and frequency detector，PFD)202、电荷泵204、回路滤波器206、用于产生振荡信号的VCO 208，和用于产生分频后信号的分频器210，分频后信号的频率为振荡信号频率的1/N，其中，N为整数。PFD 202将分频后信号与参考信号进行比较，并将控制信号提供到电荷泵204，从而指示振荡信号的频率是应增加还是应减小。电荷泵204包含电荷存储元件，且其输出电压与存储在电荷存储元件中的电荷量成比例。回路滤波器206滤出电荷泵204的输出的高频分量。VCO 208所产生的振荡信号的频率由经回路滤波器206滤波后电荷泵204的输出电压确定。分频器210接收振荡信号并产生分频后信号。DPLL使得振荡信号的频率为参考信号频率的N倍。因此，在振荡信号的频率高于参考信号频率的N倍时，电荷泵204的操作可降低VCO208所产生的振荡信号的频率。相反，在振荡信号的频率低于参考信号频率的N倍时，电荷泵204的操作可升高VCO 208所产生的振荡信号的频率。因此，在DPLL处于锁定状态时，VCO 208所产生的振荡信号的频率应为参考信号频率的N倍。分频器210的输出频率为振荡信号频率的M/N，其中M、N为整数。因此，在产生具有任意频率的振荡信号上，DPLL有很大弹性。
图1和2中的APLL和DPLL均使用VCO。VCO是模拟电路，其占据较大的芯片面积且其抗噪声能力较弱。相反，全数字PLL(或ADPLL)利用数字控制振荡器(digitally controlled oscillator，DCO)代替VCO。图3显示ADPLL的结构。ADPLL包含PFD 302、控制单元304、DCO 306和分频器308。PFD 302将分频器308的输出信号与参考信号进行比较，并将信号提供到控制单元304，以指示增加或减小输出信号的频率。控制单元304基于PFD 302的输出产生控制信号，用于控制DCO 306以调整DCO 306所产生的振荡信号的频率。分频器308接收振荡信号，并产生频率等于振荡信号频率的1/N的信号。当ADPLL处于锁定状态时，DCO 306产生的振荡信号的频率应为参考信号频率的N倍。
ADPLL仅包含数字元件且仅处理数字信号。因此，ADPLL具有比APLL或DPLL更好的抗噪声能力。而且，在APLL和DPLL中，仅仅基于振荡信号对相位检测器或相位与频率检测器的回馈来调整振荡信号的频率。相反，ADPLL使用控制单元304来控制DCO 306以便调整振荡信号的频率。一旦PFD 302确定频率差和相位差，控制单元304计算振荡信号所需的频率调整量。因此，ADPLL可比APLL或DPLL更快地达到锁定状态。
DCO一般包含许多反相器，其会形成回路。图4A显示现有DCO 400的架构，其包含八个反相器402，即402-1、402-2、......，与与非门(NAND gate)404。八个反相器402和与非门404形成回路，使得反相器402之一的输出或与非门404的输出为回路中的下一个反相器402或与非门404的输入，如图4A所示。与非门404接收用于使能DCO 400的使能信号。当使能信号为“1”时，与非门404也成为反相器，且DCO 400的回路成为含有九个反相器的正反馈回路。因此，DCO 400开始振荡。图4A显示将反相器402-4的输出作为DCO 400的输出。当然，可在回路的任何处获得输出信号。图4A的DCO 400一般称为双边缘触发DCO，因为在回路的任何处的信号的下降缘或上升缘均会触发输出信号的改变。
因为输出振荡信号的周期是回路的总电路延迟，所以改变回路的总电路延迟，可调整振荡信号的周期和频率。图4A显示将控制信号提供到每一个反相器402以控制其电路延迟，且图4B显示具有可由外部控制信号控制的电路延迟的反相器402的一个例子。J.Dunning等人所提出的An All-Digital Phase-Locked Loop with 50-Cycle Lock Time Suitable for High-Performance Microprocessors(IEEE Journal of Solid-StateCircuits，卷30，第4号，第412-22页，1995年4月)揭示图4B的架构。如图4B所示，反相器402包含标准CMOS反相器406，标准CMOS反相器406包含PMOS晶体管408和NMOS晶体管410。并连的多个PMOS晶体管412作为PMOS晶体管408侧的负载；并连的多个NMOS晶体管414作为NMOS晶体管410侧的负载。控制信号分别输入到PMOS晶体管412和NMOS晶体管414的栅极，以选择一或多PMOS晶体管412和相对应的一或多NMOS晶体管414。
PMOS晶体管412和NMOS晶体管414是成对的，且每一对有不同的尺寸。举例来说，PMOS晶体管412与NMOS晶体管414的晶体管对的栅极宽度(gatewidth)可以2的倍数增加，从最小尺寸增加到最小尺寸的256倍，如图4B中的数字256、128、......所示。因此，各PMOS晶体管412在导通和关闭状态中的电容不同于其它PMOS晶体管的电容，且各NMOS晶体管414在导通和关闭状态中的电容不同于其它NMOS晶体管的电容。因此，提供不同的控制信号以选择一个或多个不同的的PMOS晶体管412与NMOS晶体管414，导致反相器402的不同电路延迟，且因此导致DCO 400的不同振荡频率。
用于选择PMOS晶体管412和NMOS晶体管414的控制信号一般经过二进制加权，可总称为控制字符。举例来说，假设N＝8，有8对PMOS晶体管412与NMOS晶体管414，其可产生28个不同的振荡频率。控制字符00000000关闭所有的PMOS晶体管412和NMOS晶体管414，从而产生最大延迟，因此产生最低的可能振荡频率；控制字符11111111导通所有的PMOS晶体管412和NMOS晶体管414，从而产生最小延迟，因此产生最高的可能振荡频率；且任何介于其中的控制字符将选择PMOS晶体管412与NMOS晶体管414的组合，其产生相应的中间振荡频率。将二进制代码增加1将导致振荡频率的最小增加，这定义为DCO的分辨率。明显地，DCO的分辨率由反相器的负载的最小可能电容调整所确定，例如，PMOS晶体管412和NMOS晶体管414在导通与关闭状态之间的电容改变的最小值。
因为晶体管在导通和关闭时具有不同的电容，所以图4A和4B中的DCO400通过选择性导通和关闭晶体管，以调整反相器402的电容性负载，来实现不同的延迟。依此，PMOS晶体管412和NMOS晶体管414可称为可变电容器(变容器)，或称为数字控制变容器(digitally controlled varactor，DCV)，因为其受数字信号控制。除了在导通和关闭状态有不同电容的晶体管(如图4B所示)之外，可用其它架构的晶体管当成变容器，以用于DCO。举例来说，图5A显示将现有DCV作为负载的反相器。在图5A中，DCV包括用以接收反相器输出和控制信号D的或非门(NOR gate)。或非门包括四个晶体管：两个NMOS晶体管M1和M2以及两个PMOS晶体管M3和M4。PMOS晶体管M3的源极和PMOS晶体管M4的漏极连接在一起，但未连接到任何偏压。视控制信号D而定，或非门呈现不同的电容。举例来说，当D为1时，NMOS晶体管M2导通，PMOS晶体管M3的漏极接地，且PMOS晶体管M3的源极为浮接；当D为0时，PMOS晶体管M4导通，PMOS晶体管M3的源极偏压于正电源电压，且PMOS晶体管M3的漏极为接地(当反相器输出为1时)或处于正电源的电位(当反相器输出为0时)。由于PMOS晶体管M3的源极和漏极上的偏压不同，因此或非门呈现不同的电容。因此，图5A中所示的电路延迟随着控制信号D变化。图5B显示在控制信号D的两种可能性下，PMOS晶体管M3的栅极电容随着PMOS晶体管M3的栅极电压而改变的曲线图。横坐标显示输出电压Vout，且纵坐标显示PMOS晶体管M3的电容和PMOS晶体管M1与M3的组合电容。粗线显示当控制信号D为1时的电容，且非粗线显示当控制信号D为0时的电容。如图5B所示，在控制信号D改变时，M3的电容和M1与M3的组合电容均会改变。使用图5A反相器的DCO的频率由反相器的延迟所定，反相器的延迟又由在反相器输出范围中的DCV的平均电容确定，反相器输出信号为PMOS晶体管M3的栅极电压。因此，DCO的分辨率由控制信号D在1与0之间改变时的DCV的平均电容的改变所定，DCV的平均电容的改变小于仅在导通和关闭状态中操作的晶体管(例如图4B中所示的PMOS晶体管412和NMOS晶体管414)的栅极电容的改变。因此，包含图5A反相器的DCO的分辨率高于图4A和4B所示的DCO 400。
图6A显示另一现有DCV 600，其包含NMOS晶体管602和PMOS晶体管604。NMOS晶体管602的源极和漏极连接在一起且接收控制信号D。PMOS晶体管604的源极和漏极连接在一起且接收控制信号D的反相信号DB。NMOS晶体管602的基极接地且PMOS晶体管604的基极耦合到正电源。NMOS晶体管602和PMOS晶体管604的栅极电容由控制信号D及其反相信号DB所控制。图6B显示在不同的控制信号D和DB下，DCV 600的电容随着NMOS晶体管602和PMOS晶体管604的栅极电压而改变的曲线图。横坐标显示NMOS晶体管602和PMOS晶体管604的栅极电压，且纵坐标(“Params”)显示DCV 600的电容。用罗马数字I标记的粗体线是当控制信号D为1时DCV 600电容的曲线；用罗马数字II标记的非粗体线是当控制信号D为0时DCV 600电容的曲线。如图6B所示，在控制信号D改变时，DCV 600的电容会有变化。表I列出在不同控制信号D和DB下，DCV 600电容的平均值、范围和线性度，其中电容线性度的计算为电容范围的一半与电容平均值的比率，所述比率用百分数表示。
表I
Figure A20071008855800131
发明内容
根据本发明的实施例，提供一种DCO，其包含：脉冲产生器，其用于在触发信号的边缘处产生脉冲信号；以及至少一个延迟电路，延迟所述脉冲产生器产生的脉冲信号。所述脉冲产生器接收来自所述至少一个延迟电路的延迟脉冲信号与使能信号之一作为触发信号。
根据本发明的实施例，还提供一种DCO，其包括：脉冲产生器，根据触发信号产生脉冲信号；第一延迟电路，使所述脉冲信号延迟第一延迟量以产生第一延迟信号；第二延迟电路，使所述脉冲信号延迟第二延迟量以产生第二延迟信号；以及边缘组合电路，其用于自所述第一延迟信号和所述第二延迟信号产生振荡信号。
根据本发明的实施例，还提供一种ADPLL，其包括：数字控制振荡器(digitally controlled oscillator，DCO)，其用于产生振荡信号；分频器，接收所述振荡信号以及产生分频后信号，其中，所述振荡信号的频率与所述分频后信号的频率的比率是预定值；控制单元，接收具有参考频率的参考信号和所述分频后信号；粗调谐部分；以及细调谐部分。所述DCO包含至少一个延迟电路，所述延迟电路包含至少一个数字控制变容器(digitallycontrolled varactor，DCV)，其中，所述DCV包含具有栅极、源极、漏极和基极的晶体管，其中，所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一，其中，所述两个或多个电压中的至少一者不是电源电压或接地。所述粗调谐部分包含：计数器，其耦合到所述控制单元以用于在所述参考信号的一个周期内对所述振荡信号的周期进行计数；比较器，用于将所述参考信号的一个周期内的所述振荡信号的周期的计数数量与所述预定值进行比较；第一连续逼近寄存器(SAR)，其用于基于所述计数数量与所述预定值的比较结果来产生第一控制信号；以及第一升/降计数器，接收所述第一控制信号以产生用于调整所述振荡信号的频率的第一控制字符。所述细调谐部分包含：相位与频率检测器，其耦合到所述控制单元以用于将所述分频后信号的相位与所述参考信号的相位进行比较；第二SAR，用于基于所述分频后信号的相位与所述参考信号的相位的比较结果来产生第二控制信号；以及第二升/降计数器，接收所述第二控制信号以便产生用于调整所述振荡信号的频率的第二控制字符。
根据本发明的实施例，更提供一种全数字锁相环(all-digitalphase-locked loop，ADPLL)，其包含：数字控制振荡器(digitally controlledoscillator，DCO)，其用于产生振荡信号；分频器，接收所述振荡信号且产生分频后信号，其中，所述振荡信号的频率与所述分频后信号的频率的比率是预定值；控制单元，接收具有参考频率的参考信号和所述分频后信号；粗调谐部分；以及细调谐部分。所述DCO包含：脉冲产生器，根据触发信号产生脉冲信号；第一延迟电路，使所述脉冲信号延迟第一延迟量以产生第一延迟信号；第二延迟电路，使所述脉冲信号延迟第二延迟量以产生第二延迟信号；以及边缘组合电路，其用于自所述第一延迟信号和所述第二延迟信号产生振荡信号。所述粗调谐部分包含：计数器，其耦合到所述控制单元以用于在所述参考信号的一个周期内对所述振荡信号的周期进行计数；比较器，其用于将所述参考信号的一个周期内的所述振荡信号的周期的计数数量与所述预定值进行比较；第一连续逼近寄存器(successive approximationregister，SAR)，其用于基于所述计数数量与所述预定值的比较结果来产生第一控制信号；以及第一升/降计数器，接收所述第一控制信号以产生用于调整所述振荡信号的频率的第一控制字符。所述细调谐部分包含：相位与频率检测器，其耦合到所述控制单元以用于将所述分频后信号的相位与所述参考信号的相位进行比较；第二SAR，其用以基于所述分频后信号的相位与所述参考信号的相位的比较结果来产生第二控制信号；以及第二升/降计数器，接收所述第二控制信号以产生用于调整所述振荡信号的频率的第二控制字符。
根据本发明的实施例，提供一种DCV，其包含：具有栅极、源极、漏极和基极的晶体管，其中，所述栅极、源极、漏极和基极的至少一者接收两个或多个电压之一，其中，所述两个或多个电压的至少一者不是电源电压或接地电压。
根据本发明的实施例，还提供一种DCO，其包含：至少一个延迟电路，所述延迟电路包含至少一个DCV。所述DCV包含：具有栅极、源极、漏极和基极的晶体管，其中，所述栅极、源极、漏极和基极的至少一者接收两个或多个电压之一，其中，所述两个或多个电压的至少一者不是电源电压或接地电压。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1显示现有的线性锁相环(PLL)。
图2显示现有的数字式PLL(DPLL)。
图3显示现有的全数字式PLL(ADPLL)。
图4A显示包含数个反相器的现有的数字控制振荡器(DCO)。
图4B显示图4A的反相器结构。
图5A显示将现有数字控制变容器(DCV)作为负载的反相器。
图5B显示图5A中现有DCV的电容特性的曲线图。
图6A显示另一种现有DCV。
图6B显示图6A的现有DCV的电容特性的曲线图。
图7A显示根据本发明第一实施例的DCV。
图7B显示图7A中DCV的电容特性的曲线图。
图8A显示根据本发明第二实施例的DCV。
图8B显示图8A中DCV的电容特性的曲线图。
图9A显示根据本发明第三实施例的DCV。
图9B显示图9A中DCV的电容特性的曲线图。
图10显示根据本发明实施例的DCO。
图11A-11E显示根据本发明实施例的另一种DCO。
图12显示根据本发明实施例的ADPLL。
附图符号说明
102：相位检测器
104：回路滤波器
106、208：压控振荡器(VCO)
202、302、1216：相位与频率检测器
204：电荷泵
206：回路滤波器
210：分频器
304：控制单元
306、400、1000、1100、1204：数字控制振荡器(DCO)
308：分频器
402、402-1-402-8、1126、1140、1142、1146、1150：反相器
404：与非门
406：标准CMOS反相器
408、412、M3、M4、604、700、800、900：PMOS晶体管
410、414、M1、M2、602：NMOS晶体管
600、1134、1138：数字控制变容器(DCV)
1002、1102：脉冲产生器
1004：延迟电路
1104：全延迟线电路
1106：半延迟线电路
1108：边缘组合电路
1110、1128、1148：数字多路复用器
1122、1122′：细调谐电路
1124、1124′：粗调谐电路
1132：第一延迟电路
1136、1136-1、1136-2：第二延迟电路
1144：传输门
1128′：虚拟多路复用器
1200：全数字锁相环
1202：控制单元
1206：计数器
1208：比较器
1210、1218：连续逼近寄存器(SAR)
1212、1220：升/降计数器
1214：分频器
具体实施方式
根据本发明的实施例，全数字锁相环(ADPLL)使用能提供细分辨率的数字控制变容器。本发明实施例的ADPLL更使用数字控制振荡器(DCO)，其包含能提供可调式工作周期的多个延迟电路。下文描述本发明实施例的DCV、DCO和ADPLL。
1.数字控制变容器(DCV)
图7A显示根据本发明第一实施例的PMOS晶体管700，其当成变容器。PMOS晶体管700具有栅极、源极、漏极和基极。PMOS晶体管700的基极连接到正电源VDD。PMOS晶体管700的源极和漏极均接收四个偏压(即VDD、VDD-Vtn、Vtp和GND)之一，其中Vtp是PMOS晶体管700的临界电压，Vtn是尺寸类似于PMOS晶体管700的NMOS晶体管的临界电压，以及GND是接地电压。
通过在PMOS晶体管700的源极和漏极上施加不同的偏压，PMOS晶体管700可具有不同的栅极电容。图7B显示在不同的源极和漏极偏压条件下，PMOS晶体管700的栅极电容随着PMOS晶体管700的栅极电压而改变的曲线图。横坐标显示栅极电压而纵坐标显示栅极电容。罗马数字I到X表示不同的源极和漏极偏压条件，如表II。表II更列出在PMOS晶体管700的不同的源极和漏极偏压下，PMOS晶体管700的栅极电容的模拟结果。如表II和图7B所示，改变PMOS晶体管700的源极和漏极偏压，可获得七条不同的栅极电容曲线。因此，图7A所示的PMOS晶体管700可使用于反相器中以提供七种不同的延迟；且可用于DCO中以产生至少七种不同的振荡频率。
表II
Figure A20071008855800191
图8A显示根据本发明第二实施例的PMOS晶体管800，其当成变容器。PMOS晶体管800具有栅极、源极、漏极和基极。PMOS晶体管800的源极和漏极均连接到PMOS晶体管800的栅极。PMOS晶体管800的基极接收两个偏压(即VDD和VDD-Vtn)之一。
改变基极偏压，PMOS晶体管800可具有不同的栅极电容。图8B显示在不同的基极偏压下，PMOS晶体管800的栅/漏/源极电容随着PMOS晶体管800的栅极电压Vc而改变的曲线图。横坐标显示栅极电压且纵坐标显示栅/漏/源极电容。罗马数字I到II表示不同的基极电压，如表III。表III更列出在PMOS晶体管800的不同的源极和漏极偏压下，PMOS晶体管800的栅极电容的模拟结果。图8B中的实线和虚线对应于基极偏压I和II。如表III和图8B所示，对PMOS晶体管800提供两种可能的基极偏压，可获得两种不同的栅/漏/源极电容曲线。因此，图8A所示的PMOS晶体管800可用在反相器中以提供两种不同的电路延迟，且更可用在DCO中以产生至少两种不同的振荡频率。
表III
Figure A20071008855800192
图9A显示根据本发明第三实施例的PMOS晶体管900，其可当成变容器。PMOS晶体管900具有栅极、源极、漏极和基极。PMOS晶体管900的源极和漏极彼此连接。PMOS晶体管900的栅极接收三个偏压(即VDD、|Vtp|和GND)之一。PMOS晶体管900的基极偏压于VDD。
改变栅极偏压，PMOS晶体管900可具有不同的源极/漏极(S/D)电容。图9B显示在不同的栅极偏压下，PMOS晶体管900的S/D电容随着PMOS晶体管900的源极和漏极电压Vc而改变的曲线图。横坐标显示S/D电压且纵坐标显示S/D电容。罗马数字I、II和III表示不同的栅极电压，如下表IV。表IV更列出在PMOS晶体管900的不同源极和漏极偏压下，PMOS晶体管900的栅极电容的模拟结果。图9B的实线、虚线和点线对应于栅极偏压I、II和III。如表IV和图9B所示，提供三种可能的PMOS晶体管900栅极偏压，可获得三种不同的S/D电容曲线。因此，图9A的PMOS晶体管900可用在反相器中以提供三种不同的电路延迟，且更可用在DCO中以产生至少三种不同的振荡频率。
表IV
Figure A20071008855800201
图7A、8A和9A仅显示PMOS晶体管。然而，也可用与这些图所示的相同方式将NMOS晶体管配置成变容器。同样，图7A、8A和9A将这些偏压显示成VDD、VDD-Vtn、Vtp和GND，因为这些电压容易在电路中产生。应了解，这些电压只是示范性的，且还可采用其它电压以提供可变电容。
与图6A的现有DCV相比，根据本发明实施例的DCV的电容可随更细分辨率而变化。举例来说，在控制信号D从0改变为1时，图6A的DCV具有约0.74fF的平均电容差。相反地，图7A的DCV的平均电容从约0.50fF改变到约0.95fF，改变范围约为0.45fF；图8A所示的DCV的平均电容从约1.34fF改变到约1.41fF，改变范围仅为约0.07fF；图9A所示的DCV的平均电容从约1.47fF改变到约1.95fF，改变范围仅为约0.48fF。因此，根据本发明的DCV能提供较小的电容改变范围，且可用在DCO中以提供更细的分辨率。举例来说，根据本发明实施例的DCV可在环形振荡器(例如图4A所示的DCO 400)中当作反相器的负载，以允许DCO 400的更细频率调整。
2.数字控制振荡器(DCO)
本发明的实施例更提供单边缘触发DCO(SET-DCO)，如图10和11A-11E所说明。
图10显示包含脉冲产生器1002和延迟电路1004的DCO 1000。脉冲产生器1002接收使能信号和延迟电路1004的输出，并在此两个输入之一的上升边缘处产生脉冲信号。延迟电路1004接收脉冲产生器1002产生的脉冲信号，并使脉冲信号延迟某一时间量。延迟电路1004可包括具有DCV的反相器，所述DCV可为例如图5A或6A所示的现有DCV，或根据本发明实施例的DCV。
藉由提供使能信号并选择使能信号作为脉冲产生器1002的输入以产生第一脉冲信号，来初始化DCO 1000。随后，因为由延迟电路1004延迟的脉冲信号回馈至脉冲产生器1002并被选择用于产生下一脉冲信号的触发，依此类推，DCO 1000开始振荡。
如果脉冲产生器1002的时间延迟为Tp且延迟电路1004的时间延迟为Td，那么DCO 1000的输出振荡信号的频率为1/(Tp+Td)，且输出振荡信号的工作周期由其频率和脉冲产生器1002产生的每一脉冲信号的持续时间来确定。
本发明的实施例更提供使用两个延迟电路以提供可调整工作周期的SET-DCO，例如图11A所示的SET-DCO 1100。
参看图11A，SET-DCO 1100包含脉冲产生器1102、全延迟线(full-delayline，FDL)电路1104、半延迟线(half-delay line，HDL)电路1106、边缘组合电路(edge-combination circuit，ECC)0118，和多路复用器1110。脉冲产生器1102接收使能信号和FDL电路1104的输出。脉冲产生器1102在两个输入之一的上升边缘处产生脉冲信号。FDL电路1104接收脉冲产生器1102所产生的脉冲信号，并使脉冲信号延迟第一延迟量。FDL 1104所延迟的脉冲信号回馈至脉冲产生器1102。因此，在使能信号的上升边缘处产生第一脉冲信号之后，被FDL 1104所延迟的脉冲信号会触发脉冲产生器1102以产生后续的脉冲信号，且由脉冲产生器1102和FDL电路1104所形成的回路会开始振荡。第一控制字符Ctrl输入到FDL电路1104以控制第一延迟量，藉此调整SET-DCO 1100的振荡频率。
HDL电路1106接收脉冲产生器1102所产生的脉冲信号，并使脉冲信号延迟第二延迟量。第二延迟量由第一控制字符Ctrl1或第二控制字符Ctrl2来控制，其由受控于选择信号SEL的MUX 1110所选择。ECC 1108接收FDL 1104所延迟的脉冲信号和HDL 1106所延迟的脉冲信号，且其输出信号在任一输入的边缘(即上升边缘或下降边缘)处改变状态。因此，藉由调整FDL电路1104和HDL电路1106的延迟，可调整ECG 1108的输出信号的工作周期。当选择第一控制字符Ctrl1时，工作周期仅视FDL电路1104和HDL 1106的电路架构而定，无关于第一控制字符Ctrl1。然而，可选择第二控制字符Ctrl2以在输出信号的工作周期调整上提供更大弹性。
图11B显示SET-DCO 1100中的信号顺序以说明其操作。参考图11A和11B，信号S1是脉冲产生器1102的输出，信号S2是FDL电路1104的输出，信号S3是HDL电路1106的输出，且信号Output是ECC 1108的输出。时间t1、t2和t3分别是脉冲产生器1102、FDL电路1104和HDL电路1106的电路延迟。如图11B所示，首先触发使能信号，使得脉冲产生器1102产生第一脉冲信号。然后，回馈FDL电路1104的输出S2以触发后续脉冲信号的产生，藉此维持SET-DCO 1100的振荡。从图11B可明了，藉由仅在FDL电路1104的输出信号S2的一个边缘(例如上升边缘)来触发脉冲产生器1102以维持SET-DCO 1100的振荡，这就是为何称为”单边缘触发DCO”。
在FDL电路1104的输出与HDL电路1106的输出皆处于上升边缘时，ECC1108的输出信号会切换状态。如图11B所示，ECC 1108的输出信号的工作周期是t2-t3与振荡周期t1的比率。因此，藉由调整FDL电路1104的延迟t2和HDL电路1106的延迟t3，可调整SET-DCO 1100的振荡信号的工作周期。举例来说，如果t2-t3＝t1/2，那么工作周期为50％。
延迟电路(即FDL电路1104和HDL电路1106)可包括具有DCV的反相器，所述DCV例如图5A或6A所示的现有DCV，或根据本发明实施例的DCV。图11C和11D显示HDL电路1106的示范性架构。
参看图11C，HDL电路1106包含细调谐电路1122和粗调谐电路1124。图11C显示用以调整HDL电路1106的延迟的13位控制字符F[12:0](即F11-F0)的例子。明确地说，将控制字符的最高有效位的某些位(例如F[12:8])提供到粗调谐电路1124以调整其延迟；将控制字符的最低有效位的某些位(例如F[7:0])提供到细调谐电路1122以用于调整其延迟。图11C的粗调谐电路1124包含一系列反相器1126，以便对细调谐电路1122的信号输出提供递增延迟。多路复用器1128由控制字符的最高有效位(即F[12:8])控制以选择反相器1126之一的输出作为HDL电路1106的输出。
细调谐电路1122可包含由具有高分辨率DCV(例如图5A、6A、8A、9A和10A所示的DCV)的反相器所形成的缓冲电路。图11D显示细调谐电路1122包含串连的两种类型的延迟电路。第一延迟电路1132内的DCV 1134架构同于图8A所示的DCV 800。第二延迟电路1136内的DCV 1138的架构同于图6A所示的DCV 600。图11D的细调谐电路1122包含一个第一延迟电路1132和两个第二延迟电路1136(即电路1136-1和1136-2)。然而，视SET-DCO 1100的所需调谐范围和操作范围，这些不同类型的DCV的数量可变化。
如图11D所示，第一延迟电路1132包含背对背(back-to-back)连接方式的DCV 1134，以延迟输入信号与其反相信号，其中藉由两个串连的反相器1140和1142来缓冲输入信号，且藉由传输门(pass gate)1144和反相器1146来产生输入信号的反相信号。输入信号及其反相信号皆由DCV 1134延迟，并由多路复用器1148选择性输出。因为相比于SET-DCO 1100中的其它延迟元件，DCV 1134具有最细分辨率，所以DCV 1134的基极偏压由控制字符的最低有效位的某些位(例如F[3:0])来控制。同样，利用背对背连接方式的DCV 1134以延迟输入信号及其反相信号，即使某一DCV 1134在某个时间点为浮接，DCV 1134的基极仍维持在稳定的电位。因此，图11D所示的DCV 1134的架构，本文称为差分架构，可改进电路稳定性。
图11D的第二类型的延迟电路1136包含：DCV 1138，其可当作反相器1150的负载。DCV 1138由控制字符的剩余中间位(即F[7:4])来控制。
因此，如上文所述，提供适当的控制字符(例如F[12:0])可调整HDL电路1106的延迟。比起DCV 1134或1138所提供的延迟，反相器1126所提供的延迟具有更高的数量级。与SET-DCO 1100中的其它元件相比，DCV 1134具有最高的分辨率。因此，SET-DCO 1100的分辨率由DCV 1134的延迟来决定。
如图11D所示，本发明第二实施例的DCV和图6A所示的现有DCV可用于构造HDL 1106。然而，也可使用本发明第一和第三实施例的其它类型的DCV。现有此技者现应了解该如何用其它类型的DCV(例如DCV 700或DCV 900)或图5A所示的现有DCV来构造延迟电路。
FDL电路1104的架构方式可类似于HDL电路1106，只要包含更多的例如DCV 1134和1138的延迟元件或包含较多数量的第一延迟电路1132和/或第二延迟电路1136。在某一方面，FDL电路1104所提供的延迟可两倍于HDL电路1106的延迟。举例来说，如图11E所示，FDL电路1104包含：细调谐电路1122′，具有两个第一延迟电路1132和四个第二延迟电路1136；以及粗调谐电路1124′，其具有的反相器数量两倍于HDL电路1106的粗调谐电路1124′的反相器1126数量且更包括一额外虚拟多路复用器1128′。虚拟多路复用器1128′具有与多路复用器1128相同的结构。虚拟多路复用器1128′和多路复用器1128交替耦合到反相器1126的输出，如图11E所示。
如图11E所示，13位的控制字符C[12:0]输入到FDL电路1104以控制其延迟。控制字符C[12:0]可能相同或不同于输入到HDL电路1106的控制字符F[12:0]。如上述，当将相同控制字符提供到FDL电路1104与HDL电路1106时，工作周期仅视FDL电路1104和HDL 1106的电路架构而定，而不考虑控制字符。然而，如果将不同的控制字符提供到FDL电路1104和HDL电路1106，那么分别控制FDL电路1104和HDL电路1106可在输出信号的工作周期调整上有更大弹性。
3.全数字式PLL(ADPLL)
本发明的实施例更提供使用SET-DCO(如图11A所示SET-DCO 1100)的ADPLL，其具有高分辨率和可变工作周期。图12显示根据本发明实施例的ADPLL 1200的结构。
如图12所示，ADPLL 1200包含：控制单元1202和DCO 1204。DCO 1204具有与SET-DCO 1100类似的结构。控制单元1202接收参考信号并控制DCO1204，以提供频率N倍于参考信号频率(或参考频率)的振荡信号，其中N为整数。
控制单元1202通过两条路径(粗调谐路径和细调谐路径)来控制DCO1204。粗调谐路径包含计数器1206、比较器1208、第一连续逼近寄存器(SAR)1210和第一升/降计数器1212。将DCO 1204产生的振荡信号输入到控制单元1202。计数器1206连接到控制单元1202，以在参考信号的一个周期内对振荡信号的周期进行计数。比较器1208将参考信号的一个周期内的振荡信号的周期计数量与N进行比较。如果参考信号的一个周期内的振荡信号的周期计数量等于N，那么粗调谐完成。否则，第一SAR 1210基于比较器1208的比较结果来产生控制信号，并将控制信号提供到第一升/降计数器1212以指示DCO 1204所产生的振荡信号的所需频率改变量。第一SAR 1210提供对DCO1204所产生的振荡信号频率的有效调整。举例来说，每次在振荡信号频率需要调整时，由第一SAR 1210产生的控制信号所指示的振荡信号的频率改变量会单调地(monotonically)减小，使得振荡频率接近所需频率，而不是花费许多时间从所需频率的一侧摆动到另一侧。SAR可用现有架构，因此省略详细描述。响应于第一SAR 1210产生的控制信号，第一升/降计数器1212产生第一控制字符F1以调整DCO 1204的振荡频率。图12显示第一控制字符F1含有5个位(即F1[4:0])的实例。
细调谐路径包含分频器1214、PFD 1216、第二SAR 1218和第二升/降计数器1220。分频器1214接收DCO 1204所产生的振荡信号，且其所产生的信号频率等于振荡信号频率的1/N。分频后信号会回馈至控制单元1202。PFD1216连接到控制单元1202，以测量参考信号与分频器1214的输出之间的相位差。基于所测得的相位差，第二SAR 1218产生控制信号，并将此控制信号提供给第二升/降计数器1220。响应于第二SAR 1218所产生的控制信号，第二升/降计数器1220产生第二控制字符F2以调整DCO 1204的振荡频率。图12显示第二控制字符F2含有8个位(即F2[7:0])的实例。当参考信号与分频器1214的输出同步时，ADPLL 1200被锁定。
除了将振荡信号的频率除以N，分频器1214也可产生频率为振荡信号频率的1/N倍的信号，以便在振荡频率上有更大弹性。
由第一升/降计数器1212所产生的第一控制字符F1和由第二升/降计数器1220所产生的第二控制字符F2共同控制DCO 1204的振荡频率。举例来说，参考图11C、11E和12且根据本发明，第一控制字符F1和第二控制字符F2可组合为一个13位控制字符，如图11E所示的用以控制FDL电路1104的控制字符C以及如图11C所示的用以控制HDL电路1106的控制字符F。第一控制字符F1构成控制字符C或F的最高有效字节，而第二控制字符F2构成控制字符C或F的最低有效字节。换句话说，F1[4:0]为C[12:8]或F[12:8]，而F2[7:0]则为C[7:0]或F[7:0]。如上述，因为F[12:8]和C[12:8]以比F[7:0]和C[7:0]更高的数量级来调整DCO 1100的频率，所以ADPLL 1200的粗调谐路径以比细调谐路径更高的数量级来调整振荡信号的频率。
接着描述ADPLL 1200的操作。首先，由重设信号重设ADPLL1200中的所有元件来初始化ADPLL 1200。在重设之后，DCO 1204开始振荡。接着，通过粗调谐来得到频率。藉由在参考信号的一个周期内计数DCO 1204所产生的振荡信号的周期数，并将振荡信号的周期计数量与N进行比较，来测量DCO1204的振荡频率。如果计数量大于或小于N，那么振荡频率高于或低于参考频率的N倍，故而，第一SAR 1210和第一升/降计数器1212的操作会调整DCO 1204的振荡频率。如果计数量等于N，那么振荡频率近似于参考频率的N倍，且频率撷取完成。接着，通过细调谐执行相位撷取。在回馈至控制单元1202之前，DCO 1204所产生的振荡信号被分频器1214分频。PFD 1216将分频后振荡信号与参考信号进行比较以测量两者之间的相位差。如果两者的相位不同，那么第二SAR 1218和第二升/降计数器1220的操作会调整DCO 1204的振荡频率，直到分频后振荡信号与参考信号同步。
对根据本发明实施例且用0.18μm技术制造的ADPLL进行测量。基于在2.5MHz到100MHz范围内变化的输入参考频率及在150MHz到450MHz范围内变化的振荡频率，电源电压可从1V至1.8V，ADPLL的分辨率可低至2ps，振荡信号的峰对峰抖动在450MHz时约为44ps，且可在少于32个参考信号周期内锁定振荡信号。相反，例如J.Dunning等人提出的使用图4A和4B所示DCO 400的ADPLL的现有ADPLL使用3.3V的电源电压且具125ps的峰对峰抖动，且需要约50个参考信号周期来锁定输出振荡信号。在此，”抖动”定义为振荡信号的相位中的突然变化。本发明实施例的ADPLL比现有ADPLL占据更小的芯片面积，且测量结果也显示出本发明实施例的ADPLL比其它类似现有ADPLL消耗更少的功率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。

Claims (48)

1.一种数字控制振荡器，包括：
一脉冲产生器，在一触发信号的一边缘处产生一脉冲信号；以及
至少一个延迟电路，延迟所述脉冲产生器所产生的所述脉冲信号，
其中，所述脉冲产生器接收来自所述至少一个延迟电路的所述延迟后脉冲信号与一使能信号之一当作所述触发信号。
2.如权利要求1所述的数字控制振荡器，其中，所述至少一个延迟电路包含至少一个数字控制变容器，其中，所述数字控制变容器包括具有一栅极、一源极、一漏极和一基极的一第一晶体管，其中所述栅极、所述源极、所述漏极和所述基极中的至少一者接收两个或多个电压之一，其中，所述两个或多个电压之至少一者不是一电源电压或一接地电压。
3.如权利要求2所述的数字控制振荡器，其中，所述第一晶体管的所述源极和漏极各接收所述两个或多个电压之一。
4.如权利要求2所述的数字控制振荡器，其中，所述第一晶体管的所述基极接收所述两个或多个电压之一。
5.如权利要求2所述的数字控制振荡器，其中，所述第一晶体管的所述栅极接收所述两个或多个电压之一。
6.如权利要求2所述的数字控制振荡器，其中，所述至少一个数字控制变容器包含两个或多个数字控制变容器。
7.如权利要求2所述的数字控制振荡器，其中，所述至少一个延迟电路更包含至少具有一栅极、一源极、一漏极和一基极的一第二晶体管，其中所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极之至少一者接收两个或多个电压之一。
8.如权利要求2所述的数字控制振荡器，其中，所述至少一个延迟电路包含复数个反相器，其中所述至少一个数字控制变容器作为所述反相器的一负载。
9.如权利要求1所述的数字控制振荡器，其中，所述至少一个延迟电路包括：
至少一第一晶体管和一第二晶体管，各具有一栅极、一源极、一漏极和一基极，其中所述第一晶体管的所述栅极、所述源极、所述漏极和所述基极中的一第一者和所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极中的之一相应第一者连接在一起，且更接收两个或多个电压之一，
其中，所述第一晶体管的所述栅极、所述源极、所述漏极和所述基极中的一第二者接收所述脉冲信号，以及
其中所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极中之一相应第二者接收所述脉冲信号的一反相信号。
10.一种数字控制振荡器，其包括：
一脉冲产生器，在一触发信号的一边缘处产生一脉冲信号；
一第一延迟电路，使所述脉冲信号延迟一第一延迟量以产生一第一延迟信号；
一第二延迟电路，使所述脉冲信号延迟一第二延迟量以产生一第二延迟信号；以及
一边缘组合电路，从所述第一延迟信号和所述第二延迟信号产生一振荡信号。
11.如权利要求10所述的数字控制振荡器，其中，所述脉冲产生器接收一使能信号与所述第一延迟信号之一作为所述触发信号。
12.如权利要求11所述的数字控制振荡器，其中，所述脉冲产生器接收所述使能信号作为所述触发信号以在所述数字控制振荡器的初始化产生一第一脉冲信号，然后接收所述第一延迟信号作为所述触发信号。
13.如权利要求10所述的数字控制振荡器，其中，所述第一延迟电路和所述第二延迟电路分别接收一控制字符来控制所述第一延迟量和所述第二延迟量。
14.如权利要求10所述的数字控制振荡器，其中，所述第一延迟电路接收用于控制所述第一延迟量的一第一控制字符，且所述第二延迟电路接收用于控制所述第二延迟量的一第二控制字符。
15.如权利要求10所述的数字控制振荡器，其中，所述第一延迟量是所述第二延迟量的两倍。
16.如权利要求10所述的数字控制振荡器，其中，在所述第一延迟信号或所述第二延迟信号的上升边缘或下降边缘处，所述边缘组合电路所产生之一振荡信号会改变状态。
17.如权利要求10所述的数字控制振荡器，其中，所述第一延迟电路和所述第二延迟电路包括至少一个数字控制变容器，其中，所述数字控制变容器包括具有一栅极、一源极、一漏极和一基极的一晶体管，其中，所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一。
18.如权利要求17所述的数字控制振荡器，其中所述两个或多个电压的至少一者不是电源电压或接地电压。
19.如权利要求17所述的数字控制振荡器，其中，所述第一延迟电路和第二延迟电路更包括串连的反相器，以用于提供额外延迟。
20.如权利要求10所述的数字控制振荡器，其中，所述第一延迟电路和第二延迟电路中的至少一者包括：
至少一第一晶体管和一第二晶体管，各具有一栅极、一源极、一漏极和一基极，其中，所述第一晶体管的所述栅极、所述源极、所述漏极和所述基极的一第一者和所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极的一相应第一者连接在一起，更接收两个或多个电压之一，
其中所述第一晶体管的所述栅极、所述源极、所述漏极和所述基极的一第二者接收所述脉冲信号，以及
其中所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极的一相应第二者接收所述脉冲信号的一反相信号。
21.一种全数字锁相环，包括：
一数字控制振荡器，用于产生一振荡信号，所述数字控制振荡器包括至少一个延迟电路，所述延迟电路包含至少一个数字控制变容器，其中，所述数字控制变容器包括具有一栅极、一源极、一漏极和一基极的一晶体管，其中所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一，其中所述两个或多个电压的至少一者不是电源电压或接地电压；
一分频器，接收所述振荡信号并产生一分频后信号，其中所述振荡信号的频率与所述分频后信号的频率间的频率比率是一预定值；
一控制单元，接收具有一参考频率的一参考信号和所述分频后信号；
一粗调谐部分，包含：耦合到所述控制单元的一计数器，用于在所述参考信号的一个周期内对所述振荡信号的周期进行计数；一比较器，用于将所述参考信号的一个周期内所计数到的所述振荡信号的周期数量与一预定值进行比较；一第一连续逼近寄存器(SAR)，基于所述计数量与所述预定值的所述比较结果来产生一第一控制信号；以及第一升/降计数器，接收所述第一控制信号以产生用于调整所述振荡信号的所述频率的一第一控制字符；以及
一细调谐部分，包含：一相位与频率检测器，耦合到所述控制单元以用于将所述分频后信号的一相位与所述参考信号的一相位进行比较；一第二连续逼近寄存器，基于所述分频后信号的所述相位与所述参考信号的所述相位的所述比较结果来产生一第二控制信号；以及一第二升/降计数器，接收所述第二控制信号以产生用于调整所述振荡信号的所述频率的一第二控制字符。
22.如权利要求21所述的全数字锁相环，更包括用于在一触发信号的一边缘处产生一脉冲信号的一脉冲产生器，其中所述至少一个延迟电路延迟所述脉冲产生器所产生的所述脉冲信号，且所述脉冲产生器接收来自所述至少一个延迟电路的所述延迟脉冲信号与一使能信号之一作为所述触发信号。
23.如权利要求21所述的全数字锁相环，其中，所述至少一个延迟电路包含多个反相器，其中，所述至少一个数字控制变容器作为所述反相器的一负载。
24.一种全数字锁相环，包括：
一数字控制振荡器，包括：
一脉冲产生器，根据一触发信号产生一脉冲信号，
一第一延迟电路，使所述脉冲信号延迟一第一延迟量以产生一第一延迟信号，
一第二延迟电路，使所述脉冲信号延迟一第二延迟量以产生一第二延迟信号，以及
一边缘组合电路，自所述第一延迟信号和所述第二延迟信号产生一振荡信号；
一分频器，接收所述振荡信号且产生一分频后信号，其中所述振荡信号的频率与所述分频后信号的频率间的一频率比率是一预定值；
一控制单元，接收具有一参考频率的一参考信号和所述分频后信号；
一粗调谐部分，包含：一计数器，耦合到所述控制单元以在所述参考信号的一个周期内对所述振荡信号的周期进行计数；一比较器，将所述参考信号的一个周期内内所计数的所述振荡信号的周期计数量与所述预定值进行比较；一第一连续逼近寄存器，基于所述计数量与所述预定值的所述比较结果来一产生第一控制信号；以及一第一升/降计数器，接收所述第一控制信号以产生用于调整所述振荡信号的所述频率的一第一控制字符；以及
一细调谐部分，包含：一相位与频率检测器，耦合到所述控制单元，以用于将所述分频后信号的一相位与所述参考信号的一相位进行比较；一第二连续逼近寄存器，基于所述分频后信号的所述相位与所述参考信号的所述相位的所述比较结果来产生一第二控制信号；以及一第二升/降计数器，接收所述第二控制信号以产生用于调整所述振荡信号的所述频率的一第二控制字符。
25.如权利要求24所述的全数字锁相环，其中，所述脉冲产生器接收一使能信号与所述第一延迟信号之一作为所述触发信号。
26.如权利要求25所述的全数字锁相环，其中，所述脉冲产生器接收所述使能信号作为所述触发信号以便在所述数字控制振荡器的初始化时产生一第一脉冲信号，然后接收所述第一延迟信号作为所述触发信号。
27.如权利要求24所述的全数字锁相环，其中，所述第一延迟电路和所述第二延迟电路分别接收一控制字符来控制所述第一延迟量和所述第二延迟量。
28.如权利要求24所述的全数字锁相环，其中，所述第一延迟电路接收用于控制所述第一延迟量的一第一控制字符，且所述第二延迟电路接收用于控制所述第二延迟量的一第二控制字符。
29.如权利要求24所述的全数字锁相环，其中，所述第一延迟量是所述第二延迟量的两倍。
30.如权利要求24所述的全数字锁相环，其中，在所述第一延迟信号或所述第二延迟信号的上升边缘或下降边缘处，所述边缘组合电路所产生的一振荡信号会改变状态。
31.如权利要求24所述的全数字锁相环，其中，所述第一延迟电路和所述第二延迟电路包括至少一个数字控制变容器，其中，所述数字控制变容器包括具有一栅极、一源极、一漏极和一基极的一晶体管，其中所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一。
32.如权利要求31所述的全数字锁相环，其中，所述两个或多个电压的至少一者不是电源电压或接地电压。
33.如权利要求31所述的全数字锁相环，其中，所述第一延迟电路和第二延迟电路更包括串连的复数反相器以用于提供额外延迟。
34.如权利要求24所述的全数字锁相环，其中，所述第一延迟电路和第二延迟电路中的至少一者包括
至少一第一晶体管和一第二晶体管，各具有一栅极、一源极、一漏极和一基极，其中所述第一晶体管的所述栅极、所述源极、所述漏极和所述基极中的一第一者和所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极中的一相应第一者连接在一起，且更接收两个或多个电压之一，
其中所述第一晶体管的所述栅极、所述源极、所述漏极和所述基极中的一第二者接收所述脉冲信号，以及
其中所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极中的一相应第二者接收所述脉冲信号的一反相信号。
35.一种数字控制变容器，包括：
一晶体管，具有一栅极、一源极、一漏极和一基极，其中，所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一，其中所述两个或多个电压的至少一者不是电源电压或接地电压。
36.如权利要求35所述的数字控制变容器，其中，所述晶体管是PMOS晶体管。
37.如权利要求35所述的数字控制变容器，其中，所述晶体管是NMOS晶体管。
38.如权利要求35所述的数字控制变容器，其中，所述晶体管的所述源极和漏极各接收所述两个或多个电压之一。
39.如权利要求35所述的数字控制变容器，其中，所述晶体管的所述基极接收所述两个或多个电压之一。
40.如权利要求35所述的数字控制变容器，其中，所述晶体管的所述栅极接收所述两个或多个电压之一。
41.一种数字控制振荡器，其包括：
至少一个延迟电路，所述延迟电路包含至少一个数字控制变容器，其中所述数字控制变容器包括
一第一晶体管，具有一栅极、一源极、一漏极和一基极，其中，所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一，其中，所述两个或多个电压中的至少一者不是电源电压或接地电压。
42.如权利要求41所述的数字控制振荡器，其中，所述第一晶体管的所述源极和漏极各接收所述两个或多个电压之一。
43.如权利要求41所述的数字控制振荡器，其中，所述第一晶体管的所述基极接收所述两个或多个电压之一。
44.如权利要求41所述的数字控制振荡器，其中，所述第一晶体管的所述栅极接收所述两个或多个电压之一。
45.如权利要求41所述的数字控制振荡器，其中，所述至少一个数字控制变容器包含两个或多个以上数字控制变容器。
46.如权利要求41所述的数字控制振荡器，其中，所述至少一个延迟电路更包含至少具有一栅极、一源极、一漏极和一基极的一第二晶体管，其中所述第二晶体管的所述栅极、所述源极、所述漏极和所述基极的至少一者接收两个或多个电压之一。
47.如权利要求41所述的数字控制振荡器，更包括：用于在一触发信号的一边缘处产生一脉冲信号的一脉冲产生器，其中，所述至少一个延迟电路延迟所述脉冲产生器所产生的所述脉冲信号，所述脉冲产生器接收来自所述至少一个延迟电路的所述延迟后脉冲信号与一使能信号之一作为所述触发信号。
48.如权利要求41所述的数字控制振荡器，其中，所述至少一个延迟电路包含多个反相器，其中所述至少一个数字控制变容器作为所述反相器的一负载。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101841332A (zh) * 2010-04-22 2010-09-22 苏州国芯科技有限公司 一种数字锁相环
CN102185663A (zh) * 2011-02-16 2011-09-14 意法·爱立信半导体（北京）有限公司 频率校准方法和装置
CN102931983A (zh) * 2011-08-11 2013-02-13 财团法人交大思源基金会 延迟元件及数字控制振荡器
CN101997485B (zh) * 2009-08-12 2013-05-15 财团法人工业技术研究院 压控振荡器
CN103326714A (zh) * 2013-05-31 2013-09-25 华为技术有限公司 数字控制振荡器、硬件性能检测方法、系统和检测器
CN104917522A (zh) * 2014-03-12 2015-09-16 中国科学院微电子研究所 一种基于cmos的高精细度数控振荡器延迟基本单元
CN103905039B (zh) * 2014-03-18 2017-01-04 北京时代民芯科技有限公司 一种应用于fpga的线性宽范围数控振荡器

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8334725B2 (en) 2007-04-11 2012-12-18 Mediatek Inc. Circuit and method for controlling mixed mode controlled oscillator and CDR circuit using the same
TWI340552B (en) * 2007-12-11 2011-04-11 Univ Nat Taiwan All digital phase-locked loop with widely locked frequency
JP5305935B2 (ja) * 2009-01-16 2013-10-02 ルネサスエレクトロニクス株式会社 デジタルフェーズロックドループ回路
US8212704B2 (en) * 2010-06-14 2012-07-03 Infineon Technologies Ag Floating point timer techniques
US8269544B2 (en) * 2010-10-01 2012-09-18 Oracle America, Inc. Power-supply noise suppression using a frequency-locked loop
US8604852B1 (en) * 2012-09-11 2013-12-10 Oracle International Corporation Noise suppression using an asymmetric frequency-locked loop
US8963646B1 (en) * 2013-08-19 2015-02-24 Nanya Technology Corporation Delay line ring oscillation apparatus
KR20150038792A (ko) * 2013-09-30 2015-04-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 데이터 입출력 방법
US20150116012A1 (en) * 2013-10-30 2015-04-30 Hasnain Lakdawala Digital Voltage Ramp Generator
EP3182589A1 (en) * 2015-12-17 2017-06-21 IMEC vzw Delay control circuit
US9912320B2 (en) 2016-06-13 2018-03-06 The Hong Kong University Of Science And Technology Exponentially scaling switched capacitor
EP3523878B1 (en) 2016-10-20 2023-02-22 Huawei Technologies Co., Ltd. Digitally controllable oscillator with high accuracy
US10797713B1 (en) 2019-08-12 2020-10-06 Realtek Semiconductor Corp. High-speed high-resolution digitally-controlled oscillator and method thereof
WO2021210090A1 (ja) * 2020-04-15 2021-10-21 三菱電機株式会社 遅延同期回路及びクロック送信回路
CN113179099B (zh) * 2020-09-18 2022-04-01 上海司南卫星导航技术股份有限公司 一种锁相环电路和其控制方法、半导体器件及电子设备
TWI728920B (zh) * 2020-09-30 2021-05-21 國立清華大學 在線監測時脈信號的電子電路

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4447673A (en) 1977-12-27 1984-05-08 Stromberg-Carlson Corporation Ring trip apparatus for a line circuit connected to DCO switch
US4272729A (en) * 1979-05-10 1981-06-09 Harris Corporation Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
US4531102A (en) * 1983-02-28 1985-07-23 Gk Technologies, Incorporated Digital phase lock loop system
US4712223A (en) 1986-10-09 1987-12-08 Rockwell International Corporation Linear all-digital phase locked loop
US4855683A (en) * 1987-11-18 1989-08-08 Bell Communications Research, Inc. Digital phase locked loop with bounded jitter
US5473285A (en) 1993-12-13 1995-12-05 Motorola, Inc. Method and apparatus for performing phase acquisition in an all digital phase lock loop
JP3329088B2 (ja) 1994-02-16 2002-09-30 株式会社デンソー パルス発生装置，周波数可変発振装置及びｐｌｌ装置
US5442324A (en) 1994-09-23 1995-08-15 At&T Corp. Digital-controlled oscillator
US6028488A (en) 1996-11-08 2000-02-22 Texas Instruments Incorporated Digitally-controlled oscillator with switched-capacitor frequency selection
JP3637706B2 (ja) 1996-11-27 2005-04-13 ソニー株式会社 ディジタル遅延回路およびそれを用いたディジタル制御発振回路
US5974105A (en) 1997-03-13 1999-10-26 Industrial Technology Research Institute High frequency all digital phase-locked loop
JPH1188125A (ja) 1997-09-03 1999-03-30 Sony Corp ディジタル制御発振回路およびｐｌｌ回路
JP3138680B2 (ja) 1998-03-13 2001-02-26 日本電気アイシーマイコンシステム株式会社 出力バッファ制御回路
US6122124A (en) 1998-10-20 2000-09-19 Hewlett-Packard Co. Servo system and method with digitally controlled oscillator
JP3279274B2 (ja) 1998-12-28 2002-04-30 日本電気株式会社 半導体装置
US6369738B1 (en) * 1999-08-17 2002-04-09 Eric Swanson Time domain/frequency domain data converter with data ready feature
US6594330B1 (en) 1999-10-26 2003-07-15 Agere Systems Inc. Phase-locked loop with digitally controlled, frequency-multiplying oscillator
US6823133B1 (en) 1999-11-15 2004-11-23 Lexmark International, Inc. Apparatus and method for electronic control of DC motor using an all-digital phase-locked loop
US6414555B2 (en) 2000-03-02 2002-07-02 Texas Instruments Incorporated Frequency synthesizer
US6606004B2 (en) 2000-04-20 2003-08-12 Texas Instruments Incorporated System and method for time dithering a digitally-controlled oscillator tuning input
DE10022486C1 (de) 2000-05-09 2002-01-17 Infineon Technologies Ag Digitaler Phasenregelkreis
US6734741B2 (en) 2001-04-25 2004-05-11 Texas Instruments Incorporated Frequency synthesizer with digitally-controlled oscillator
US6714084B2 (en) 2001-05-11 2004-03-30 Mstar Semiconductor, Inc. High resolution digital controlled oscillator
US6577202B1 (en) 2001-12-14 2003-06-10 International Business Machines Corporation Multiple duty cycle tap points for a precise and programmable duty cycle generator
US6867638B2 (en) 2002-01-10 2005-03-15 Silicon Storage Technology, Inc. High voltage generation and regulation system for digital multilevel nonvolatile memory
US6825785B1 (en) 2002-02-28 2004-11-30 Silicon Laboratories, Inc. Digital expander apparatus and method for generating multiple analog control signals particularly useful for controlling a sub-varactor array of a voltage controlled oscillator
US6798296B2 (en) 2002-03-28 2004-09-28 Texas Instruments Incorporated Wide band, wide operation range, general purpose digital phase locked loop architecture
US6784755B2 (en) 2002-03-28 2004-08-31 Texas Instruments Incorporated Compact, high power supply rejection ratio, low power semiconductor digitally controlled oscillator architecture
US6856205B1 (en) * 2002-04-17 2005-02-15 Sequoia Communications VCO with automatic calibration
US7038527B2 (en) 2004-02-25 2006-05-02 Analog Devices, Inc. MOS varactor for LC VCOs
CN1731681A (zh) 2005-08-12 2006-02-08 北京大学 双环路频率综合器和粗调环路的调谐方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101997485B (zh) * 2009-08-12 2013-05-15 财团法人工业技术研究院 压控振荡器
CN101841332A (zh) * 2010-04-22 2010-09-22 苏州国芯科技有限公司 一种数字锁相环
CN101841332B (zh) * 2010-04-22 2012-05-02 苏州国芯科技有限公司 一种数字锁相环
CN102185663A (zh) * 2011-02-16 2011-09-14 意法·爱立信半导体（北京）有限公司 频率校准方法和装置
CN102185663B (zh) * 2011-02-16 2014-07-30 意法·爱立信半导体（北京）有限公司 频率校准方法和装置
CN102931983A (zh) * 2011-08-11 2013-02-13 财团法人交大思源基金会 延迟元件及数字控制振荡器
CN102931983B (zh) * 2011-08-11 2015-01-14 财团法人交大思源基金会 延迟元件及数字控制振荡器
CN103326714A (zh) * 2013-05-31 2013-09-25 华为技术有限公司 数字控制振荡器、硬件性能检测方法、系统和检测器
CN103326714B (zh) * 2013-05-31 2016-03-30 华为技术有限公司 数字控制振荡器、硬件性能检测方法、系统和检测器
CN104917522A (zh) * 2014-03-12 2015-09-16 中国科学院微电子研究所 一种基于cmos的高精细度数控振荡器延迟基本单元
CN104917522B (zh) * 2014-03-12 2019-06-11 中国科学院微电子研究所 一种基于cmos的高精细度数控振荡器延迟基本单元
CN103905039B (zh) * 2014-03-18 2017-01-04 北京时代民芯科技有限公司 一种应用于fpga的线性宽范围数控振荡器

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