JP2009117894A - 注入同期型発振器 - Google Patents

Abstract

【課題】より小型化が可能な周波数逓倍器を提供する。
【解決手段】注入同期型発振器２０は、インバータ（２２ａ、２２ｂ、２２ｃ）を３段リング状に接続してリングオシレータを備えている。そして、２段目のインバータ２２ｂの出力と、３段目のインバータ２２ｃの出力とをｎＭＯＳトランジスタ２４で接続する構成を採用している。このｎＭＯＳトランジスタ２４のゲートは、外部から基準周波数信号が供給される。このような構成によって、、リングオシレータの自励発振周波数に近い周波数であって、注入された基準周波数信号と同期した整数倍の周波数で発振が行われる。このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。
【選択図】図２

Description

本発明は、無線通信等に用いられる高周波信号を生成する技術に関する。特に、高精度に高周波信号を得ることができる周波数逓倍器に関する。

近年、ハイビジョン放送などの普及に従い、高周波信号を高精度に得るための回路が広く用いられている。

従来、高精度に高周波信号を合成するためには、位相同期回路（ＰＬＬ）を用いた周波数逓倍器が利用される場合が多かった、
しかしながら、この位相同期回路においては、ループフィルタを集積回路内に内蔵する場合、オンチップキャパシタの面積が大きくなりがちであり、回路面積を小さくすることが困難となる傾向にあった。

一方、アナログ回路を用いず、ばらつきの影響を抑制するためにディジタル回路でフィルタを構成するオールディジタル回路も提案されているが、フィルタを構成するディジタル回路やディジタル制御される発振器の面積が大きくなる傾向にあり、小型の回路を構成することは困難であった。

従来のＰＬＬ回路の例が図１７に示されている。この図に示すように、電圧制御発振器１０の発振信号が外部に取り出されているが、この発振信号は、周波数分周器１２でＮ分周された後、位相比較器１４に供給される。位相比較器１４は、入力信号である基準周波数と、上記Ｎ分周された信号とを位相比較し、その比較結果がチャージポンプ１６及びループフィルタ１８を通して再び電圧制御発振器１０に帰還（フィードバック）される。

このような構成によって、基準周波数のＮ倍の周波数信号が電圧制御発振器１０から出力される。ここで、Ｎは正の整数である。

このような構成の従来のＰＬＬ回路のループフィルタ１８において、位相雑音を減らすために、サイズの大きなキャパシタが必要である。集積回路上で大きなキャパシタを構成するには広い面積が必要である。また、Ｎ分周するための周波数分周器１２は消費電力が大きな回路であることが知られている。

一方、この従来のＰＬＬ回路は、電圧制御発振器１０の位相と基準周波数の位相が比較されているので、位相雑音は小さいという特徴を有する。

したがって、「位相雑音は小さいが、消費電力、専有面積が大きい」という特徴を、この従来のＰＬＬ回路は有している。

先行特許文献の例
例えば、下記特許文献１には、ＰＬＬ回路とスペクトラム拡散信号生成回路とを組み合わせて、放射ノイズ少なく、基板専有面積が小さい発振器が開示されている。

下記特許文献２には、逓倍率変更範囲が広く、発振周波数帯域も広く、チップ上占有面積が小さい発振回路が開示されている。ここに開示されている発明によれば、位相比較器の出力であるアップクロック／ダウンクロックに基づいて電流を流し出すチャージポンプの出力電流をフィルタリングし、このフィルタリング後の制御信号で発振する発振回路を備えている構成が採用されている。この発振回路の出力信号はＮ分周された後、位相検出器に供給される。

また、下記特許文献３には、ループフィルタを形成することなく、外部クロックに同期した動作クロックを生成することができるディジタルＰＬＬ回路が開示されている。

特開２００３−１０１４０８号公報 特開２００１−１６０７５２号公報 特開平８−３１６８２６号公報

このように、従来のＰＬＬ回路は大規模となりがちであったので、より小型化が可能な逓倍器が望まれていた。

本発明は、係る課題に鑑みなされたものであり、その目的は、より小型化が可能な周波数逓倍器を提供することである。

Ａ．上記課題を解決するために、本願発明者は、まず、位相帰還を用いる従来のＰＬＬ回路（ディジタル回路を含む）による位相同期方式から注入同期方式を採用することにした。これによって、集積回路の面積を大幅に削減することができる。

Ｂ．また、本願発明者は、上記注入同期方式を採用しつつ、スプリアスを低減するために、パルス注入同期を採用することにした。

Ｃ．また、本願発明者は、注入同期方式の動作周波数範囲を拡大するために、レプリカ周波数同期回路を併用する構成を提案する。

具体的には、本発明は、以下のような手段を採用する。

（１）本発明は、上記課題を解決するために、発振器と、基準周波数の入力信号を前記発振器に注入するための注入回路と、を含み、前記基準周波数の整数倍の周波数で発振することを特徴とする注入同期型発振器である。

（２）また、本発明は、上記（１）記載の注入同期型発振器において、前記注入回路は、前記発振器中の差動出力あるいは疑似差動出力間を結ぶスイッチ手段であり、このスイッチ手段は、前記入力信号の大きさに応じて、ＯＮ／ＯＦＦ動作することを特徴とする注入同期型発振器である。

（３）また、本発明は、上記（１）記載の注入同期型発振器において、前記入力信号をパルスに変換し、パルスに変換した前記入力信号を、前記注入回路に供給するパルスジェネレータ、を含むことを特徴とする注入同期型発振器である。

（４）さらに、本発明は、上記課題を解決するために、制御電圧に応じた周波数の信号を発振する第１の電圧制御発振器と、基準周波数の入力信号を前記第１の電圧制御発振器に注入するための注入回路と、前記制御電圧に応じた周波数の信号を発振する前記第１の制御発振器と同構成の第２の電圧制御発振器と、前記第２の電圧制御発振器の発振する自励発振周波数を前記入力信号の前記基準周波数と比較し、前記制御電圧を生成する周波数ループと、前記周波数ループが生成する前記制御電圧が、前記第１及び第２の電圧制御発振器に印加されており、前記第１及び第２の電圧制御発振器の自励発振周波数が、前記基準周波数に応じて変化し、前記基準周波数の整数倍の発振周波数で発振する注入同期型発振器である。

（５）また、本発明は、上記（４）記載の注入同期型発振器において、前記注入回路は、前記第１の制御発振器中の差動出力あるいは擬似差動出力間を結ぶスイッチ手段であり、このスイッチ手段は、前記入力信号の大きさに応じて、ＯＮ／ＯＦＦ動作することを特徴とする注入同期型発振器である。

（６）また、本発明は、上記（４）記載の注入同期型発振器において、前記入力信号をパルスに変換し、パルスに変換した前記入力信号を、前記注入回路に供給するパルスジェネレータ、を含むことを特徴とする注入同期型発振器である。

（７）また、本発明は、上記（４）記載の注入同期型発振器において、前記第１の電圧制御発振器の代わりに、第１の電流制御発振器を用い、前記第２の電圧制御発振器の代わりに、前記第１の電流制御発振器と同構成の第２の電流発振器を用い、前記電流ループは、前記制御電圧の代わりに制御電流を生成し、この生成した制御電流を前記第１の電流制御発振器及び前記第２の電流制御発振器に印加することを特徴とする注入同期型発振器である。

以上述べたように、本発明によれば、注入同期方式を採用した発振器・周波数逓倍器を構成したので、従来のＰＬＬ回路に比べて、より小面積に回路を構成することができる。

また、本発明によれば、パルス注入方式を採用したので、スプリアスをより低減することができる。

また、本発明によれば、入力する基準周波数に応じて自励発振周波数を変化させたので、ロッキングレンジの拡大を図ることができる。

以下、本発明の好適な実施の形態を図面に基づき説明する。

第１： 実施の形態１ 注入同期型発振器
１−１．従来のＰＬＬの問題点の改善：注入同期型発振器の構成
上述したＰＬＬにおける問題点を解決するために、周波数分周器やループフィルタを用いないで周波数逓倍器を実現できないだろうか、という点について本願発明者は考察した。

その結果、図１（１）に示すように、ループフィルタ１８に代えてインジェクションロックを用いて低位相雑音を実現する点について検討を行った。また、同じく図１（１）に示すように、周波数分周器１２に代えて、ｎＭＯＳトランジスタの非線形性によって生じる高調波を用いて「逓倍」動作を実現する点について検討を行った。

このような検討の結果、本願発明者は、最終的に注入同期型発振器を構成するというアイデアに想到した（図１（２））。この注入同期型発振器（ＩＬＯ：Injection-Locked Oscillator）２０の概念図が図２に示されている。

この図に示されているように、注入同期型発振器２０は、インバータ（２２ａ、２２ｂ、２２ｃ）を３段リング状に接続した、いわゆるリングオシレータである。そして、２段目のインバータ２２ｂの出力と、３段目のインバータ２２ｃの出力とをｎＭＯＳトランジスタ２４で接続する構成を採用している。このｎＭＯＳトランジスタ２４のゲートは、外部から基準周波数信号が供給される。図２では、信号発振器２６がこの基準周波数信号（基準周波数の入力信号）を生成し、注入同期型発振器２０に供給している。

このような構成によって、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で構成することが可能である。

１−２． 注入同期型発振器の動作原理
本実施の形態で提案する注入同期型発振器２０の動作原理の説明図が図３に示されている。

まず、図３（１）には、この注入同期型発振器２０の入力信号と、注入同期型発振器２０の自励発振周波数が示されている。この注入同期型発振器２０は、インバータ２２を３個リング状に直列に接続したリングオシレータ回路を基本構造とするので、このループの遅延時間等の特性で定まる自励発振周波数が存在する。この自励発振周波数は、入力される基準周波数ｆｉｎの「およそ」整数倍になるように設定されている。そして、この入力される基準周波数ｆｉｎは、正弦波で同期型発振器２０に供給される。

なお、このリングオシレータは、請求の範囲の発振器の好適な一例に相当する。後述するように、このリングオシレータは供給電圧で発振周波数が変動するので、電圧制御発振器でもある。

さて、正弦波である基準周波数ｆｉｎをｎＭＯＳトランジスタ２４のゲートに入力すると、その正弦波の信号に応じてこのｎＭＯＳトランジスタ２４がＯＮ−ＯＦＦ動作を繰り返す。このｎＭＯＳトランジスタ２４は、３番目のインバータ２２ｃの入力と出力との間に設けられているため、このｎＭＯＳトランジスタ２４の導通状態の変化に基づき、３番目のインバータ２２ｃのフィードバック量が変化し、その結果、基準周波数ｆｉｎがこの注入同期型発振器２０に注入されることになる。

なお、このｎＭＯＳトランジスタ２４は、請求の範囲の注入回路の好適な一例に相当する。

この結果、この注入同期型発振器２０の発振周波数は、正確にｎ×ｆｉｎの周波数となり（この周波数にロック（同期）され）、入力された基準周波数のｎ倍の周波数を発信することができる。ここで、ｎは、正の整数であり、例えば、１０等である。

図３（２）に示すように、本来の発振周波数である自励発振周波数は、およそｎ×ｆｉｎであり、その周波数スペクトルは広がっている（図３（２）参照）。この注入同期回路２０に所定の基準周波数のｆｉｎを注入することによって、この注入同期型発振器２０の発振周波数がｎ×ｆｉｎに正確にロックされるのである（図３（３）参照）。

１−３． 具体的な発振周波数の例
このように、注入同期型発振器２０は、簡単に言えば、入力する基準周波数の整数倍（ｎ倍）の周波数であって、自励発振周波数に近い周波数で発振する。この様子が図４に示されている。図４には、自励発振周波数がおよそ２ＧＨｚである注入同期型発振器２０の発振周波数スペクトル（出力スペクトル）のグラフが示されている。

まず、図４（１）は、自励発振周波数がおよそ２ＧＨｚである注入同期型発振器２０に対して４００ＭＨｚの正弦波を注入した場合の発振周波数スペクトルのグラフであり、その横軸は発振周波数のスペクトル周波数を表し、その縦軸はパワー（Power）を表す。この図４（１）に示すように、４００ＭＨｚに対して５倍の２ＧＨｚを中心に、整数倍の周波数の発振周波数 等 の信号も生じていることがグラフに示されている。

また、同じ回路に８００ＭＨｚの基準周波数を入力した場合の発振周波数スペクトルのグラフが図４（２）に示されている。その横軸は発振周波数のスペクトル周波数、縦軸はパワー（Power）を表す。この図４（２）に示すように、８００ＭＨｚに対して２倍の１．６ＧＨｚと、３倍の２．４ＧＨｚの信号にピークを有するスペクトルが生じていることがグラフに示されている。

このように、本実施の形態で提案する注入同期型発振器２０は、入力される基準周波数の整数倍（ｎ倍）の発振周波数であって、自励発振周波数（例えばおよそ２ＧＨｚ）に近い周波数の信号で発振する。

その結果、入力信号の整数倍の信号を、従来より小面積で、且つ、低消費電力で得ることができる逓倍装置が得られた。

１−４．スプリアスの抑制
上述したように、上で提案した本実施の形態の注入同期型発振器２０は、従来より小面積で、逓倍できる装置が得られるが、下記のように不要なスプリアスが多いという問題があることが判明した。そこで、このスプリアスを抑制するために、下記に述べる改良を行った。

図５には、スプリアスが多い様子を示す説明図が示されている。まず、図５（１）には、入力信号である基準周波数の正弦波の波形と、その正弦波を入力した場合の注入同期型発振器２０の出力信号は系と、を表すグラフが示されている。このグラフにおいて、横軸は時間であり、縦軸は振幅である。そして、グラフ中、上段は、入力した正弦波信号であり、下段は、出力信号波形である。このグラフに示されているように、２００ＭＨｚの基準周波数の正弦波を入力することによって、その１０倍の２ＧＨｚの信号が得られている。

正弦波の基準周波数の信号を入力した場合、図５（１）のグラフに示されているように、出力波形が大きく歪んでいる。その結果、大きなスプリアスが発生することが判明した。

図５（２）には、その出力信号のスペクトルのグラフが示されている。このグラフは、基本的に図４（１）のグラフと同様である。このグラフから明らかなように、基本周波数２ＧＨｚの他にスプリアスが基本周波数のパワーに比べて−２．４ｄＢの大きさで存在する。

出力波形が歪むメカニズムの説明図が図６に示されている。

２００ＭＨｚの正弦波信号を入力した場合、その信号の山の部分では、ｎＭＯＳトランジスタ２４の導通抵抗が低くなる。一方、２００ＭＨｚの正弦波信号の谷の部分では、ｎＭＯＳトランジスタ２４の導通抵抗は高くなる。

ここで、単にパルス状の信号を加えるのに比べて、正弦波の信号では、ｎＭＯＳトランジスタ２４のＯＮ動作させる時間が長くなる（図６（１）参照）ことに留意されたい。

そして、ｎＭＯＳトランジスタ２４がＯＮ動作すると、
リングオシレータの２段目２２ｂと、３段目２２ｃとの出力信号が抵抗（ｎＭＯＳトランジスタ２４の導通抵抗）を介して接続されるのである（図６（２）参照）。

その結果、３段目のインバータのゲインが小さくなり、その結果、出力波形がＡＭ変調されるのである（図６（３）参照）。

１−５． パルスの利用
本実施の形態では、基準周波数の信号を、正弦波ではなくパルス信号で供給することによって、スプリアスを抑制する手法を採用した。

この手法の説明図（この手法を採用するに至った思考過程）が図７に示されている。まず、スプリアスを抑えるためには出力波形の歪みを少なくする必要がある。そのためには、ｎＭＯＳトランジスタ２４がＯＮ動作している時間をなるべく短くすれば良いと考えられる。

このＯＮ動作時間を短くするために、基準周波数の信号をパルス状にして供給すれば良いと本願発明者は考えた。すなわち、「入力にパルスを用いる」のである。

そこで、図７の下部に示すように、信号生成器ＳＧ（Signal Generator）４０の生成する正弦波をパルスジェネレータ（Pulse Generator）４２を通過させ、パルスにしてからイングオシレータに供給、すなわちｎＭＯＳトランジスタ２４のゲートに供給したのである。なお、この手法による逓倍器を、パルスを用いていることからパルス注入同期型周波数逓倍器（Pulse-Injection-Locked Frequency Multiplier：PILFM）と呼ぶ。

なお、このパルス注入同期型周波数逓倍器は、パルス注入同期型発振器と呼ぶ場合もある。

このようにして得られた逓倍後の出力信号を、所定の増幅器（Amplifier）４４を介して、測定装置ＭＩ（Measurement Instrument ）４６で計測した。その結果が図８に示されている。

図８には、入力信号として周波数２００ＭＨｚのパルス信号を用いた例の説明図が示されている。この図８を、図５と比較すれば、パルス信号を用いた効果が良き理解されよう。

図８（１）は、入力する基準周波数の信号がパルス信号で与えられる場合のそのパルス波形を示すグラフである。このグラフには、出力波形も示されている。このグラフは、横軸は時間であり、縦軸は振幅である。この図８（１）のグラフから明らかなように、図５と比較して、明らかに出力波形の歪みが少なく、スプリアスが非常に小さいことが予想される。

図８（２）には、出力信号のスペクトルを表すグラフが示されている。このグラフの横軸は周波数であり、縦軸はパワーである。このグラフから明らかなように、基本周波数（２ＧＨｚ＝２００ＭＨｚ×１０）のパワーが他の周波数成分より際だって大きく、例えば隣接する２．２ＧＨｚ（＝２００ＭＨｚ×１１）のパワーは、基本周波数より３９．３ｄＢｃも低くなっている。

このように、入力信号として、正弦波ではなく、パルス信号を用いることによって、ｎＭＯＳトランジスタ２４がＯＮ動作する時間を短くすることができ、スプリアスを抑制するこができたものである。

なお、図８の例では、パルスのデューティ比は、１．７％であり、ＯＮ動作は全体周期の１．７％の時間だけである。このデューティ比は、短ければ短いほど良い。実際上は、ｎＭＯＳトランジスタ２４のスイッチング速度で制限を受ける場合が多いので、このｎＭＯＳトランジスタ２４の動作速度が許す限り、短くするという設計を行うことが好ましいであろう。

１−６． ロッキングレンジ
上で説明したパルス注入同期型発振器のロッキングレンジを計測した結果が図９に示されている。上述したように、本実施の形態で説明するパルス注入同期型発振器は、入力信号の基準周波数の整数倍であって、自励発振周波数に近い周波数を出力する。

例えば、入力周波数が２００ＭＨｚであって、１０逓倍する場合の発振周波数は、２ＧＨｚである。これが、図９のグラフ中に示されている。このグラフは、横軸が、入力される基準周波数であり、縦軸が、その入力する基準周波数信号の（ロックするための）最小入力電圧である。

入力信号の周波数を少し変化させると、それに応じて、発振周波数も変化する。例えば、入力信号の周波数が２０１ＭＨｚになると、それに応じて、発振周波数も２．０１ＧＨｚとなる。但し、図９のグラフに示されているように、ロックに必要な入力電圧は変化していく。

しかし、入力信号の周波数の変化量が大きくなり、自励発振周波数（例えば２ＧＨｚ）との差が大きくなると、ロックを維持することが困難になり、発振が困難になる。本願発明者の実験によれば、入力周波数が２００ＭＨｚの場合、それを中心としておよそ５％の範囲で入力信号の周波数を変化させた場合に発振が維持できなくなった。

また、リングオシレータの自励発振周波数を約２５０ＭＨｚに設定し、印加される入力信号の基準周波数が２５ＭＨｚの場合、逓倍数１０倍で２５０ＭＨｚで発振が行われる（図９の左のＶ字グラフを参照）。この２５ＭＨｚを中心としておよそ４．２パーセントの範囲で周波数を変化させた場合、１０倍で発振が維持できるが、それ以上入力周波数を変化させた場合は、発振を維持できなかった。なお、自励発振周波数は、種々の設定方法があるが、ここでは、リングオシレータに供給する電圧を変化させて、自励発振周波数を設定した（例えば２５０ＭＨｚに設定した）。

また、リングオシレータの自励発振周波数を約４．８ＧＨｚに設定し、印加される入力信号の基準周波数が４８０ＭＨｚの場合、逓倍数１０倍で４．８ＧＨｚで発振が行われる（図９の右のＶ字形グラフを参照）。この４．８ＧＨｚを中心としておよそ２．１パーセントの範囲で周波数を変化させた場合、１０倍で発振が維持できるが、それ以上入力周波数を変化させた場合は、発振を維持できなかった。

このように、本実施の形態で説明してきたパルス注入同期型発振器は、比較的ロッキングレンジが狭いとも考えられるかもしれない。

１−７． 位相雑音
さらに、上述した本実施の形態のパルス注入同期型発振器は、位相雑音の点でも従来のＰＬＬ回路より優れている。その位相雑音の改善の様子が図１０に示されている。

まず、入力信号を印加せず、フリーランで発振させた場合、すなわち、２ＧＨｚの自励発振周波数で発振させた場合の位相雑音の計測結果が、図１０の最上部のグラフ「Free-running Output」に示されている。このグラフの横軸は、周波数オフセット（Ｈｚ）であり、縦軸は位相雑音（ｄＢｃ／Ｈｚ）である。

次に、入力周波数（基準周波数）として、２００ＭＨｚ・デューティ比１．７％のパルス信号を入力した。この状態で、２ＧＨｚにロックして発振（逓倍数＝１０倍）した場合の位相雑音のグラフが図１０の下部に示されている。下部に示す２本のグラフの内、上側の「Locked-Output」は２ＧＨｚにロックして発振している場合の位相雑音のグラフであり、下側の「Input」は、入力した基準周波数の信号（２００ＭＨｚのパルス信号）の位相雑音のグラフである。

このように、ロックした状態の位相雑音は、非常に小さく、特に、１０ｋｈｚ以下では、入力信号の位相雑音の約１０倍で追随していることが観察される。この値は、ほとんど理論限界値であり、このことから、パルス注入同期型発振器（ＰＩＬＦＭ）の位相雑音は非常に小さいことが理解されよう。

１−８． 性能に関する考察
図１１には、動作周波数と消費電力との関係を示すグラフが示されている。その横軸は動作周波数であり、縦軸は消費電力である。このグラフにおいて、白丸○は、本実施の形態で提案するパルス注入同期型発振器のグラフである。そして、黒四角■は、従来知られているＰＬＬ回路の内、主要な製品の消費電力を調べた結果である。

このグラフに示されているように、本実施の形態で提案するパルス注入同期型発振器は、２５０ＭＨｚ動作時の消費電力は、９．６μＷであり、２ＧＨｚ動作時の消費電力は１９９μＷであり、４．８ＧＨｚ動作時の消費電力１．４７ｍＷである。なお、このグラフにおいて、パルス注入同期型発振器の消費電力は注入同期型発振器のみの消費電力である、パルスジェネレータの消費電力は含まれていない。これは、パルスジェネレータは出力周波数の１０分の１の周波数で動作するため、その消費電力は非常に小さいためである。

このように、本実施の形態で提案するパルス注入同期型発振器は、従来から提案されている種々のＰＬＬ回路に比べても低消費電力であることが確認できた。

１−９． 実施の形態１のまとめ
以上、述べたように、本実施の形態１ではパルスを用いた注入同期型周波数逓倍器（ＰＩＬＦＭ）（パルス注入同期型発振器とも言う）を提案し、従来のＰＬＬ回路と比べて、低消費電力化、低位相雑音化、小面積化、を実現することができた。

また、このＰＩＬＦＭに用いられる注入同期型発振器を０．１８μｍ１Ｐ５ＭＣＭＯＳプロセスを用いて実際に構成した場合、以下のような回路が実現できた。

回路面積：１０．８μｍ×１０．５μｍ
消費電力：９．６μＷ（２５０ＭＨｚ動作時）
１９９μＷ（２ＧＨｚ動作時）
１．４７ｍＷ（４．８ＧＨｚ動作時）
ＰＩＬＦＭの位相雑音：
−１０８ｄＢｃ／Ｈｚ（１ＭＨｚオフセットにおける値）
第２：実施の形態２ 狭小なロッキングレンジの改善
上で述べたように、本実施の形態で提案するパルス注入同期型発振器は、位相雑音も少なく、占有面積も小さい優れたものである。

しかし、このままではロッキングレンジが狭く、幅広い用途に適用することは困難であるとも考えられる。

２−１． 狭いロッキングレンジの問題点
図１２には、この狭いロッキングレンジに関する説明図が示されている。

まず、図１２（１）には、発振器の自励発振周波数とロッキング可能な周波数範囲の概念図が示されている。

パルス注入同期型発振器は、発振器（上述したリングオシレータなど）の自励発振周波数ωfree（例えば、上述したように２ＧＨｚなど）に対して、一定の範囲内の周波数の入力信号（基準周波数）に合わせて、その基準周波数の整数倍の周波数を発振する。

例えば、
２００ＭＨｚ × １０ ＝ ２ＧＨｚ
２１０ＭＨｚ × １０ ＝ ２．１ＧＨｚ
１９０ＭＨｚ × １０ ＝ １．９ＧＨｚ
等である。この場合は、１０倍の逓倍器として用いることができるが、この１０倍の逓倍器は、上述したように数％の範囲の入力周波数にしか追従しない。

また、図１２（２）に示すように、この自励発振周波数ωfreeは、変動する場合がある。例えば、供給電圧や、温度、等の影響を受けるからである。その結果、ωfreeの変動に伴って、入力周波数ωinjが、ロック可能な周波数範囲から外れてしまう場合も想定される。そのため、ロックしていた発振器が、急にロックが外れてしまう事態も考えられる。

また、図１２（３）に示すように、入力する基準周波数ωinjが変化して、ロック可能な周波数範囲から外れてしまえば同様に、ロックしていた発振器が、急にロックが外れてしまう事態も考えられる。

このように、ロックレンジが狭いと、種々の問題を引き起こしやすいので、このロックレンジの拡大をするために、本願発明者は鋭意研究を進め、下記のような技術を生み出すに至った。

２−２． 周波数ループによるフィードバック
周波数を、ＩＬＯ（Injection Locked Oscillator：インジェクションロックされた発振器）のロッキングレンジ以内に合わせるために、Frequency Loop （周波数ループ：周波数フィードバック）を用いることを、本願発明者は考えた。ＦＬ（ Frequency Loop：周波数フィードバック）であるならばDigital 回路で簡単に作成できる。

この周波数ループで、上記発振器の自励発振周波数ωfreeを制御すれば、ロッキングレンジが拡大する。上述したように、上で述べた発振器（３段のリングオシレータ）は、供給電圧によって自励発振周波数ωfreeが変化するので、ＶＣＯ（電圧制御発振器）とすることができる。

しかし、上述したパルス注入同期型発振器に対してＦＬを実行するには、その発振器自励発振周波数ωfreeを知ることが必要となる。言い換えれば、Injection Lockを掛けられているＶＣＯから、その自励発振周波数の情報を取り出す必要があるが、その状態のまま情報を取り出すことは困難である。

そこで、本実施の形態２では、上記ＶＣＯと同じ構成・特性のReplicaＶＣＯを導入し、そのReplicaＶＣＯから自励発振周波数ωfreeを取り出すことにした。このようなReplicaVCO を用いた回路構成の概念図が図１３に示されている。

この図１３に示されているように、まず、入力信号が、パルスジェネレータＰＧ４２に供給され、上述したようにパルスを生成し、このパルスによってInjection Lock（インジェクションロック）が、mainＶＣＯ５０に掛けられる。そして、このmainＶＣＯ５０は、インジェクションロックによって、入力周波数の整数倍の周波数で発振し、出力する。

本実施の形態（図１３）において特徴的なことは、mainＶＣＯ５０と同構成で同特性であるReplicaＶＣＯ５２を備えていることである。そして、このmainＶＣＯ５０とReplicaＶＣＯ５２には同じ制御電圧Ｖctrlが供給されている。

したがって、このReplicaＶＣＯ５２は、mainＶＣＯ５０と同じ自励発振周波数ωfreeを有するはずである。そこで、このReplicaＶＣＯ５２の発振信号を読み取れば、目的の自励発振周波数ωfreeを得ることができる。

したがって、得られたωfreeを用いて、入力周波数ｆinjと比較して周波数フィードバックを掛けるＦＬ回路５４を設ければ、入力周波数ｆinj に応じて自励発振周波数ωfreeを制御することができ、実質的に、ロッキングレンジを拡大することが可能である。

なお、この、mainＶＣＯ５０は、請求の範囲の第１の電圧制御発振器の好適な一例に相当し、ReplicaＶＣＯ５２は、請求の範囲の第２の電圧制御発振器の好適な一例に相当する。

具体的な回路図の一例が図１４に示されている。

図１４の例では、ＶＣＯ５０、５２の代わりにＩＣＯ（電流制御オシレータ）５０ａ、５２ａが使用されているが、電圧の代わりに電流で発振周波数を制御している点が異なるだけであり、基本的な動作はＶＣＯと同様である。

mainＩＣＯ５０ａと、ReplicaＩＣＯ５２ａとは、同一の制御電流が印加されているので、その自励発振周波数ωfreeはほぼ同じである。そこで、インジェクションロックが掛けられていないReplicaＩＣＯ５２ａの出力信号を観察すれば、mainＩＣＯ５０ａの自励発振周波数ωfreeもわかる。

ReplicaＩＣＯ５２ａの発振信号は、カウンタ５５等でカウントされ、その結果が入力信号（基準周波数ｆinj）の周波数ととも制御回路５６で比較され、自励発振周波数ωfreeを上昇させるか（ＵＰ信号）／下降させるか（ＤＯＷＮ信号）の信号がこの制御回路５６から出力される。このＵＰ信号、ＤＯＷＮ信号は、制御コードレジスタ５８が保持する制御コードの値を上昇／下降させ、それに従って、制御コードレジスタ５８が出力する制御電流が変化する。ここでは電流制御発振器を用いているので「電流」であるが、もちろん電圧制御発振器を、「電圧」で制御することも好適である。

なお、周波数フェードバックの精度を向上させるために、位相も監視している。その監視は、位相検出器６０が適宜「位相」に関する情報をレジスタを介して制御回路５６に供給することによって行われる。

２−３． 周波数ループの精度
位相の監視に関する部分のみを取り出した回路図が図１５に示されている。この図に示すように、位相検出器６０は、４相で出力される自励発振周波数ωfreeの各相の状態から、位相状態を２ビットで表現し、このビットを所定のレジスタを介して制御回路５６に供給するのである。図１４、図１５に示されているように、基準周波数ｆinjの入力信号は、３分周器６２で３分周されてから自励発振周波数ωfreeと比較する。そして、比較の結果が−２以下であれば。ＵＰ信号が出力され、＋２以上であればＤＯＷＮ信号が出力される。結果が−２より大きく、＋２未満であれば、現在の制御コードが維持され、その結果、制御電流の値は維持され、自励発振周波数ωfreeは変化しない。

この結果、周波数ループ（ＦＬ）の精度は、図１５に示すように、
１／（１０×４×３） ＝ ０．０８３３％ ＝ １／１２０
となる。ここで、１０は逓倍数であり、４はReplicaＩＣＯ５２ａが出力する信号の相数であり、３は入力信号を分周した数である。このようにして得られた０．８３３％という値はおよそ２％よりも小さく、十分な精度が得られていると考えられる。２％は、ＩＬロッキングレンジの略１／２であり、この範囲であれば、製品のばらつき、経年変化等があってもロッキングレンジ内に入力信号を置くことができると考えられる。

但し、図１６に示されているように、また、上で述べたように、本実施の形態の制御回路５６では、周波数誤差の許容範囲として＋２〜−２の範囲を設定している。したがって、実際の精度は、１／１２０（０．０８３３％）ではなく、１／６０（０．１６７％）となる。

第３ 変形例・応用例
（１）電圧制御発振器
上述した図２等では、３段のインバータからなるリングオシレータを示したが、電圧で発振周波数が制御できれば他の形式の発振器でも良い。また、図２では電圧制御発振器を示したが、電流で発振周波数を制御する図１４のような回路を利用してもかまわない。

（２）図２等では、注入手段として、フィードバックループ中に挿入したｎＭＯＳトランジスタを利用したが、他のスイッチ素子を利用しても良い。また、信号経路の途中に挿入し、所定の基準周波数の入力信号を注入（Injection）できれば他の部位に接続されていても良い。

ＰＬＬの改善に関する検討を説明する説明図である。 注入同期型発振器（ＩＬＯ：Injection-Locked Oscillator）の概念図である。 注入同期型発振器の動作原理の説明図である。 自励発振周波数がおよそ２ＧＨｚである注入同期型発振器の発振周波数スペクトル（出力スペクトル）のグラフを示す図である。 本実施の形態における注入同期型発振器のスプリアスが多い様子を示す説明図である。 出力波形が歪むメカニズムの説明図である。 スプリアスを減少させるためにパルスを用いることに至った考え方の説明図である。 パルス注入同期型発振器による逓倍後の出力信号の波形及びスプリアスのグラフである。 パルス注入同期型発振器のロッキングレンジを計測した結果を示す説明図である。 パルス注入同期型発振器の位相雑音性能を示すグラフである。 パルス注入同期型発振器の動作周波数と消費電力との関係を示すグラフである。 パルス注入同期型発振器の狭いロッキングレンジに関する説明図である。 ReplicaVCO を用いて、周波数ループを構成した場合のパルス注入同期型発振器の回路構成の概念図である。 周波数ループによるフィードバックを利用したパルス注入同期型発振器の回路図である。 図１４から、位相の監視に関する部分を取り出した回路図である。 本実施の形態の制御回路５６が、周波数誤差の許容範囲として＋２〜−２の範囲を設定している様子を示す説明図である。 従来のＰＬＬ回路の回路図である。

符号の説明

１０ 電圧制御発振器
１２ 周波数分周器
１４ 位相比較器
１６ チャージポンプ
１８ ループフィルタ
２０ 注入同期型発振器
２２ インバータ
２４ ｎＭＯＳトランジスタ
２６ 信号発振器
４０ 信号生成器ＳＧ
４２ パルスジェネレータＰＧ
４４ 増幅器
４６ 測定装置ＭＩ
５０ mainＶＣＯ
５２ ReplicaＶＣＯ
５０ａ mainＩＣＯ
５２ａ ReplicaＩＣＯ
５４ ＦＬ回路
５５ カウンタ
５６ 制御回路
５８ 制御コードレジスタ
６０ 位相検出器
６２ ３分周器

Claims (7)

1. 発振器と、
   基準周波数の入力信号を前記発振器に注入するための注入回路と、
   を含み、
   前記基準周波数の整数倍の周波数で発振することを特徴とする注入同期型発振器。
2. 請求項１記載の注入同期型発振器において、
   前記注入回路は、前記発振器中の差動出力あるいは擬似差動出力間を結ぶスイッチ手段であり、このスイッチ手段は、前記入力信号の大きさに応じて、ＯＮ／ＯＦＦ動作することを特徴とする注入同期型発振器。
3. 請求項１記載の注入同期型発振器において、
   前記入力信号をパルスに変換し、パルスに変換した前記入力信号を、前記注入回路に供給するパルスジェネレータ、
   を含むことを特徴とする注入同期型発振器。
4. 制御電圧に応じた周波数の信号を発振する第１の電圧制御発振器と、
   基準周波数の入力信号を前記第１の電圧制御発振器に注入するための注入回路と、
   前記制御電圧に応じた周波数の信号を発振する前記第１の制御発振器と同構成の第２の電圧制御発振器と、
   前記第２の電圧制御発振器の自励発振周波数を前記入力信号の前記基準周波数と比較し、前記制御電圧を生成する周波数ループと、
   前記周波数ループが生成する前記制御電圧が、前記第１及び第２の電圧制御発振器に印加されており、
   前記第１及び第２の電圧制御発振器の自励発振周波数が、前記基準周波数に応じて変化し、
   前記基準周波数の整数倍の発振周波数で発振する注入同期型発振器。
5. 請求項４記載の注入同期型発振器において、
   前記注入回路は、前記第１の制御発振器中の差動出力あるいは擬似差動出力間とを結ぶスイッチ手段であり、このスイッチ手段は、前記入力信号の大きさに応じて、ＯＮ／ＯＦＦ動作することを特徴とする注入同期型発振器。
6. 請求項４記載の注入同期型発振器において、
   前記入力信号をパルスに変換し、パルスに変換した前記入力信号を、前記注入回路に供給するパルスジェネレータ、
   を含むことを特徴とする注入同期型発振器。
7. 請求項４記載の注入同期型発振器において、
   前記第１の電圧制御発振器の代わりに、第１の電流制御発振器を用い、
   前記第２の電圧制御発振器の代わりに、前記第１の電流制御発振器と同構成の第２の電流発振器を用い、
   前記電流ループは、前記制御電圧の代わりに制御電流を生成し、この生成した制御電流を前記第１の電流制御発振器及び前記第２の電流制御発振器に印加することを特徴とする注入同期型発振器。