CN111010165B - 时钟缓冲器 - Google Patents

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Abstract

本发明提供一种时钟缓冲器，包括：第一电路，用于接收输入时钟信号以产生第一时钟信号；第二电路，用于接收所述输入时钟信号以产生第二时钟信号；和边沿收集器，耦合到所述第一电路和所述第二电路，用于通过使用所述第一时钟信号的下降沿和所述第二时钟信号的上升沿产生输出时钟信号。实施本发明实施例能够以较低的功耗产生具有更好边沿(即较小的漂移和相位噪声)的输出时钟信号。

Description

时钟缓冲器
技术领域
本发明涉及时钟产生技术领域，并且更具体地，涉及时钟缓冲器。
背景技术
传统的时钟缓冲器通常由反相器(inverter)实现，其N型金属氧化物半导体(NMOS)和P型金属氧化物半导体(PMOS)通常设计得更大以获得更好的噪声性能。然而，由于上升/下降时间，NMOS和PMOS都长时间导通，在此持续时间内产生的静态电流可能主导时钟信号的功耗并产生杂散(spur)来影响其他电路，其中如果NMOS和PMOS具有更大的尺寸，则静态电流更大。为了解决这个问题，美国专利US8，427，209在PMOS前面提供了一个延迟电路来控制PMOS的导通周期以降低功耗，然而，这种方法会缩短输出时钟信号的占空比(dutycycle)，并且输出时钟信号的边沿可能会漂移以使相位噪声恶化。
发明内容
本发明提供时钟缓冲装置，能够以较低的功耗产生具有更好边沿(即较小的漂移和相位噪声)的输出时钟信号。
本发明提供一种时钟缓冲器，包括：第一电路，用于接收输入时钟信号以产生第一时钟信号；第二电路，用于接收所述输入时钟信号以产生第二时钟信号；和边沿收集器，耦合到所述第一电路和所述第二电路，用于通过使用所述第一时钟信号的下降沿和所述第二时钟信号的上升沿产生输出时钟信号。
本发明实施例由于仅使用第一时钟信号的下降沿和第二时钟信号的上升沿产生输出时钟信号，因此时钟缓冲器可以以较低的功耗产生具有更好边沿(即较小的漂移和相位噪声)的输出时钟信号。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是示出根据本发明第一实施例的时钟缓冲器100的图。
图2示出了根据本发明第二实施例的时钟缓冲器200。
图3示出了与时钟缓冲器200的反相器210相关的信号的时序图。
图4示出了根据本发明第三实施例的时钟缓冲器400。
图5标出了第一时钟信号和第二时钟信号的边沿。
图6是示出根据本发明的一个实施例的边沿收集器600的图。
图7标出了图6中所示信号的时序图。
图8是示出根据本发明另一实施例的边沿收集器800的图。
图9标出了图8中所示信号的时序图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电性连接于所述第二装置，或通过其它装置或连接手段间接地电性连接至所述第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。
接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
图1是示出根据本发明第一实施例的时钟缓冲器100的图。如图1所示，时钟缓冲器100包括第一电路(在该实施例中，第一电路是反相器110)，第二电路(在该实施例中，第二电路是反相器120)和边沿收集器130。反相器110包括PMOS MP1和NMOS MN1，其中PMOS MP1的源极耦合到电源电压VDD，PMOS MP1的漏极耦合到NMOS MN1的漏极，NMOS MN1的源极是耦合到地电压，并且NMOS MN1的尺寸大于PMOS MP1的尺寸。反相器120包括PMOS MP2和NMOSMN2，其中PMOS MP2的源极耦合到电源电压VDD，PMOS MP2的漏极耦合到NMOS MN2的漏极，NMOS MN2的源极耦合到地电压，并且PMOS MP2的尺寸大于NMOS MN2的尺寸。在该实施例中，时钟缓冲器100被配置为接收输入时钟信号CK_in以产生输出时钟信号CK_out，其中输入时钟信号CK_in是从晶体振荡器(XO振荡器)102产生的。
在时钟缓冲器100的操作中，反相器110接收输入时钟信号CK_in以产生第一时钟信号CK1，反相器120接收输入时钟信号CK_in以产生第二时钟信号CK2，以及边沿收集器130通过使用第一时钟信号CK1的下降沿和第二时钟信号CK2的上升沿产生输出时钟信号CK_out。在该实施例中，因为反相器110的PMOS MP1和反相器120的NMOS MN2具有小尺寸，所以反相器110和反相器120的静态电流远小于传统时钟缓冲器，因此，反相器110和反相器120的这种偏斜设计可以显著降低时钟缓冲器100的电流消耗并减轻杂散泄漏。另外，由于反相器110的PMOS MP1具有较小的尺寸，第一时钟信号CK1的上升沿可能不足以用于高性能应用，因此仅第一时钟信号CK1的下降沿用于产生输出时钟信号CK_out。类似地，因为反相器120的NMOS MN2具有较小的尺寸，所以第二时钟信号CK2的下降沿可能不足以用于高性能应用，因此仅使用第二时钟信号CK2的上升沿来产生输出时钟信号CK_out。鉴于上述，时钟缓冲器100可以以较低的功耗产生具有更好边沿(即较小的漂移和相位噪声)的输出时钟信号CK_out。
在图1所示的实施例中，虽然时钟缓冲器100的功耗优于传统技术，但反相器110的PMOS MP1和NMOS MN1仍然有时间同时导通，反相器120的PMOS MP2和NMOS MN仍然有时间同时导通，并且相应地产生静态电流。因此，为了进一步降低功耗，可以在输入时钟信号CK_in和反相器110/120之间设置其他电路，以避免同时导通PMOS和NMOS。图2示出了根据本发明第二实施例的时钟缓冲器200。如图2所示，时钟缓冲器200包括第一电路(在该实施例中，第一电路是反相器210)，第二电路(在该实施例中，第二电路是反相器220)，边沿收集器230，第一逻辑电路240，第一高通滤波器250，第二逻辑电路260和第二高通滤波器270。反相器210包括PMOS MP1和NMOS MN1，其中PMOS MP1的源极耦合到电源电压VDD，PMOS MP1的漏极连接到NMOS MN1的漏极，NMOS MN1的源极连接到地电压。反相器220包括PMOS MP2和NMOSMN2，其中PMOS MP2的源极耦合到电源电压VDD，PMOS MP2的漏极耦合到NMOS MN2的漏极，NMOS MN2的源极耦合到地电压。第一逻辑电路240包括反相器242，延迟电路244和与非门(NAND)246。第一高通滤波器250包括电容器C1和耦合到偏置电压Vb1的电阻器R1。第二逻辑电路260包括反相器262，延迟电路264和或非门(NOR)266。第二高通滤波器270包括电容器C2和耦合到偏置电压Vb2的电阻器R2。在该实施例中，时钟缓冲器200被配置为接收输入时钟信号CK_in以产生输出时钟信号CK_out，其中输入时钟信号CK_in是从晶体振荡器202产生的。
在该实施例中，NMOS MN1的尺寸大于PMOS MP1的尺寸，并且PMOS MP2的尺寸大于NMOS MN2的尺寸，但是这不是对本发明的限制。
在时钟缓冲器200的操作中，第一高通滤波器250对输入时钟信号CK_in进行滤波以引起负相移，并且第一逻辑电路240延迟输入时钟信号CK_in(滤波后的输入时钟信号)以产生信号Vx到PMOS MP1，PMOS MP1和NMOS MN1分别接收信号Vx和输入时钟信号CK_in，以产生第一时钟信号CK1。类似地，第二高通滤波器270对输入时钟信号CK_in进行滤波以产生负相移，并且第二逻辑电路260延迟输入时钟信号CK_in(经滤波的输入时钟信号)以产生信号到NMOS MN2，PMOS MP2和NMOS MN2分别接收输入时钟信号CK_in和第二逻辑电路260输出的信号，以产生第二时钟信号CK2。然后，边沿收集器230通过使用第一时钟信号CK1的下降沿和第二时钟信号CK2的上升沿来产生输出时钟信号CK_out。在该实施例中，由于第一高通滤波器250和第一逻辑电路240，PMOS MP1导通的时间被延迟，以避免同时导通反相器210的PMOS MP1和NMOS MN1。类似地，由于第二高通滤波器270和第二逻辑电路260，NMOS MN2导通的时间被延迟，以避免同时导通反相器220的PMOS MP2和NMOS MN2。图3示出了与时钟缓冲器200的反相器210相关的信号的时序图，符号CK'是反相器242的输出，符号CK”是延迟电路244的输出，符号Φ是由第一高通滤波器250提供的相位移位，符号Δt是延迟电路244的延迟量。如图3所示，因为用于导通PMOS MP1的信号Vx与NMOS MN1导通的时段不重迭，所以可以大大减小反相器210的静态电流以改善功耗。
在该实施例中，因为第一高通滤波器250和第一逻辑电路240耦合在输入时钟信号CK_in和反相器210之间，所以第一时钟信号CK1的上升沿可能不足以用于高性能应用。因此，仅第一时钟信号CK1的下降沿用于产生输出时钟信号CK_out。类似地，因为第二高通滤波器270和第二逻辑电路260耦合在输入时钟信号CK_in和反相器220之间，所以第二时钟信号CK2的下降沿可能不足以用于高性能应用，因此仅第二时钟信号CK2的上升边沿用于产生输出时钟信号CK_out。鉴于上述，时钟缓冲器200可以产生具有较低边沿且具有较低功耗的输出时钟信号CK_out。
在该实施例中，第一高通滤波器250用于提供负相移以控制输入到PMOS MP1的信号的延迟量(偏置电压Vb1允许微调(fine adjustment))和第二高通滤波器270用于提供负相移以控制输入到NMOS MN2的信号的延迟量(偏置电压Vb1允许微调)，并且通过使用第一高通滤波器250和270可以简化整体延迟控制。在其他实施例中，可以从时钟缓冲器200中移除第一高通滤波器250和第二高通滤波器270，该替代设计应落入本发明的范围内。
图4示出了根据本发明第三实施例的时钟缓冲器400。如图4所示，时钟缓冲器400包括第一电路(在该实施例中，第一电路是反相器410)，第二电路(在该实施例中，第二电路是反相器420)，边沿收集器430，逻辑电路440和高通滤波器450。反相器410包括PMOS MP1和NMOS MN1，其中PMOS MP1的源极耦合到电源电压VDD，PMOS MP1的漏极耦合到NMOS MN1的漏极，NMOS MN1的源极耦合到地电压。反相器420包括PMOS MP2和NMOS MN2，其中PMOS MP2的源极耦合到电源电压VDD，PMOS MP2的漏极耦合到NMOS MN2的漏极，NMOS MN2的源极电极耦合到地电压。第一逻辑电路440包括反相器442，延迟电路444，或非门446和与非门448。高通滤波器450包括电容器C和耦合到偏置电压Vb的电阻器R。在该实施例中，时钟缓冲器400被配置为接收输入时钟信号CK_in以产生输出时钟信号CK_out，其中输入时钟信号CK_in是从晶体振荡器402产生的。
在该实施例中，NMOS MN1的尺寸大于PMOS MP1的尺寸，并且PMOS MP2的尺寸大于NMOS MN2的尺寸，但是这不是对本发明的限制。
在时钟缓冲器400的操作中，高通滤波器450对输入时钟信号CK_in进行滤波以产生负相移，并且逻辑电路440将输入时钟信号CK_in(滤波后的输入时钟信号)延迟以分别向PMOS MP1和NMOS MN2产生信号。然后，反相器410的PMOS MP1和NMOS MN1分别接收来自逻辑电路440的信号和输入时钟信号CK_in以产生第一时钟信号CK1，并且反相器420的PMOS MP2和NMOS MN2分别接收输入时钟信号CK_in和逻辑电路440输出的信号产生第二时钟信号CK2。然后，边沿收集器430通过使用第一时钟信号CK1的下降沿和第二时钟信号CK2的上升沿来产生输出时钟信号CK_out。在该实施例中，由于高通滤波器450和逻辑电路440，PMOSMP1导通的时间被延迟，以避免同时导通反相器410的PMOS MP1和NMOS MN1，并且NMOS MN2导通的时间被延迟，以避免同时导通反相器420的PMOS MP2和NMOS MN2。因此，可以大大减小反相器410和420的静态电流以改善功耗。
时钟缓冲器400类似于图2中所示的时钟缓冲器200，其差别在于将图2所示的第一逻辑电路240和第二逻辑电路260以及第一高通滤波器250和第二高通滤波器270分别集成并修改为逻辑电路440和高通滤波器450，以节省芯片面积。
在实施例中，由于图1中所示的反相器110和120的偏斜设计，图2中所示的第一逻辑电路240，第二逻辑电路260以及图4所示出的逻辑电路，第一时钟信号CK1的上升沿和第二时钟信号CK2的下降沿可以具有相位噪声和较大的转换时间。因此，第一时钟信号CK1的上升沿和第二时钟信号CK2的下降沿被认为是不需要的边沿，并且第一时钟信号CK1的下降沿和第二时钟信号CK2的上升沿被认为是作为所需边沿，如图5所示，边沿收集器130/230/430产生输出时钟信号CK_out。
图6是示出根据本发明的一个实施例的边沿收集器600的图，其中边沿收集器600可以是边沿收集器130，230和430中的任何一个。如图6所示，边沿收集器600包括反相器610，延迟电路620，或非门630和D型触发器(DFF)。在边沿收集器600的操作中，反相器610接收第二时钟信号CK2以产生反相的第二时钟信号CK2_B，或非门630接收反相的第二时钟信号CK2_B和第一时钟信号CK1以产生NOR输出，该延迟电路620延迟反相的第二时钟信号CK2_B，并且DFF 640使用NOR输出对延迟电路620的输出进行采样以产生输出时钟信号CK_out。图7标出了图6中所示信号的时序图。
另外，如果输入时钟信号CK_in具有50％的占空比，则图2和图4中所示的第一时钟信号CK1和第二时钟信号CK2可能由于逻辑电路位于反相器前面而失衡，例如，如图7所示，第一时钟信号CK1可以具有小于50％的占空比，并且第二时钟信号可以具有大于50％的占空比。通过使用边沿收集器600，输出时钟信号CK_out具有平衡的占空比，并且更适合用于后续电路。
图8是示出根据本发明另一实施例的边沿收集器800的图。如图8所示，边沿收集器800包括反相器810，包括两个与非门820和830的锁存电路，以及多路复用器840。在边沿收集器800的操作中，反相器810接收第一时钟信号CK1以产生反相的第一时钟信号和锁存电路接收反相的第一时钟信号和第二时钟信号CK2，以产生选择信号SEL以控制多路复用器840输出第一时钟信号CK1和第二时钟信号CK2中的一个。图9标出了图8中所示信号的时序图。
应注意，边沿收集器800和600仅用于说明目的，即详细的电路结构边沿收集器800和600不是本发明的限制。
简要概括，在本发明的时钟缓冲器中，时钟缓冲器具有第一电路和第二电路，用于分别接收输入时钟信号以产生第一时钟信号和第二时钟信号，并且由于基于功耗的电路设计，其中第一时钟信号可能具有更好的下降沿和更差的上升沿，第二时钟信号可能具有更好的上升沿和更差的下降沿。此外，时钟缓冲器还使用边沿收集器来使用第一时钟信号的更好的下降沿和第二时钟信号的更好的上升沿来产生输出时钟信号。因此，时钟缓冲器具有较低的功耗并且能够以更高的质量产生输出时钟信号，并且通过去除静态电流来改善杂散泄漏。
本文描述的装置和技术的各个方面可以单独地使用，组合地使用，或者以未在前面的描述中描述的实施例中具体讨论的各种安排中使用，因此不限于将它们的应用限定为前述的组件和布置的细节或在附图中示出的细节。例如，在一个实施例中描述的方面可以以任何方式与其他实施例描述的方面组合。
在一些实施例中，术语“大约”，“大致”和“大致上”可以用于表示小于目标值的±10％的范围且可以包括目标值。例如：小于目标值±5％，小于目标值的±1％。
在权利要求中使用诸如“第一”，“第二”，“第三”等的序数术语来修饰权利要求要素，并不意味任何优先权或顺序，但仅用作标签以将具有特定名称的一个权利要求元素与具有相同名称的另一个元素权利要求区分。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种时钟缓冲器，其特征在于，包括：
第一电路，用于接收输入时钟信号以产生第一时钟信号；
第二电路，用于接收所述输入时钟信号以产生第二时钟信号；和
边沿收集器，耦合到所述第一电路和所述第二电路，用于通过使用所述第一时钟信号的下降沿和所述第二时钟信号的上升沿产生输出时钟信号；
其中，所述第一电路包括：
第一P型晶体管，其中所述第一P型晶体管的源极耦合到第一参考电压，所述输入时钟信号输入到所述第一P型晶体管的栅极；和
第一N型晶体管，其中所述第一N型晶体管的源极耦合到第二参考电压，所述第一N型晶体管的漏极耦合到所述第一P型晶体管的漏极用于输出所述第一时钟信号，且所述输入时钟信号输入到所述第一N型晶体管的栅极；
其中，所述第二电路包括：
第二P型晶体管，其中所述第二P型晶体管的源极耦合到所述第一参考电压，所述输入时钟信号输入到所述第二P型晶体管的栅极；和
第二N型晶体管，其中所述第二N型晶体管的源极耦合到所述第二参考电压，所述第二N型晶体管的漏极耦合到第二P型晶体管的漏极用于输出所述第二时钟信号，所述输入时钟信号输入到所述第二N型晶体管的栅极。
2.如权利要求1所述的时钟缓冲器，其特征在于，所述边沿收集器不使用所述第一时钟信号的上升沿和所述第二时钟信号的下降沿来产生所述输出时钟信号。
3.如权利要求1所述的时钟缓冲器，其特征在于，
其中所述第一N型晶体管的尺寸大于所述第一P型晶体管的尺寸。
4.如权利要求3所述的时钟缓冲器，其特征在于，
其中所述第二P型晶体管的尺寸大于所述第二N型晶体管的尺寸。
5.如权利要求1所述的时钟缓冲器，其特征在于，所述第一电路还包括：
第一逻辑电路，用于根据所述输入时钟信号产生第一延迟输入时钟信号至所述第一P型晶体管的栅极。
6.如权利要求5所述的时钟缓冲器，其特征在于，所述第一N型晶体管的尺寸大于所述第一P型晶体管的尺寸。
7.如权利要求5所述的时钟缓冲器，其特征在于，所述第一电路还包括：
第一高通滤波器，耦合在所述第一逻辑电路和所述输入时钟信号之间。
8.如权利要求5所述的时钟缓冲器，其特征在于，所述第二电路还包括：
第二逻辑电路，用于根据所述输入时钟信号产生第二延迟输入时钟信号至所述第二N型晶体管的栅极。
9.如权利要求8所述的时钟缓冲器，其特征在于，所述第二P型晶体管的尺寸大于所述第二N型晶体管的尺寸。
10.如权利要求8所述的时钟缓冲器，其特征在于，所述第二电路还包括：
第二高通滤波器，耦合在所述第二逻辑电路和所述输入时钟信号之间。
11.如权利要求1所述的时钟缓冲器，其特征在于，还包括：
逻辑电路，用于根据所述输入时钟信号产生第一延迟时钟信号和第二延迟时钟信号，其中所述第一延迟时钟信号输入所述第一P型晶体管的栅极，所述第二延迟时钟信号输入到所述第二N型晶体管的栅极。
12.如权利要求11所述的时钟缓冲器，其特征在于，还包括：
高通滤波器，耦合在所述逻辑电路和所述输入时钟信号之间。
13.一种时钟缓冲器，其特征在于，包括：
第一电路，用于接收输入时钟信号以产生第一时钟信号，其中所述第一时钟信号的上升沿的转换时间大于所述第一时钟信号的下降沿的转换时间；
第二电路，用于接收所述输入时钟信号以产生第二时钟信号，其中所述第二时钟信号的下降沿的转换时间大于所述第二时钟信号的上升沿的转换时间；和
边沿收集器，耦合到所述第一电路和所述第二电路，用于通过使用所述第一时钟信号的下降沿和所述第二时钟信号的上升沿产生输出时钟信号。
14.如权利要求13所述的时钟缓冲器，其特征在于，所述边沿收集器不使用所述第一时钟信号的上升沿和所述第二时钟信号的下降沿来产生所述输出时钟信号。
15.如权利要求13所述的时钟缓冲器，其特征在于，所述第一电路包括第一反相器用于输出所述第一时钟信号。
16.如权利要求15所述的时钟缓冲器，其特征在于，所述第一反相器的P型晶体管和N型晶体管的尺寸不同。
17.如权利要求15所述的时钟缓冲器，其特征在于，所述第二电路包括第二反相器用于输出所述第二时钟信号。
18.如权利要求17所述的时钟缓冲器，其特征在于，所述第一反相器的P型晶体管和N型晶体管的尺寸不同；并且所述第二反相器的P型晶体管和N型晶体管的尺寸不同。
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