TWI698089B - 時鐘緩衝器 - Google Patents

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陳建瑋
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Abstract

發明提供一種時鐘緩衝器，包括第一電路，第二電路和邊沿收集器，其中所述第一電路用於接收輸入時鐘信號以產生第一時鐘信號，所述第二電路用於接收所述輸入時鐘信號以產生第二時鐘信號，所述邊沿收集器用於通過所述第一時鐘信號的下降沿和所述第二時鐘信號的上升沿產生輸出時鐘信號。

Description

時鐘緩衝器
本公開一般涉及時鐘產生電路技術領域，並且更具體地，涉及時鐘緩衝器。
傳統的時鐘緩衝器通常由反相器(inverter)實現，其N型金屬氧化物半導體(NMOS)和P型金屬氧化物半導體(PMOS)通常設計得更大以獲得更好的噪聲性能。然而，由於上升/下降時間，NMOS和PMOS都長時間導通，在此持續時間內產生的靜態電流可能主導時鐘信號的功耗並產生雜散(spur)來影響其他電路，其中如果NMOS和PMOS具有更大的尺寸，則靜態電流更大。為了解決這個問題，美國專利US8，427，209在PMOS前面提供了一個延遲電路來控制PMOS的導通週期以降低功耗，然而，這種方法會縮短輸出時鐘信號的佔空比(duty cycle)，並且輸出時鐘信號的邊沿可能會漂移以使相位噪聲惡化。
以下概述僅是說明性的，並不旨在以任何方式進行限制。也就是說，提供以下概述以介紹本文描述的新穎和非顯而易見的技術的概念，要點，益處和優點。下面在詳細描述中進一步描述選擇的實現。因此，以下發明內容並非旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題 的範圍。
本發明提供一種時鐘緩衝器，包括：第一電路，用於接收輸入時鐘信號以產生第一時鐘信號；第二電路，用於接收所述輸入時鐘信號以產生第二時鐘信號；和邊沿收集器，耦合到所述第一電路和所述第二電路，用於通過使用所述第一時鐘信號的下降沿和所述第二時鐘信號的上升沿產生輸出時鐘信號。
本發明實施例由於僅使用第一時鐘信號的下降沿和第二時鐘信號的上升沿產生輸出時鐘信號，因此時鐘緩衝器可以以較低的功耗產生具有更好邊沿(即較小的漂移和相位噪聲)的輸出時鐘信號。
100，200，400:時鐘緩衝器
110，120，242，262，210，220，442，420，410，610，810:反相器
102，202，402:晶體振盪器
CK_in:輸入時鐘信號
VDD:電源電壓
MP1，MP2:PMOS
MN1，MN2:NMOS
CK1:第一時鐘信號
CK2:第二時鐘信號
130，230，430，600，800:邊沿收集器
CK_out:輸出時鐘信號
250，270，450:高通濾波器
Vb1，Vb2，Vb:偏置電壓
R1，R2，R:電阻器
C1，C2，C:電容器
CK':反相器242的輸出
CK”:延遲電路244的輸出
Φ:相位移位
244，264，444，620:延遲電路
246，448，820，830:反及閘
240，260，440:邏輯電路
266，446，630:反或閘
Vx:信號
△t:延遲電路244的延遲量
CK2_B:反相的第二時鐘信號
640:D型觸發器
NOR:反或閘
SEL:選擇信號
840:多路復用器
第1圖是示出根據本發明第一實施例的時鐘緩衝器100的圖。
第2圖示出了根據本發明第二實施例的時鐘緩衝器200。
第3圖示出了與時鐘緩衝器200的反相器210相關的信號的時序圖。
第4圖示出了根據本發明第三實施例的時鐘緩衝器400。
第5圖示出了第一時鐘信號和第二時鐘信號的邊沿。
第6圖是示出根據本發明的一個實施例的邊沿收集器600的圖。
第7圖示出了第6圖中所示信號的時序圖。
第8圖是示出根據本發明另一實施例的邊沿收集器800的圖。
第9圖示出了第8圖中所示信號的時序圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。“大體上”是指在可接受的誤差範圍內，本領域技術人員能夠在一定誤差範圍內解決該技術問題，基本達到該技術效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或通過其它裝置或連接手段間接地電性連接至該第二裝置。以下該為實施本發明的較佳方式，目的在於說明本發明的精神而非用以限定本發明的保護範圍，本發明的保護範圍當視後附的申請專利範圍所界定者為准。
接下面的描述為本發明預期的最優實施例。這些描述用於闡述本發明的大致原則而不應用於限制本發明。本發明的保護範圍應在參考本發明的申請專利範圍的基礎上進行認定。
第1圖是示出根據本發明第一實施例的時鐘緩衝器100的圖。如第1圖所示，時鐘緩衝器100包括第一電路(在該實施例中，第一電路是反相器110)，第二電路(在該實施例中，第二電路是反相器120)和邊沿收集器130。反相器110包括PMOS MP1和NMOS MN1，其中PMOS MP1的源極耦合到電源電壓VDD，PMOS MP1的漏極耦合到NMOS MN1的漏極，NMOS MN1的源極是耦合到地電壓，並且NMOS MN1的尺寸大於PMOS MP1的尺寸。反相器120包括PMOS MP2和NMOS MN2，其中PMOS MP2的源極耦合到電源電壓VDD，PMOS MP2的漏極耦合到NMOS MN2的漏極，NMOS MN2的源極耦合到地電壓，並且PMOS MP2的尺寸大於NMOS MN2的尺寸。在該實施例中，時鐘緩衝器100被配置為接收輸入時鐘信號CK_in以產生輸出時鐘信號CK_out，其中輸入時鐘信號CK_in是從晶體振盪器(XO振盪器)102產生的。
在時鐘緩衝器100的操作中，反相器110接收輸入時鐘信號CK_in以產生第一時鐘信號CK1，反相器120接收輸入時鐘信號CK_in以產生第二時鐘信號CK2，以及邊沿收集器130通過使用第一時鐘信號CK1的下降沿和第二時鐘信號CK2的上升沿產生輸出時鐘信號CK_out。在該實施例中，因為反相器110的PMOS MP1和反相器120的NMOS MN2具有小尺寸，所以反相器110和反相器120的靜態電流遠小於傳統時鐘緩衝器，因此，反相器110和反相器120的這種偏斜設計可以顯著降低時鐘緩衝器100的電流消耗並減輕雜散洩漏。另外，由於反相器110的PMOS MP1具有較小的尺寸，第一時鐘信號CK1的上升沿可能不足以用於高性能應用，因此僅第一時鐘信號CK1的下降沿用於產生輸出時鐘信號CK_out。類似地，因為反相器120的NMOS MN2具有較小的尺寸，所以第二時鐘信號CK2的下降沿可能不足以用於高性能應用，因此僅使用第二時鐘信號CK2的上升沿來產生輸出時鐘信號CK_out。鑑於上述，時鐘緩衝器100可以以較低的功耗產生具有更好邊沿(即較小的漂移和相位噪聲)的輸出時鐘信號CK_out。
在第1圖所示的實施例中，雖然時鐘緩衝器100的功耗優於傳統技術，但反相器110的PMOS MP1和NMOS MN1仍然有時間同時導通，反相器120的PMOS MP2和NMOS MN仍然有時間同時導通，並且相應地產生靜態電流。因此，為了進一步降低功耗，可以在輸入時鐘信號CK_in和反相器110/120之間設置 其他電路，以避免同時導通PMOS和NMOS。第2圖示出了根據本發明第二實施例的時鐘緩衝器200。如第2圖所示，時鐘緩衝器200包括第一電路(在該實施例中，第一電路是反相器210)，第二電路(在該實施例中，第二電路是反相器220)，邊沿收集器230，第一邏輯電路240，第一高通濾波器250，第二邏輯電路260和第二高通濾波器270。反相器210包括PMOS MP1和NMOS MN1，其中PMOS MP1的源極耦合到電源電壓VDD，PMOS MP1的漏極連接到NMOS MN1的漏極，NMOS MN1的源極連接到地電壓。反相器220包括PMOS MP2和NMOS MN2，其中PMOS MP2的源極耦合到電源電壓VDD，PMOS MP2的漏極耦合到NMOS MN2的漏極，NMOS MN2的源極耦合到地電壓。第一邏輯電路240包括反相器242，延遲電路244和反及閘(NAND)246。高通濾波器250包括電容器C1和耦合到偏置電壓Vb1的電阻器R1。第二邏輯電路260包括反相器262，延遲電路264和反或閘(NOR)266。高通濾波器270包括電容器C2和耦合到偏置電壓Vb2的電阻器R2。在該實施例中，時鐘緩衝器200被配置為接收輸入時鐘信號CK_in以產生輸出時鐘信號CK_out，其中輸入時鐘信號CK_in是從晶體振盪器202產生的。
在該實施例中，NMOS MN1的尺寸大於PMOS MP1的尺寸，並且PMOS MP2的尺寸大於NMOS MN2的尺寸，但是這不是對本發明的限制。
在時鐘緩衝器200的操作中，高通濾波器250對輸入時鐘信號CK_in進行濾波以引起負相移，並且邏輯電路240延遲輸入時鐘信號CK_in(濾波後的輸入時鐘信號)以產生信號Vx到PMOS MP1，PMOS MP1和NMOS MN1分別接收信號Vx和輸入時鐘信號CK_in，以產生第一時鐘信號CK1。類似地，高通濾波器270對輸入時鐘信號CK_in進行濾波以產生負相移，並且邏輯電路260延遲輸入時鐘信號CK_in(經濾波的輸入時鐘信號)以產生信號到NMOS MN2，PMOS MP2 和NMOS MN2分別接收輸入時鐘信號CK_in和邏輯電路260輸出的信號，以產生第二時鐘信號CK2。然後，邊沿收集器230通過使用第一時鐘信號CK1的下降沿和第二時鐘信號CK2的上升沿來產生輸出時鐘信號CK_out。在該實施例中，由於高通濾波器250和邏輯電路240，PMOS MP1導通的時間被延遲，以避免同時導通反相器210的PMOS MP1和NMOS MN1。類似地，由於高通濾波器270和邏輯電路260，NMOS MN2導通的時間被延遲，以避免同時導通反相器220的PMOS MP2和NMOS MN2。第3圖示出了與時鐘緩衝器200的反相器210相關的信號的時序圖，符號CK'是反相器242的輸出，符號CK”是延遲電路244的輸出，符號Φ是由高通濾波器250提供的相位移位，符號△t是延遲電路244的延遲量。如第3圖所示，因為用於導通PMOS MP1的信號Vx與NMOS MN1導通的時段不重疊，所以可以大大減小反相器210的靜態電流以改善功耗。
在該實施例中，因為高通濾波器250和邏輯電路240耦合在輸入時鐘信號CK_in和反相器210之間，所以第一時鐘信號CK1的上升沿可能不足以用於高性能應用。因此，僅第一時鐘信號CK1的下降沿用於產生輸出時鐘信號CK_out。類似地，因為高通濾波器270和邏輯電路260耦合在輸入時鐘信號CK_in和反相器220之間，所以第二時鐘信號CK2的下降沿可能不足以用於高性能應用，因此僅第二時鐘信號CK2的上升邊沿用於產生輸出時鐘信號CK_out。鑑於上述，時鐘緩衝器200可以產生具有較低邊沿且具有較低功耗的輸出時鐘信號CK_out。
在該實施例中，高通濾波器250用於提供負相移以控制輸入到PMOS MP1的信號的延遲量(偏置電壓Vb1允許微調(fine adjustment))和高通濾波器270用於提供負相移以控制輸入到NMOS MN2的信號的延遲量(偏置電壓Vb1允 許微調)，並且通過使用高通濾波器250和270可以簡化整體延遲控制。在其他實施例中，可以從時鐘緩衝器200中移除高通濾波器250和270，該替代設計應落入本發明的範圍內。
第4圖示出了根據本發明第三實施例的時鐘緩衝器400。如第4圖所示，時鐘緩衝器400包括第一電路(在該實施例中，第一電路是反相器410)，第二電路(在該實施例中，第二電路是反相器420)，邊沿收集器430，邏輯電路440和高通濾波器450。反相器410包括PMOS MP1和NMOS MN1，其中PMOS MP1的源極耦合到電源電壓VDD，PMOS MP1的漏極耦合到NMOS MN1的漏極，NMOS MN1的源極耦合到地電壓。反相器420包括PMOS MP2和NMOS MN2，其中PMOS MP2的源極耦合到電源電壓VDD，PMOS MP2的漏極耦合到NMOS MN2的漏極，NMOS MN2的源極電極耦合到地電壓。第一邏輯電路440包括反相器442，延遲電路444，反或閘446和反及閘448。高通濾波器450包括電容器C和耦合到偏置電壓Vb的電阻器R。在該實施例中，時鐘緩衝器400被配置為接收輸入時鐘信號CK_in以產生輸出時鐘信號CK_out，其中輸入時鐘信號CK_in是從晶體振盪器402產生的。
在該實施例中，NMOS MN1的尺寸大於PMOS MP1的尺寸，並且PMOS MP2的尺寸大於NMOS MN2的尺寸，但是這不是對本發明的限制。
在時鐘緩衝器400的操作中，高通濾波器450對輸入時鐘信號CK_in進行濾波以產生負相移，並且邏輯電路440將輸入時鐘信號CK_in(濾波後的輸入時鐘信號)延遲以分別向PMOS MP1和NMOS MN2產生信號。然後，反相器410的PMOS MP1和NMOS MN1分別接收來自邏輯電路440的信號和輸入時鐘信 號CK_in以產生第一時鐘信號CK1，並且反相器420的PMOS MP2和NMOS MN2分別接收輸入時鐘信號CK_in和邏輯電路440輸出的信號產生第二時鐘信號CK2。然後，邊沿收集器430通過使用第一時鐘信號CK1的下降沿和第二時鐘信號CK2的上升沿來產生輸出時鐘信號CK_out。在該實施例中，由於高通濾波器450和邏輯電路440，PMOS MP1導通的時間被延遲，以避免同時導通反相器410的PMOS MP1和NMOS MN1，並且NMOS MN2導通的時間被延遲，以避免同時導通反相器420的PMOS MP2和NMOS MN2。因此，可以大大減小反相器410和420的靜態電流以改善功耗。
時鐘緩衝器400類似於第2圖中所示的時鐘緩衝器200，其差別在於將第2圖所示的邏輯電路240和260以及高通濾波器250和270分別集成並修改為邏輯電路440和高通濾波器450，以節省芯片面積。
在實施例中，由於第1圖中所示的反相器110和120的偏斜設計，第2圖中所示的邏輯電路240，260以及第4圖所示出的邏輯電路，第一時鐘信號CK1的上升沿和第二時鐘信號CK2的下降沿可以具有相位噪聲和較大的轉換時間。因此，第一時鐘信號CK1的上升沿和第二時鐘信號CK2的下降沿被認為是不需要的邊沿，並且第一時鐘信號CK1的下降沿和第二時鐘信號CK2的上升沿被認為是作為所需邊沿，如第5圖所示，邊沿收集器130/230/430產生輸出時鐘信號CK_out。
第6圖是示出根據本發明的一個實施例的邊沿收集器600的圖，其中邊沿收集器600可以是邊沿收集器130，230和430中的任何一個。如第6圖所示，邊沿收集器600包括反相器610，延遲電路620，反或閘630和D型觸發器(DFF)。在邊沿採集器600的操作中，反相器610接收第二時鐘信號CK2以產生反相的第二 時鐘信號CK2_B，反或閘630接收反相的第二時鐘信號CK2_B和第一時鐘信號CK1以產生NOR輸出，該延遲電路620延遲反相的第二時鐘信號CK2_B，並且DFF 640使用NOR輸出對延遲電路620的輸出進行採樣以產生輸出時鐘信號CK_out。第7圖示出了第6圖中所示信號的時序圖。
另外，如果輸入時鐘信號CK_in具有50%的佔空比，則第2圖和第4圖中所示的第一時鐘信號CK1和第二時鐘信號CK2可能由於邏輯電路位於反相器前面而失衡，例如，如第7圖所示，第一時鐘信號CK1可以具有小於50%的佔空比，並且第二時鐘信號可以具有大於50%的佔空比。通過使用邊沿收集器600，輸出時鐘信號CK_out具有平衡的佔空比，並且更適合用於後續電路。
第8圖是示出根據本發明另一實施例的邊沿收集器800的圖。如第8圖所示，邊沿收集器800包括反相器810，包括兩個反及閘820和830的鎖存電路，以及多路復用器840。在邊沿收集器800的操作中，反相器810接收第一時鐘信號CK1以產生反相的第一時鐘信號和鎖存電路接收反相的第一時鐘信號和第二時鐘信號CK2，以產生選擇信號SEL以控制多路復用器840輸出第一時鐘信號CK1和第二時鐘信號CK2中的一個。第9圖示出了第8圖中所示信號的時序圖。
應注意，邊沿收集器800和600僅用於說明目的，即詳細的電路結構邊沿收集器800和600不是本發明的限制。
簡要概括，在本發明的時鐘緩衝器中，時鐘緩衝器具有第一電路和第二電路，用於分別接收輸入時鐘信號以產生第一時鐘信號和第二時鐘信號，並且由於基於功耗的電路設計，其中第一時鐘信號可能具有更好的下降沿和更 差的上升沿，第二時鐘信號可能具有更好的上升沿和更差的下降沿。此外，時鐘緩衝器還使用邊沿收集器來使用第一時鐘信號的更好的下降沿和第二時鐘信號的更好的上升沿來產生輸出時鐘信號。因此，時鐘緩衝器具有較低的功耗並且能夠以更高的質量產生輸出時鐘信號，並且通過去除靜態電流來改善雜散洩漏。
在一些實施例中，術語“大約”，“大約”和“基本上”可以用於表示目標值的±10%以內。術語“大約”，“大約”和“基本上”可以包括目標值。應當理解，術語“大約”，“大約”和“基本上”可以用於指代小於目標值的±10%的範圍，例如：目標值的±5%，±2.5%目標值的±1%，目標值的±1%。
在申請專利範圍中使用諸如“第一”，“第二”，“第三”等的序數術語來修改申請專利範圍要素本身並不意味著一申請專利範圍要素優先於另一或者時間的任何優先權，優先權或順序。執行方法的行為的順序，但僅用作標籤以將具有特定名稱的一申請專利範圍元素與具有相同名稱的另一元素(但是用於使用序數術語)區分，以區分申請專利範圍元素。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視申請專利範圍所界定者為准。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:時鐘緩衝器
110，120:反相器
102:晶體振盪器
CK_in:輸入時鐘信號
VDD:電源電壓
MP1，MP2:PMOS
MN1，MN2:NMOS
CK1:第一時鐘信號
CK2:第二時鐘信號
130:邊沿收集器
CK_out:輸出時鐘信號

Claims (10)

  1. 一種時鐘緩衝器，包括：第一電路，用於接收輸入時鐘信號以產生第一時鐘信號；第二電路，用於接收所述輸入時鐘信號以產生第二時鐘信號；和邊沿收集器，耦合到所述第一電路和所述第二電路，用於通過使用所述第一時鐘信號的下降沿和所述第二時鐘信號的上升沿產生輸出時鐘信號；其中所述第一電路包括：第一P型電晶體，其中所述第一P型電晶體的源極耦合到第一參考電壓，所述輸入時鐘信號輸入到所述第一P型電晶體的柵極；和第一N型電晶體，其中所述第一N型電晶體的源極耦合到第二參考電壓，所述第一N型電晶體的漏極耦合到所述第一P型電晶體的漏極用於輸出所述第一時鐘信號，且所述輸入時鐘信號輸入到所述第一N型電晶體的柵極；其中所述第一N型電晶體的尺寸大於所述第一P型電晶體的尺寸。
  2. 如申請專利範圍第1項所述的時鐘緩衝器，其中所述邊沿收集器不使用所述第一時鐘信號的上升沿和所述第二時鐘信號的下降沿來產生所述輸出時鐘信號。
  3. 如申請專利範圍第1項所述的時鐘緩衝器，其中所述第二電路包括：第二P型電晶體，其中所述第二P型電晶體的源極耦合到所述第一參考電 壓，所述輸入時鐘信號輸入到所述第二P型電晶體的柵極；和第二N型電晶體，其中所述第二N型電晶體的源極耦合到所述第二參考電壓，所述第二N型電晶體的漏極耦合到第二P型電晶體的漏極用於輸出所述第二時鐘信號，所述輸入時鐘信號輸入到所述第二N型電晶體的柵極；其中所述第二P型電晶體的尺寸大於所述第二N型電晶體的尺寸。
  4. 如申請專利範圍第1項所述的時鐘緩衝器，其中所述第一電路還包括：第一邏輯電路，耦合在所述第一P型電晶體和所述輸入時鐘信號之間，用於根據所述輸入時鐘信號產生第一延遲輸入時鐘信號至所述第一P型電晶體的柵極。
  5. 如申請專利範圍第4項所述的時鐘緩衝器，其中所述第一電路還包括：第一高通濾波器，耦合在所述第一邏輯電路和所述輸入時鐘信號之間。
  6. 如申請專利範圍第4項所述的時鐘緩衝器，其中所述第二電路包括：第二P型電晶體，其中所述第二P型電晶體的源極耦合到第一參考電壓，所述輸入時鐘信號輸入到所述第二P型電晶體的柵極；和第二N型電晶體，其中所述第二N型電晶體的源極耦合到第二參考電壓，所述第二N型電晶體的漏極耦合到所述第二P型電晶體的漏極用於輸出所述第二時鐘信號；和 第二邏輯電路，耦合在所述第二N型電晶體和所述輸入時鐘信號之間，用於根據所述輸入時鐘信號產生第二延遲輸入時鐘信號至所述第二N型電晶體的柵極。
  7. 如申請專利範圍第6項所述的時鐘緩衝器，其中所述第二P型電晶體的尺寸大於所述第二N型電晶體的尺寸。
  8. 如申請專利範圍第6項所述的時鐘緩衝器，其中所述第二電路還包括：第二高通濾波器，耦合在所述第二邏輯電路和所述輸入時鐘信號之間。
  9. 如申請專利範圍第1項所述的時鐘緩衝器，其中所述第一電路包括：所述第二個電路包括：第二P型電晶體，其中所述第二P型電晶體的源極耦合到第一參考電壓；和第二N型電晶體，其中所述第二N型電晶體的源極耦合到第二參考電壓，所述第二N型電晶體的漏極耦合到第二P型電晶體的漏極用於輸出第二時鐘信號，所述輸入時鐘信號輸入到所述第二N型電晶體的柵極；和所述時鐘緩衝器還包括：邏輯電路，耦合在所述第一P型電晶體和所述輸入時鐘信號之間，以及耦合在所述第二N型電晶體和所述輸入時鐘信號之間，用於根據所述輸入時鐘信號產生第一延遲時鐘信號和第二延遲時鐘信號，其中所述第一延遲時鐘信號輸入所述第一P型電晶體的柵極，所述第二延遲時鐘信號輸入到所述第二N型電晶體的柵極。
  10. 如申請專利範圍第9項所述的時鐘緩衝器，還包括：高通濾波器，耦合在所述邏輯電路和所述輸入時鐘信號之間。
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