JP2011147316A - ３レベル電力変換装置 - Google Patents

Abstract

【課題】ゲートブロックの動作が不安定となっても、スイッチング素子が過電圧とならない３レベル電力変換装置を提供する。
【解決手段】第１、第２、第３及び第４のスイッチング素子の直列接続体から成るスイッチングレグと、スイッチング素子のゲート信号を供給するため、基準ゲート信号に禁止ゲート処理を施すゲートロジック１と、ゲートロジック１の出力に保護動作を付加する付加保護手段２とで構成する。付加保護手段２は、第１のラッチ手段２１と、ＡＮＤ回路２２Ａ、２２Ｂ、２２Ｃ、２２Ｄと、電圧低下検出手段２３と、クロック喪失検出手段２４と、電圧低下検出手段２３またはクロック喪失検出手段の作動状態を保持する第２のラッチ手段２６と、第１のタイマー手段２７とを備える。第２のラッチ手段２６の出力を、第１のラッチ手段２１のトリガ条件とすると共に、この信号を反転させてＡＮＤ回路２２Ａ、２２Ｄの他方の入力に与えるよう構成する。
【選択図】図１

Description

この発明は、保護機能を強化した３レベル電力変換装置に関する。

近年、特に高電圧、大容量の半導体電力変換装置として３レベル電力変換装置が使用される例が増えてきている。３レベル電力変換装置の主回路は複数のスイッチングレグから構成される。各々のスイッチングレグは第１、第２、第３及び第４のスイッチング素子を直列接続した構成となっており、インバータ装置の場合、並列接続されたスイッチングレグの両端に直流電源から直流電圧を与え、第２、第３のスイッチング素子間から交流出力を得る構成としている。そして、第１、第２のスイッチング素子間及び第３、第４のスイッチング素子間の電位を直流電源の中性点の電位にクランプダイオードによってクランプし、全てのスイッチング素子に直流の全電圧が印加されないように構成している。

以上のような主回路を有する３レベル電力変換装置は、通常、装置に何らかの異常が生じたとき、第１乃至第４の全てのスイッチング素子をオフ（ゲートブロック）して通電を停止し、装置を保護するようにしている。この場合、スイッチング素子のオフのタイミングは全て同一とは限らず、例えば第１及び第２のスイッチング素子が導通している状態で第２のスイッチング素子が先にオフすると、第２のスイッチング素子に直流の全電圧が印加されてしまう。通常、スイッチング素子の耐圧の選定にはこのような異常状態を考慮していないので、この場合はスイッチング素子にとっては過電圧が印加された状態となってしまう。このような事象を避けるため、異常時のゲートブロックを行うとき、第２及び第３のスイッチング素子のオフのタイミングを第１及び第３のスイッチング素子のオフのタイミングより遅らせるようにする提案が為されている（例えば、特許文献1参照。）。

特開２０００−２７８９５８号公報（第３−５頁、図１）

特許文献１に記載された手法によれば、通常のスイッチング素子異常によるゲートブロックなどの場合は問題なく動作するが、ゲートブロックの保護回路の動作自体を安定に行えなくなるような故障、例えば制御電圧の低下、あるいはゲートロジックを管理するためのクロックンの故障などが生じた場合には正常に動作しないという問題があった。

この発明は上記のような課題を解決するためになされたものであり、ゲートブロックの保護回路の動作自体を安定に行えなくなるような故障が生じても、スイッチング素子が過電圧とならないような３レベル電力変換装置を提供することを目的とする。

上記目的を達成するために、本発明の３レベル電力変換装置は、第１、第２、第３及び第４のスイッチング素子の直列接続体から成るスイッチングレグと、前記スイッチング素子のゲート信号を供給するため、基準ゲート信号に禁止ゲート処理を施すゲートロジックと、前記ゲートロジックの出力に保護動作を付加する付加保護手段とを具備し、前記付加保護手段は、前記第１、第２、第３及び第４のスイッチング素子用の前記ゲートロジックの各々の出力を保持する第１のラッチ手段と、前記第１のラッチ手段の各々の出力を夫々一方の入力とし、その夫々の出力が前記第１、第２、第３及び第４のスイッチング素子のゲート信号となる第１、第２、第３及び第４のＡＮＤ回路と、前記ゲートロジック用の制御電源の電圧低下を検出する電圧低下検出手段と、前記ゲートロジックに外部から与えられるクロック信号の喪失を検出するクロック喪失検出手段と、前記電圧低下検出手段または前記クロック喪失検出手段が作動したとき、この作動状態を保持する第２のラッチ手段と、前記第２のラッチ手段の出力を第１の所定時間だけ遅延させて反転して前記第２及び第３のＡＮＤ回路の他方の入力に与える第１のタイマー手段とを備え、前記第２のラッチ手段の出力を、前記第１のラッチ手段のトリガ条件とすると共に、この信号を反転させて前記第１及び第２のＡＮＤ回路の他方の入力に与えるようにしたことを特徴としている。

この発明によれば、ゲートブロックの保護回路の動作自体を安定に行えなくなるような故障が生じても、スイッチング素子が過電圧とならないような３レベル電力変換装置を提供することが可能となる。

本発明の実施例１に係る３レベル電力変換装置のゲートロジック回路部のブロック構成図。 本発明の実施例１に係る３レベル電力変換装置の主回路の回路構成図。 ゲートロジック回路の保護動作説明図。 実施例１におけるゲートブロック時の保護動作説明図。 制御電源の動作説明図。 本発明の実施例２に係る３レベル電力変換装置のゲートロジック回路部のブロック構成図。 実施例２におけるゲートブロック時の保護動作説明図。

以下、図面を参照して本発明の実施例について説明する。

以下、本発明の実施１に係る３レベル電力変換装置を図１乃至図５を参照して説明する。

図１は本発明の実施例１に係る３レベル電力変換装置のゲートロジック回路部のブロック構成図であり、図２は本発明の実施例１に係る３レベル電力変換装置の主回路の回路構成図である。

図２において、正側直流電源３１と負側直流電源３２は直列接続され、加算された直流電圧は３相出力を形成するための３個のスイッチングレグに給電される。これらのスイッチングレグはＵ、Ｖ及びＷ相の交流を出力するが、各々が同一構成であるので、Ｕ相について以下に説明する。

Ｕ相スイッチングレグの主要構成要素であるスイッチング素子Ｑ１Ｕ、Ｑ２Ｕ、Ｑ３Ｕ及びＱ４Ｕは直列接続され、夫々フライホイールダイオードＤ１Ｕ、Ｄ２Ｕ、Ｄ３Ｕ及びＤ４Ｕが逆並列接続されている。スイッチング素子Ｑ１Ｕ、Ｑ２Ｕの接続点及びスイッチング素子Ｑ３Ｕ、Ｑ４Ｕの接続点は夫々クランプダイオードＤＰＵ、ＤＮＵによって直流電源の中性点の電位Ｃとなるようにクランプされている。スイッチング素子Ｑ２Ｕ、Ｑ３Ｕの接続点からＵ相の交流電圧ＡＣＵを得て負荷４に給電している。そしてスイッチング素子Ｑ１Ｕ、Ｑ２Ｕ、Ｑ３Ｕ及びＱ４Ｕの夫々のゲートＧ１Ｕ、Ｇ２Ｕ、Ｇ３Ｕ及びＧ４Ｕには以下に述べる図１のゲートロジック回路部からゲート信号が供給されている。

図１においてゲートロジック１は、図示しないＰＷＭ制御回路などから与えられるゲート基準論理信号Ｓ１＊、Ｓ２＊、Ｓ３＊及びＳ４＊に対して後述するような禁止ゲート処理を施す論理回路である。ここで、ゲート基準論理信号Ｓ１＊、Ｓ２＊、Ｓ３＊及びＳ４＊は、Ｕ相であれば夫々ゲートＧ１Ｕ、Ｇ２Ｕ、Ｇ３Ｕ及びＧ４Ｕに与えるゲート信号の元信号である。

ゲートロジック１によって禁止ゲート処理を施されたＳ１＊、Ｓ２＊、Ｓ３＊及びＳ４＊の各信号は、付加保護回路２に設けられたラッチ回路２１を介して、ＡＮＤ回路２２Ａ、２２Ｂ、２２Ｃ及び２２Ｄの一方の入力端子に夫々与えられる。

ゲートロジック１の制御電源ＰＳは、付加保護回路２に設けられた電圧低下検出回路２３によってその電圧が監視され、所定の閾値以下となったときＯＲ回路２５に１を出力する。また、ゲートロジック１は大規模なロジックを持つため、ＡＳＩＣなどの高集積ロジックＩＣが使用され、通常は外部からクロック信号ＣＬＫが与えられる。このクロック信号ＣＬＫの異常をクロック喪失検出回路２４で検出し、クロック信号ＣＬＫが異常となったときＯＲ回路２５に１を出力する。ＯＲ回路１の出力はラッチ回路２６によって保持されると同時に、上記ラッチ回路２１によって禁止ゲート処理を施されたＳ１＊、Ｓ２＊、Ｓ３＊及びＳ４＊の各信号を保持する。

ラッチ回路２６の出力信号は、タイマー２７に与えられると共に、反転されて上述したＡＮＤ回路２２Ａ及び２２Ｄの他方の入力端子に与えられる。そして、タイマー２７の出力は反転されて上述したＡＮＤ回路２２Ｂ及び２２Ｃの他方の入力端子に与えられる。そして、ＡＮＤ回路２２Ａ，２２Ｂ、２２Ｃ及び２２Ｄの夫々の出力であるＴ１＊、Ｔ２＊、Ｔ３＊及びＴ４＊をゲートＧ１Ｕ、Ｇ２Ｕ、Ｇ３Ｕ及びＧ４Ｕに夫々与えるようにする。

以下にゲートロジック１の禁止ゲート処理と上記付加保護回路２の関係について説明する。

図２に示した３レベルインバータ装置における交流出力の電位は、Ｐ（直流電源３１の正極）、Ｎ（直流電源３２の負極）及びＣ（中性点）の３電位となっている。そして、この場合のＰＷＭ制御は、正側（Ｐ、Ｃ間）と負側（Ｃ、Ｎ間）の２つの電位の間でのＰＷＭ制御を行うこととなる。これをスイッチングモードで示すと、前者はＱ１（Ｕ相ではＱＵ１）とＱ３（Ｕ相ではＱＵ３）との間のＰＷＭモード、後者はＱ２（Ｕ相ではＱＵ２）とＱ４（Ｕ相ではＱＵ４）との間のＰＷＭモードになる。このとき前者は、Ｑ２はオンのまま（ベタオンと称す。）で、Ｑ４はオフのまま（ベタオフと称す。）となり、後者はＱ３がベタオンで、Ｑ１はベタオフとなる。

図３（ａ）に正側ＰＷＭモードの禁止ゲートを、図３（ｂ）に負側ＰＷＭモードの禁止ゲートの状況を示す。

ＰＷＭで交互にスイッチングする２つの素子は、片方がオフしてから、もう片方がオンするまでに同時オンとならないように一定期間の両方オフ期間が必要となる。これをデッドタイムと称し、図中では、Ｔｄで示している。

また半導体スイッチング素子は、一旦オンした後は、次にオフするまでに一定期間オンの状態を維持する必要がある。これは、スナバ回路の放電に一定時間必要である場合があることや、スイッチング素子のオン状態の安定化のために一定時間必要である場合など、主回路現象から要求される。これを最小オン時間と称し、図中では、Ｔｍｉｎと示している。ゲートオンの時間は、この最小オン時間Ｔｍｉｎ以上とする必要がある。

このようにＰＷＭモードには、Ｑ１とＱ３との間の正側ＰＷＭモード、Ｑ２とＱ４との間の負側ＰＷＭモードと２つあるが、この２つのモード間の遷移もある。図３（ｃ）は、正側ＰＷＭモードから負側ＰＷＭモードへ遷移する状態を示している。両方のスイッチングモードで、Ｑ２とＱ３のオンは双方に含まれていることから、これを経由して遷移する。Ｑ１とＱ２が共にオンの状態からＱ１がオフとなり、Ｑ２とＱ３が共にオンとなっている。この状態は正側と負側の共通のＰＷＭモードとなっている。この後、Ｑ２がオフしてＱ３とＱ４が共にオンとなることで、負側のＰＷＭモードに遷移する。この場合、Ｑ２とＱ３の同時オンしている間隔を、最小Ｔｒの時間だけ確保することが必要になる。これがないと、Ｃの電位を出力する期間がなくなってしまう。

次に、外側素子（Ｑ１またはＱ４）をオンしている状態でゲートブロック（ＧＢ）が発生した場合を検討する。

図４に示すように、外側素子Ｑ１がオンした後にゲートブロック（ＧＢ）が発生した場合を想定する。ゲートブロック（ＧＢ）が発生したときには直ちに内側素子Ｑ２をオフする必要があるが、ゲートドライバのばらつきなどによって、Ｑ２の方が若干Ｑ１より先にオフしてしまう場合がある。この場合は前述したように２倍の電圧印加モードになるため、図のようにゲートドライバの遅れを考慮したマージンを持って、Ｑ２はＱ１より遅れてオフする必要がある。この遅れ時間を過電圧保護遅れ時間Ｔｍｉｎ２として図示している。この過電圧保護遅れ時間Ｔｍｉｎ２は、図１におけるタイマー２７の設定時間となるが、ゲートドライバなどの諸々のばらつきに対してもマージンを持ち、さらにＣＲ回路の時定数のばらつきも考慮して、所定の時間以上の時間を確保する。

以上説明した禁止ゲート以外にも、例えばＱ１、Ｑ２及びＱ３の同時オンなどのように直流電圧がスイッチング素子を介して短絡してしまうモードもあるが、ここではその説明を割愛する。

次に、制御電源の動作に関して図５を参照して説明する。図５（ａ）に制御電源ＰＳの概略回路構成図を示す。図５（ａ）に示したように制御電源ＰＳは元の外部電源が喪失しても、直ぐには電圧が低下しない構成となっている。図５（ｂ）には外部電源が喪失したときの各部の動作推移を示している。図５（ｂ）において、時刻ｔ＝ｔ０で外部電源が喪失すると直ちに電圧低下検出回路２３は閾値レベルＶ１以下になったことを検出し、ラッチ回路２６への信号伝達など、一連の動作を開始する。そして時刻ｔ＝ｔ１においてゲートロジック動作可能レベルＶ２以下となりゲートロジック１の動作は正常に行えなくなるが、付加保護回路２を例えば広範囲電源ＩＣを用いた回路構成としておけば、ｔ＝ｔ２において、広範囲電源ＩＣ動作レベルＶ３になるまで付加保護回路２の動作は可能となる。

また、クロックＣＬＫが喪失した場合は、ゲートロジック１において、禁止ゲートを抑制するためのタイミング生成用のクロックが停止しているため、各ロジックの内部の状態遷移が停止してしまう。すなわち、クロック停止のゲートの状態のまま出力が固定されつづけることになる。このため、クロック喪失検出回路２４はクロックＣＬＫの喪失を検出すると、ラッチ回路２６への信号伝達など、一連の動作を開始して所定の順序でスイッチング素子をオフする。

以上説明しように、ゲートロジック１の回路動作とは別に動作電圧範囲の広い付加保護回路２を設け、制御電圧の電圧低下及びクロック喪失を直ちに検出し、その状態をラッチ回路２１及び２６で保持し、外側素子Ｑ１及びＱ２を直ちにオフし、内側素子Ｑ２、Ｑ３を、過電圧保護遅れ時間Ｔｍｉｎ２以上経過後にオフするようにすれば、異常時においてもスイッチング素子が過電圧とならないような保護が可能となる。

図６は本発明の実施例２に係る３レベル電力変換装置のゲートロジック回路部のブロック構成図である。この実施例２の各部について、図１の本発明の実施例１に係る３レベル電力変換装置のゲートロジック回路部の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、ラッチ回路２６の出力を受けて動作するターマー２８を設け、このタイマー２８の出力をタイマー２７に与えると共にこの反転信号をＡＮＤ回路２２Ａ及び２２Ｄの一方の入力とするように構成した点である。

この実施例２におけるゲートブロック時の保護動作を図７を参照して説明する。図７において、スイッチング素子Ｑ１がオンし、前述した最小オン時間Ｔｍｉｎ経過しないうちにゲートブロック（ＧＢ）が発生すると、付加保護回路２がスイッチＱ１をオフする禁止ゲートを生成してしまう恐れがある。このような現象を避けるために、タイマー２８によって最小オン時間Ｔｍｉｎを確保するようにする。このようにすれば、外側素子Ｑ１、Ｑ４のオフがＴｍｉｎだけ遅れることになるが、付加保護回路２による保護動作をより完全なものにすることが可能となる。

１ ゲートロジック
２ 付加保護回路
３ ３レベルインバータ装置
４ 負荷
２１ ラッチ回路
２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ ＡＮＤ回路
２３ 電圧低下検出回路
２４ クロック喪失検出回路
２５ ＯＲ回路
２６ ラッチ回路
２７ タイマー
２８ タイマー

Claims (3)

1. 第１、第２、第３及び第４のスイッチング素子の直列接続体から成るスイッチングレグと、
   前記スイッチング素子のゲート信号を供給するため、基準ゲート信号に禁止ゲート処理を施すゲートロジックと、
   前記ゲートロジックの出力に保護動作を付加する付加保護手段と
   を具備し、
   前記付加保護手段は、
   前記第１、第２、第３及び第４のスイッチング素子用の前記ゲートロジックの各々の出力を保持する第１のラッチ手段と、
   前記第１のラッチ手段の各々の出力を夫々一方の入力とし、その夫々の出力が前記第１、第２、第３及び第４のスイッチング素子のゲート信号となる第１、第２、第３及び第４のＡＮＤ回路と、
   前記ゲートロジック用の制御電源の電圧低下を検出する電圧低下検出手段と、
   前記ゲートロジックに外部から与えられるクロック信号の喪失を検出するクロック喪失検出手段と、
   前記電圧低下検出手段または前記クロック喪失検出手段が作動したとき、この作動状態を保持する第２のラッチ手段と、
   前記第２のラッチ手段の出力を第１の所定時間だけ遅延させて反転して前記第２及び第３のＡＮＤ回路の他方の入力に与える第１のタイマー手段と
   を備え、
   前記第２のラッチ手段の出力を、前記第１のラッチ手段のトリガ条件とすると共に、この信号を反転させて前記第１及び第２のＡＮＤ回路の他方の入力に与えるようにしたことを特徴とする３レベル電力変換装置。
2. 更に前記第２のラッチ手段の出力を第２の所定の時間だけ遅延させる第２のタイマー手段を設け、
   前記第２のタイマー手段の出力を前記第１のタイマー手段の入力とすると共に、この信号を反転させて前記第１及び第２のＡＮＤ回路の他方の入力に与えるようにしたことを特徴とする請求項１に記載の３レベル電力変換装置。
3. 前記付加保護手段は、広範囲電源ＩＣを用いて構成されていることを特徴とする請求項１または請求項２に記載の３レベル電力変換装置。

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