JP2007059738A - 保護回路を備えた半導体装置 - Google Patents

Abstract

【課題】
電源電圧低下保護回路に過熱保護機能を持たせた半導体装置を提供する。
【解決手段】
本発明の半導体装置の保護回路は、電源電圧を抵抗と正のツェナー電圧温度依存性があるツェナーダイオード直列接続体とで分割してコンパレータの一方の入力端に接続し、コンパレータの他方の入力端に、電源電圧を抵抗分割して加えたので、過熱が無い場合の電源電圧の変動の有無をツェナー電圧と抵抗分割電圧を比較して検出し、電源電圧の変動が無い場合の半導体装置の過熱の有無をツェナー電圧の変動で検出する。
【選択図】図１

Description

本発明は、電源電圧低下保護と過熱保護とを行う保護回路を備えた半導体装置に関する。

電圧駆動型半導体装置の一種である、ＩＧＢＴ(Insulated Gate Bipolar Transistor)制御回路とを内蔵するＩＧＢＴモジュールでは、電源電圧が低下した際に制御電源電圧を生成できずに負荷駆動回路が正常の動作しなくなることを回避するため、電源電圧低下保護回路を備えている。従来技術の電圧低下保護回路は、第２電圧（正入力端）がしきい値に相当する第１電圧（負入力端）よりも上昇した場合に、ドライブ回路に対して反転出力を行う電源電圧低下遮断機能を備えている。

また、特許文献１と特許文献２には、半導体装置の発熱検出回路が開示されている。
特開平６−７４８３３号公報（図１（Ａ）と(００１５)段落の記載） 特開２０００−１２４７８１号公報（(０００７)段落から(００１４)段落の記載）

前記特許文献１や特許文献２では、半導体装置の発熱検出回路のほかに制御回路の電源電圧の変動を検出する回路を別に設ける必要があり、回路構成が複雑になり、集積回路にする際に半導体チップ面積が大きくなる問題がある。

本発明の目的は、前記電源電圧低下保護回路に過熱保護回路としての機能も持たせて、回路規模を小さくできる半導体装置を提供することである。

本発明の半導体装置は、電源電圧低下保護回路に、正の温度特性を持たせた半導体素子も配置し、電源電圧低下保護機能と過熱保護機能とを兼ね備えた回路を備える。

本発明によれば、電源電圧低下保護回路に正の温度特性を持つ半導体素子も備えているので、１つの回路構成で、２つの機能を兼用しているため、半導体チップ面積が小さくなる。

本発明の詳細を、図面と実施例とを用いて説明する。

本実施例を図１から図５にもとづき説明する。図２は、本実施例のＩＧＢＴを内蔵したインバータＩＣを用いたモータ駆動装置の説明図である。図２の符号１は、インバータＩＣ、２はモータ、３は商用交流電源、４は整流平滑回路、５は制御部であるマイコン、６はモータの回転子の位置を検出する位置検出回路、７はインバータＩＣに内蔵した駆動制御回路部、８は出力段パワー素子部、Ｖｓは出力段パワー素子電源電圧、Ｖｃｃは駆動制御回路電源電圧である。

図２で、駆動制御回路部７は、さらに図示しない駆動回路部と保護回路部とレベルシフト回路部とロジック回路部とを備えていて、マイコン５が発する制御信号を受けて出力段パワー素子部８に例えば、パルス幅変調（ＰＷＭ）したゲートドライブ信号を送る。なお、保護回路部は、過電流や過熱や電圧低下を検出し、検出信号をマイコン５や前記ロジック部に送り、出力段パワー素子部８の出力電流を制限する。

出力段パワー素子部８は、上下のそれぞれのアームのパワー半導体素子であるＩＧＢＴあるいはパワーＭＯＳＦＥＴをトーテムポール接続した上下アームを３つ備え、周波数可変のＵ相、Ｖ相、Ｗ相の３相交流を出力し、負荷のモータ２を駆動する。モータ２は、３相のブラシレスＤＣモータであって、永久磁石回転子の位置を出力する位置センサを内蔵し、その信号を位置検出回路６に出力している。整流平滑回路部４は、１００Ｖ〜１２０Ｖあるいは、２００Ｖ〜２４０Ｖの定格の商用交流電源３を整流し、出力段パワー素子部８に出力段パワー素子電源電圧Ｖｓを供給する。駆動制御回路電源電圧Ｖｃｃは本実施例では１５Ｖであるが、この電圧には限らない。

本実施例のインバータＩＣ１は、駆動制御回路部７と出力段パワー素子部とが同じシリコン半導体基板に形成され、同じパッケージに実装されている。本実施例のインバータＩＣ１は、図３に断面図を示すように、単結晶シリコン基板１２と多結晶シリコン基板１１とＳｉＯ₂ 絶縁分離層１０で絶縁分離されたシリコン単結晶島９があり、このシリコン単結晶島９に駆動制御回路部７や出力段パワー素子部８を構成する半導体素子や、抵抗やコンデンサなどの回路素子を形成している。以下、図３に示す、多結晶シリコン基板１１にＳｉＯ₂ 絶縁分離層１０で絶縁分離されたシリコン単結晶島９が配置された構成のシリコン半導体基板を、誘電体分離基板と呼ぶ。

図１は本実施例のインバータＩＣ１の駆動制御回路部７の保護回路部が備えている温度検出機能を有する電源電圧変動遮断回路の回路図である。図１で、符号Ｒ１〜Ｒ３は抵抗、Ａ１〜Ａｎは複数個直列に接続したツェナーダイオード、Ｕ１はコンパレータ、Ｖｃｃは駆動制御回路電源電圧である。コンパレータＵ１の正入力端には、直列接続したツェナーダイオードのカソードと抵抗Ｒ１との接続点を接続し、コンパレータＵ１の負入力端には、抵抗Ｒ２と抵抗Ｒ３との接続点を接続している。さらに、図１に示すように、直列接続したツェナーダイオードのアノードと、抵抗Ｒ３の一端とは同じ電位、図１では接地電位に接続されている。なお、コンパレータＵ１は、オペアンプを用いても良い。

本実施例では、定電圧特性を示すツェナーダイオードを直列接続しているので、駆動制御回路電源電圧Ｖｃｃが変動してもコンパレータＵ１の正入力端の電圧変動は無視できる。以下、定電圧特性とは、抵抗に直列に接続したツェナーダイオードのツェナー電圧のように、抵抗との直列接続体に印加する電圧を変動させて素子に流れる電流が大きく変化しても、半導体素子の両端の電圧の変化が印加電圧の変動より小さな特性を意味する。

図１に示すように、ツェナーダイオードには逆バイアスをかけるので、ツェナー電圧が温度上昇に伴い電圧が大きくなる正の温度係数をもつが、ツェナーダイオード１つではツェナー電圧の温度係数は例えば３ｍＶ／℃と小さい。本実施例では、複数個のツェナーダイオードを図１に示すように直列接続して温度係数を拡大した。例えば、図１で、２個のツェナーダイオードを直列に接続すると、温度係数が２倍の６ｍＶ／℃と大きくなるので、駆動制御回路電源電圧Ｖｃｃの変動を受けても温度検出誤差の精度が１個のツェナーダイオードを用いた場合より良くなる。直列接続するツェナーダイオードの数を多くするほど温度係数も大きくなるので、ノイズの影響を受けにくくなるので、直列接続したツェナーダイオードのツェナー電圧が、過熱保護動作温度で、コンパレータの入力電圧範囲内に収まる数のツェナーダイオードを接続すればよく、その数に特に制限はない。通常、１個から５個のツェナーダイオードを直列に接続すればよい。直列接続する各ツェナーダイオードのツェナー電圧は、同じであっても、異なっていても良い。

本実施例では、直列接続したツェナーダイオードが大きな正の温度係数を持つため、温度が高くなるにつれてコンパレータＵ１の正入力端の電圧が高くなる。また、Ｒ２とＲ３の接続点の電圧は、駆動制御回路電源電圧Ｖｃｃを抵抗Ｒ２と抵抗Ｒ３とで分圧しているので、抵抗Ｒ２と抵抗Ｒ３の抵抗値が温度変化で変わっても、その比は温度変動にかかわらず一定であるとみなせるので、コンパレータＵ１の負入力端の電圧も一定となり閾値として作用する。特に本実施例ではコンパレータＵ１、ツェナーダイオードＤＺ１、ＤＺ２、抵抗Ｒ１、Ｒ２、Ｒ３を図３に示すように、同じ誘電体分離基板に形成しているので、上記抵抗Ｒ２、Ｒ３の抵抗値の比の温度変化が無視できるほど小さくなる。

本実施例で、駆動制御回路電源電圧Ｖｃｃが一定かあるいはその変動が許容できる範囲の大きさの場合、コンパレータＵ１の正入力端に加わる電圧は、図４に示すように温度上昇と共にツェナー電圧が高くなり、図４に示すように過熱保護温度に設定した１３５℃で、コンパレータＵ１の負入力端に加わる電圧と一致し、図５に示すようにコンパレータＵ１の出力をＬレベルからＨレベルに反転する。

本実施例では、図４に示すように、コンパレータＵ１の負端子に加わるコンパレータの基準電圧が、０℃から２００℃の広い温度範囲で変化せず安定しているので、デバイス温度が過熱保護温度を越えたかどうかを精度良く検出できる。

本実施例では、ツェナー電圧をコンパレータＵ１の正入力端に、駆動制御回路電源電圧Ｖｃｃを抵抗分割した基準電圧をコンパレータＵ１の負入力端に加えたが、逆に、ツェナー電圧をコンパレータＵ１の負入力端に、駆動制御回路電源電圧Ｖｃｃを抵抗分割した基準電圧をコンパレータＵ１の正入力端に加えても良く、この場合は、コンパレータＵ１の出力がＨレベルからＬレベルに反転する。

なお、図１で、温度変化が小いかあるいは温度が一定の場合に、駆動制御回路電源電圧Ｖｃｃが低下すると、ツェナー電圧の変化は小さいか無視できるので、コンパレータＵ１の正端子の電圧は変化せず、抵抗Ｒ２と抵抗Ｒ３とで分圧されたコンパレータＵ１の負端子の電圧が図６に示すように低下して行き、この電圧がツェナー電圧より低下した場合に図７に示すように、コンパレータＵ１の出力がＬレベルからＨレベルに反転する。

本実施例を図８にもとづき説明する。本実施例は、インバータＩＣ１の駆動制御回路部７の保護回路部が実施例１と異なること以外は実施例１と同様である。図８は、本実施例のインバータＩＣ１の駆動制御回路部７の保護回路部にある過熱保護機能を有する電源電圧低下保護回路の回路図である。図８で符号Ｒ４〜Ｒ６は抵抗、Ｂ１〜Ｂｎは複数個直列に接続したツェナーダイオード、Ｕ２はコンパレータ、Ｖｃｃは駆動制御回路電源電圧である。

本実施例ではコンパレータの論理出力が実施例１と異なる。ツェナーダイオードの逆方向の電圧は、正の温度係数を持つが、コンパレータＵ２の正入力端に接続している電圧は、駆動制御回路電源電圧Ｖｃｃを抵抗Ｒ４と直列接続したツェナーダイオードで分割している部分の電圧である。そのため、温度が上昇するとツェナーダイオードが分担する電圧が大きく、抵抗Ｒ４が分担する電圧が大きくなるために、コンパレータＵ２の正入力端に接続している電圧は負の温度係数をもち、温度上昇とともに低くなる。また、抵抗Ｒ５と抵抗Ｒ６の接続点の電圧は、実施例１と同様に温度変動にかかわらず一定であるため、コンパレータＵ２の負入力端の電圧は一定となる。

したがって、温度上昇と共にツェナー電圧は高くなり、図９、図１０に示すように過熱保護温度に設定した１３５℃でコンパレータの出力がＨレベルからＬレベルに反転する。

本実施例では、直列接続したツェナーダイオードの順方向電圧が、過熱保護動作温度で、コンパレータの入力電圧範囲内に収まる数のツェナーダイオードを接続すればよく、その数に特に制限はない。通常、１個から５個のツェナーダイオードを直列に接続すればよい。直列接続する各ツェナーダイオードのツェナー電圧は、同じであっても、異なっていても良い。

本実施例で、温度変化が小いかあるいは温度が一定の場合に、駆動制御回路電源電圧Ｖｃｃが何らかの原因でΔＶｃｃ低下したときに、図８に示す温度検出機能を有する電源電圧変動遮断回路では、直列接続したツェナーダイオードの逆方向電圧の変化は無視できるので、抵抗Ｒ４が分圧する電圧が、駆動制御回路電源電圧Ｖｃｃの変化分のΔＶｃｃだけ低くなる。一方コンパレータＵ２の負入力端は、駆動制御回路電源電圧Ｖｃｃを抵抗Ｒ５と抵抗Ｒ６とで分圧した電圧が入力されていて、駆動制御回路電源電圧Ｖｃｃが何らかの原因でΔＶｃｃ低下したときには、このΔＶｃｃを抵抗Ｒ５と抵抗Ｒ６とで分圧した電圧分が低下する。このため、図１１に示すようにコンパレータＵ２の正入力端の電圧が負入力端の電圧を下回り、図１２に示すようにコンパレータの出力がＨレベルからＬレベルに反転する。

本実施例を図１３にもとづき説明する。本実施例では、図１３に示すＳＯＩ(Silicon On Insulator)基板にインバータＩＣ１を形成した点が実施例１や実施例２と異なる、これ以外は実施例１、実施例２と同じである。図１３はＳＯＩ基板の断面を示し、符号１６は、シリコン支持基板、１３は単結晶シリコン層、１４はＳｉＯ₂ 絶縁層、１５は多結晶シリコン層であって、複数の単結晶シリコン層１３が互いにＳｉＯ₂ 絶縁層で絶縁分離されている。本実施例ではこの単結晶シリコン層１３に駆動制御回路部７や出力段パワー素子部８を構成する半導体素子や、抵抗やコンデンサなどの回路素子を形成している。

本実施例のインバータＩＣ１の駆動制御回路部７の保護回路部にある温度検出機能を有する電源電圧低下保護回路は、実施例１や実施例２と同様の回路構成であり、この回路を図１３に示す単結晶シリコン層１３に形成した。

本実施例を図１４にもとづき説明する。本実施例では、実施例１から実施例３のインバータＩＣ１に代えて、図１４に示すように、プリドライバＩＣ１７と、出力段パワー素子１８とを用いることがことなり、その他は、実施例１から実施例３と同様である。

プリドライバＩＣ１７は、駆動制御回路部７を備え、この駆動制御回路部７は、図示しない駆動回路部と保護回路部とレベルシフト回路部とロジック回路部とを備えていて、マイコン５が発する制御信号を受けて出力段パワー素子１８に、例えば、パルス幅変調（ＰＷＭ）したゲートドライブ信号を送る。なお、保護回路部は、過電流や過熱を検出し、検出信号をマイコン５や前記ロジック部に送り、出力段パワー素子１８の出力電流を制限する。

本実施例の出力段パワー素子１８は、上下のそれぞれのアームのＩＧＢＴあるいはパワーＭＯＳＦＥＴをトーテムポール接続したアームを３つ備え、周波数可変のＵ相、Ｖ相、Ｗ相の３相交流を出力し、負荷のモータ２を駆動する。モータ２は、３相のブラシレスＤＣモータであって、永久磁石回転子の位置を出力する位置センサを内蔵し、その信号を位置検出回路６に出力している。

本実施例の整流平滑回路部４は、１００Ｖ〜１２０Ｖあるいは、２００Ｖ〜２４０Ｖの定格の商用交流電源３を整流し、出力段パワー素子１８に出力段パワー素子電源電圧Ｖｓを供給する。駆動制御回路電源電圧Ｖｃｃは本実施例では１５Ｖであるが、この電圧には限らない。

実施例１の過熱保護機能を有する電源電圧低下保護回路の回路図。 実施例１のインバータＩＣを有するモータ駆動装置の説明図。 実施例１のインバータＩＣを形成した誘電体分離基板の断面説明図。 実施例１で、コンパレータの正入力端と負入力端とに加わる電圧の温度変化の説明図。 実施例１で、温度変化に伴うコンパレータの論理出力の説明図。 実施例１で、コンパレータの正入力端と負入力端とに加わる電圧と、駆動回路電源電圧との関係の説明図。 実施例１で、駆動回路電源電圧の変化に伴うコンパレータの論理出力の説明図。 実施例２の過熱保護機能を有する電源電圧低下保護回路の回路図。 実施例２で、コンパレータの正入力端と負入力端とに加わる電圧の温度変化の説明図。 実施例２で、温度変化に伴うコンパレータの論理出力の説明図。 実施例２で、コンパレータの正入力端と負入力端とに加わる電圧と、駆動回路電源電圧との関係の説明図。 実施例２で、駆動回路電源電圧の変化に伴うコンパレータの論理出力の説明図。 実施例３のインバータＩＣを形成したＳＯＩ基板の断面説明図。 実施例４のプリドライバＩＣを有するモータ駆動装置の説明図。

符号の説明

１…インバータＩＣ、２…モータ、３…商用交流電源、４…整流平滑回路、５…マイコン、６…位置検出回路、７…駆動制御回路部、８…出力段パワー素子部、９…シリコン単結晶島、１０…ＳｉＯ_２ 絶縁分離層、１１…多結晶シリコン基板、１２…単結晶シリコン基板、１３…単結晶シリコン層、１４…ＳｉＯ_２ 絶縁層、１５…多結晶シリコン層、１６…シリコン支持基板、１７…プリドライバＩＣ、１８…出力段パワー素子、Ｒ１〜Ｒ９…抵抗、Ｕ１〜Ｕ３…コンパレータ、Ａ１〜Ａｎ、Ｂ１〜Ｂｎ…ツェナーダイオード、Ｄ１〜Ｄ２…ダイオード。

Claims (21)

1. 電源電圧低下保護回路を備えた半導体装置において、前記電源電圧低下保護回路が、電源電圧低下保護動作の開始電圧に正の温度依存性を有し、電源電圧低下保護回路が前記半導体装置の過熱保護機能も備えていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、前記電源電圧低下保護回路が、コンパレータと、半導体素子と、抵抗体とを備えていることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、前記半導体素子がツェナーダイオードであることを特徴とする半導体装置。
4. 第１の電圧出力回路と、第２の電圧出力回路と、前記第１の電圧出力回路の出力電圧と、前記第２の電圧出力回路の電圧とを比較する比較器を有する電源電圧低下保護回路を備えた半導体装置において、
   前記半導体装置の温度が一定の場合に、前記第１の電圧出力回路の出力電圧と、前記第２の電圧出力回路の電圧との差電圧が零となる電源電圧が存在し、
   前記半導体装置の電源電圧が一定の場合に、前記第１の電圧出力回路の出力電圧と、前記第２の電圧出力回路の電圧との差電圧が零となる半導体装置の温度があることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、前記第１の電圧出力回路あるいは第２の電圧出力回路が半導体素子と抵抗体とを備えていることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、前記半導体素子がツェナーダイオードであることを特徴とする半導体装置。
7. 一端を電源に接続した第１の抵抗体と、
   該第１の抵抗体の他端に一端を接続した、半導体素子と、
   一端を前記電源に接続した第２の抵抗体と、
   該第２の抵抗体の他端に一端を接続した第３の抵抗体と、
   コンパレータとを備え、
   前記第１の抵抗体と半導体素子との接続点と、前記コンパレータの一方の入力端とを接続し、
   前記第２の抵抗体と前記第３の抵抗体との接続点と、前記コンパレータの他方の入力端とを接続し、
   前記半導体素子の他端と前記第３の抵抗体の他端とを同じ電位に接続し、
   前記半導体素子が、前記電源電圧の変化に対して定電圧特性を示し、かつ、該定電圧特性を示す電圧が正の温度依存性を示し、
   該正の温度依存性を示す電圧に基づいて半導体装置の過熱保護動作を行うことを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、前記半導体素子が、ツェナーダイオードであって、前記第１の抵抗体との接続点がカソードであり、前記第３の抵抗体との接続点がアノードであることを特徴とする半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１の抵抗体に代えてツェナーダイオードのカソードが前記電源に接続し、
   前記半導体素子に代えて第４の抵抗体の一端を前記ツェナーダイオードのアノードに接続したことを特徴とする半導体装置。
10. 出力段パワー素子部と、該出力段パワー素子部を駆動する駆動制御回路部とを備えた半導体集積回路において、
    前記出力段パワー素子部が、パワー半導体素子をトーテムポール接続した３個のアームを備え、
    前記駆動制御回路部が、駆動回路部とロジック回路部と保護回路部とを備え、
    該保護回路部が、
    一端が電源に接続する第１の抵抗体と、
    該第１の抵抗体の他端に一端を接続した、半導体素子と、
    一端を前記電源に接続した第２の抵抗体と、
    該第２の抵抗体の他端に一端を接続した第３の抵抗体と、
    一方の入力端と他方の入力端とを備えたコンパレータとを備え、
    前記第１の抵抗体と複数個の半導体素子の直列接続体との接続点と、前記コンパレータの一方の入力端とを接続し、
    前記第２の抵抗体と前記第３の抵抗体との接続点と、前記コンパレータの負入力端とを接続し、
    前記半導体素子の他端と前記第３の抵抗体の他端とを同じ電位に接続し、
    前記半導体素子が、前記電源電圧の変化に対して定電圧特性を示し、かつ、該定電圧特性を示す電圧が正の温度依存性を示すことを特徴とする半導体集積回路。
11. 請求項１０に記載の半導体集積回路において、
    前記保護回路部の、前記半導体素子が、ツェナーダイオードであることを特徴とする半導体集積回路。
12. 請求項１１に記載の半導体集積回路において、
    前記保護回路の前記第１の抵抗体に代えて、ツェナーダイオードのカソードが前記電源に接続し、
    前記半導体素子に代えて第４の抵抗体の一端を前記ツェナーダイオードのアノードに接続したことを特徴とする半導体集積回路。
13. 請求項１０に記載の半導体集積回路において、
    出力段パワー素子部と駆動制御回路部とが、同じシリコン半導体基板に形成されていて、
    該シリコン半導体基板が、絶縁分離層で絶縁分離されたシリコン単結晶部を備え、
    該シリコン単結晶部に前記出力段パワー素子部と駆動制御回路部とが配置されていることを特徴とする半導体集積回路。
14. 請求項１３に記載の半導体集積回路において、
    前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板が誘電体分離半導体基板であることを特徴とする半導体集積回路。
15. 請求項１３に記載の半導体集積回路において、
    前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板がＳＯＩ半導体基板であることを特徴とする半導体集積回路。
16. 半導体集積回路に接続する出力段パワー素子部を駆動する駆動制御回路部を備えた半導体集積回路において、
    該駆動制御回路部が、パワー半導体素子をトーテムポール接続した３個のアームを備えた前記出力段パワー素子部を駆動する駆動回路部と、ロジック回路部と、保護回路部とを備え、
    該保護回路部が、
    一端が電源に接続する第１の抵抗体と、
    該第１の抵抗体の他端に一端を接続した、半導体素子と、
    一端を前記電源に接続した第２の抵抗体と、
    該第２の抵抗体の他端に一端を接続した第３の抵抗体と、
    一方の入力端と他方の入力端とを備えたコンパレータとを備え、
    前記第１の抵抗体と複数個の半導体素子の直列接続体との接続点と、前記コンパレータの一方の入力端とを接続し、
    前記第２の抵抗体と前記第３の抵抗体との接続点と、前記コンパレータの負入力端とを接続し、
    前記半導体素子の他端と前記第３の抵抗体の他端とを同じ電位に接続し、
    前記半導体素子が、前記電源電圧の変化に対して定電圧特性を示し、かつ、該定電圧特性を示す電圧が正の温度依存性を示すことを特徴とする半導体集積回路。
17. 請求項１６に記載の半導体集積回路において、
    前記保護回路部の、前記半導体素子が、ツェナーダイオードであることを特徴とする半導体集積回路。
18. 請求項１７に記載の半導体集積回路において、
    前記保護回路の前記第１の抵抗体に代えて、ツェナーダイオードのカソードが前記電源に接続し、
    前記半導体素子に代えて第４の抵抗体の一端を前記ツェナーダイオードのアノードに接続したことを特徴とする半導体集積回路。
19. 請求項１６に記載の半導体集積回路において、
    シリコン半導体基板に配置した、絶縁分離層で絶縁分離されたシリコン単結晶部に前記駆動制御回路部が配置されていることを特徴とする半導体集積回路。
20. 請求項１９に記載の半導体集積回路において、
    前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板が誘電体分離半導体基板であることを特徴とする半導体集積回路。
21. 請求項１９に記載の半導体集積回路において、
    前記絶縁分離層で絶縁分離されたシリコン単結晶部を備えたシリコン半導体基板がＳＯＩ半導体基板であることを特徴とする半導体集積回路。
    

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