KR20100050873A - 샘플링 회로 - Google Patents

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KR20100050873A
KR20100050873A KR1020080109976A KR20080109976A KR20100050873A KR 20100050873 A KR20100050873 A KR 20100050873A KR 1020080109976 A KR1020080109976 A KR 1020080109976A KR 20080109976 A KR20080109976 A KR 20080109976A KR 20100050873 A KR20100050873 A KR 20100050873A
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송희웅
오익수
김형수
황태진
최해랑
장재민
박창근
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Abstract

본 발명은 입력되는 데이터를 클럭신호에 동기화시켜 출력하기 위한 동기화수단과, 상기 데이터와 상기 클럭신호의 샘플링 가능구간을 검출하여 지연제어신호를 출력하기 위한 구간검출수단, 및 상기 데이터와 상기 클럭신호에 상기 지연제어신호에 대응하는 지연시간을 반영하기 위한 가변지연수단을 구비하는 샘플링 회로를 제공한다.
Figure P1020080109976
샘플링 구간, 셋업 타임, 홀드 타임

Description

샘플링 회로{SAMPLING CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭신호에 응답하여 데이터를 샘플링(sampling)하기 위한 샘플링 회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 클럭신호에 응답하여 입력받은 데이터를 저장하거나 저장된 데이터를 출력한다. 이러한 데이터의 입출력 동작에 있어서 가장 중요한 동작은 데이터를 클럭신호에 샘플링하는 동작이며, 안정적인 샘플링 동작을 위해서는 안정적인 셋업 타임(setup time)과 홀드 타임(hold time)이 요구된다.
셋업 타임은 데이터가 클럭신호의 에지(edge)를 기준으로 일정시간 먼저 샘플링하고자하는 데이터 값을 가져야하는 마진(margin)을 정의한 것이고, 홀드 타임은 입력되는 데이터가 클럭신호의 에지를 기준으로 일정시간 동안 샘플링하고자하는 데이터 값을 유지해야하는 마진을 정의한 것이다. 즉, 데이터는 셋업 타임에 대응하는 구간 내의 어느 시점에서 부터 홀드 타임에 대응하는 구간 내의 어느 시점 까지 샘플링되고자하는 데이터 값을 유지해야 하며, 설명의 편의를 위해 이 구간을 샘플링 가능구간이라 칭하기로 한다.
도 1 은 기존의 샘플링 동작과 관련하여 반도체 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 에는 외부 데이터(DAT_EXT)를 입력받는 데이터 패드(110)와, 외부 클럭신호(CLK_EXT)를 입력받는 클럭 패드(130), 및 데이터 경로를 통해 전달되는 내부 데이터(DAT_INN)를 클럭 경로를 통해 전달되는 내부 클럭신호(CLK_INN)로 샘플링하기 위한 샘플링부(150)가 도시되어 있다.
일반적으로 외부 컨트롤러는 외부 클럭신호(CLK_EXT)와 외부 데이터(DAT_EXT)를 반도체 장치로 전달할 때, 외부 데이터(DAT_EXT)의 중심이 외부 클럭신호(CLK_EXT)의 라이징 에지(rising edge)에 정렬될 수 있도록 하여 전달한다. 즉, 외부 클럭신호(CLK_EXT)의 라이징 에지는 외부 데이터(DAT_EXT)의 1 UI(Unit Interval)의 절반 지점에 위치한다.
반도체 장치는 이러한 외부 클럭신호(CLK_EXT)와 외부 데이터(DAT_EXT)를 각각 클럭 경로와 데이터 경로를 통해 샘플링부(150)로 전달한다. 여기서, 외부 클럭신호(CLK_EXT)는 클럭 경로를 거쳐 내부 클럭신호(CLK_INN)로서 샘플링부(150)로 전달되고, 외부 데이터(DAT_EXT)는 데이터 경로를 거쳐 내부 데이터(DAT_INN)로서 샘플링부(150)로 전달된다. 이때, 데이터 경로와 클럭 경로는 서로 다른 회로들을 거치며 또한 실질적으로 거리도 다르기 때문에 서로 다른 지연 시간을 가지게 된다.
결국, 내부 데이터(DAT_INN)와 내부 클럭신호(CLK_INN)의 셋업 타임과 홀드 타임은 틀어지게 된다. 이렇게 셋업 타임과 홀드 타임이 틀어지게 되면 샘플링부(150)는 제대로 샘플링 동작을 수행할 수 없기 때문에 샘플링 에러가 발생한다. 이러한 샘플링 에러는 반도체 장치가 내부 데이터(DAT_INN)를 제대로 인식할 수 없는 문제점을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 클럭신호와 데이터의 샘플링 가능구간을 검출하고, 검출 결과를 클럭신호와 데이터에 반영하여 샘플링할 수 있는 샘플링 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 샘플링 회로는, 입력되는 데이터를 클럭신호에 동기화시켜 출력하기 위한 동기화수단; 상기 데이터와 상기 클럭신호의 샘플링 가능구간을 검출하여 지연제어신호를 출력하기 위한 구간검출수단; 및 상기 데이터와 상기 클럭신호에 상기 지연제어신호에 대응하는 지연시간을 반영하기 위한 가변지연수단을 구비한다.
본 발명은 클럭신호와 데이터의 샘플링 가능구간을 검출하고 검출 결과에 따라 클럭신호와 데이터를 지연시켜 줌으로써, 안정적인 샘플링 동작을 보장받을 수 있다.
본 발명은 샘플링 동작을 수행하는데 있어서 클럭신호와 데이터를 항상 샘플링 가능구간에 위치시켜 줌으로써, 클럭신호와 데이터의 안정적인 샘플링 동작을 보장받을 수 있는 효과를 얻을 수 있다.
또한, 안정적인 샘플링 동작을 통해 반도체 장치가 데이터를 인지하는데 있어서 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 샘플링 회로를 설명하기 위한 블록도이다.
도 2 를 참조하면, 샘플링 회로는 가변지연부(210)와, 동기화부(230)와, 활성화부(250), 및 구간검출부(270)를 구비할 수 있다.
가변지연부(210)는 지연제어신호(CTR_DLY)에 대응하는 지연시간을 입력 데이터(DAT_IN)와 입력 클럭신호(CLK_IN)에 반영할 수 있다. 여기서, 입력 데이터(DAT_IN)는 지연제어신호(CTR_DLY)에 대응하는 지연시간이 반영되어 출력 데이터(DAT_OUT)가 되고, 입력 클럭신호(CLK_IN)는 지연제어신호(CTR_DLY)에 대응하는 지연시간이 반영되어 출력 클럭신호(CLK_OUT)가 된다. 본 발명에 따른 가변지연부(210)는 설계에 따라 입력 데이터(DAT_IN)와 입력 클럭신호(CLK_IN) 중 어느 하나에 지연제어신호(CTR_DLY)를 적용하는 것도 가능하다. 즉, 지연제어신호(CTR_DLY)에 응답하여 입력 데이터(DAT_IN)를 지연하거나 지연제어신호(CTR_DLY)에 응답하여 입력 클럭신호(CLK_IN)를 지연할 수 있다.
도 3 은 도 2 의 가변지연부(210)의 제1 실시 예를 설명하기 위한 회로도이다. 도 3 은 지연제어신호(CTR_DLY)에 응답하여 입력 데이터(DAT_IN)를 지연할 수 있는 예이다.
도 3 을 참조하면, 가변지연부(210)는 지연제어신호(CTR_DLY)에 응답하여 정전 용량(capacitancy)이 가변되는 커패시터(C)를 구비할 수 있다. 때문에, 입력 데이터(DAT_IN)는 커패시터(C)의 정전 용량에 대응하는 지연시간이 반영된 출력 데이터(DAT_OUT)가 될 수 있다. 여기서, 커패시터(C)는 NMOS 타입이지만, 설계에 따라 PMOS 타입도 가능하다. 이때, 지연제어신호(CTR_DLY)는 아날로그(analog) 형태를 가지는 것이 바람직하다. 그래서, 제1 실시 예의 가변지연부(210)는 지연제어신호(CTR_DLY)의 전압레벨에 대응하는 지연시간을 입력 데이터(DAT_IN)에 반영하여 출력 데이터(DAT_OUT)로 출력하는 것이 가능하다.
도 4 는 도 2 의 가변지연부(210)의 제2 실시 예를 설명하기 위한 회로도이다. 도 4 역시 지연제어신호(CTR_DLY)에 응답하여 입력 데이터(DAT_IN)를 지연할 수 있는 예이다.
도 4 를 참조하면, 가변지연부(210)는 지연제어신호(CTR_DLY<0:2>)에 응답하여 제1 지연시간만큼 입력 데이터(DAT_IN)를 지연하기 위한 제1 지연부(410)와, 지연제어신호(CTR_DLY<0:2>)에 응답하여 제1 지연시간보다 긴 제2 지연시간만큼 입력 데이터(DAT_IN)를 지연하기 위한 제2 지연부(430), 및 제1 및 제2 지연부(410, 430)의 출력신호를 혼합(mixing)하여 출력 데이터(DAT_OUT)를 출력하기 위한 출력부(450)를 구비할 수 있다. 이때, 지연제어신호(CTR_DLY<0:2>)는 디지털(digital) 형태를 가지는 것이 바람직하며, 이를 위하여 구간검출부(270)에는 디지털 형태의 지연제어신호(CTR_DLY<0:2>)를 생성하기 위한 변화부(도시되지 않음)를 구비할 수 있다.
이하, 제2 실시 예의 가변지연부(210)의 간단한 동작 설명을 살펴보기로 한다.
설명의 편의를 위하여, 지연제어신호(CTR_DLY<0:2>)를 정 지연제어신호(CTR_DLY<0:2>)와 부 지연제어신호(/CTR_DLY<0:2>)로 설명하기로 한다. 정 지연제어신호(CTR_DLY<0:2>) 각각은 지연제어신호(CTR_DLY<0:2>) 각각에 대응하는 논리 레벨 값을 가지며, 부 지연제어신호(/CTR_DLY<0:2>)는 정 지연제어신호(CTR_DLY<0:2>)와 반대의 논리 레벨 값을 가진다.
예컨대, 정 지연제어신호(CTR_DLY<0:2>)가 모두 논리'하이(high)'인 경우 제1 지연부(410)에 대응하는 지연시간이 입력 데이터(DAT_IN)에 반영되고, 정 지연제어신호(CTR_DLY<0:2>)가 모두 논리'로우(low)'인 경우 제2 지연부(430)에 대응하는 지연시간이 입력 데이터(DAT_IN)에 반영된다. 즉, 가변지연부(210)는 정 지연제어신호(CTR_DLY<0:2>)와 부 지연제어신호(/CTR_DLY<0:2>)의 논리 레벨 값에 따라 입력 데이터(DAT_IN)에 반영되는 지연시간을 조절하는 것이 가능하다.
다시 도 2 를 참조하면, 동기화부(230)는 출력 데이터(DAT_OUT)를 출력 클럭신호(DAT_OUT)에 동기화시켜 샘플링 데이터(DAT_SAM)를 출력하기 위한 것으로, 출력 데이터(DAT_OUT)와 출력 클럭신호(DAT_OUT)의 실질적인 샘플링 동작은 동기화부(230)에서 이루어진다. 동기화부(230)는 출력 클럭신호(CLK_OUT)의 클럭 에지에 응답하여 출력 데이터(DAT_OUT)를 입력받아 샘플링 데이터(DAT_SAM)로 출력할 수 있는 플립 플롭(flip flop)으로 구성될 수 있다.
활성화부(250)는 샘플링 데이터(DAT_SAM)의 연속되는 데이터 값을 검출하여 구간검출부(270)의 동작 여부를 제어할 수 있는 활성화신호(EN)를 출력할 수 있다. 만약, 데이터 값이 연속적으로 논리'하이' 또는 논리'로우'를 가지는 경우 구감검출부(270)는 동작하지 않아도 되며, 본 발명에 따른 샘플링 회로는 이를 통해 효율적인 전력 소모가 가능하다. 여기서, 활성화부(250)는 설계에 따라 그 위치가 달라질 수 있다. 즉, 입력 데이터(DAT_IN)의 데이터 값을 검출하거나, 출력 데이터(DAT_OUT)의 데이터 값을 검출하여 구간검출부(270)의 동작 여부를 제어하는 것이 가능하다.
도 5 는 도 2 의 활성화부(250)의 제1 실시 예를 설명하기 위한 회로도이다.
도 5 를 참조하면, 활성화부(250)는 샘플링 데이터(DAT_SAM)를 예정된 시간만큼 지연하기 위한 지연부(510)와, 샘플링 데이터(DAT_SAM)와 지연부(510)의 출력신호에 응답하여 활성화신호(EN)를 출력하기 위한 출력부(530)를 구비할 수 있다.
여기서, 지연부(510)는 단위 데이터에 대응하는 지연시간을 가지는 것이 바람직하다. 즉, 데이터가 논리'하이'와 논리'로우'로 번갈아가 가며 토글링(toggling)한다고 가정하면, 단위 데이터는 각각의 논리'하이' 또는 논리'로우'를 의미하며, 지연부(510)는 데이터의 논리'하이'구간 또는 논리'로우'구간에 대응하는 지연시간을 가질 수 있다. 만약, 클럭신호의 ½ 주기가 단위 데이터에 대응한다고 가정하면, 지연부(510)의 지연시간은 클럭신호의 ½ 주기에 대응하여 설 계되는 것이 바람직하다.
이하, 제1 실시 예에 따른 활성화부(250)의 간단한 동작 설명을 살펴보기로 한다.
샘플링 데이터(DAT_SAM)는 현재의 데이터를 의미하고, 지연부(510)의 출력신호는 과거의 데이터를 의미하게 된다. 결국, 활성화부(250)는 샘플링 데이터(DAT_SAM)와 지연부(510)의 출력신호를 비교하여 연속적으로 입력되는 데이터가 동일한 경우 활성화신호(EN)를 논리'로우'로 출력하고, 연속적으로 입력되는 데이터가 서로 다른 경우 활성화신호(EN)를 논리'하이'로 출력할 수 있다. 구간검출부(270)는 활성화신호(EN)에 응답하여 연속적으로 입력되는 데이터가 동일한 경우 비활성화되며, 연속적으로 입력되는 데이터가 서로 다른 경우 활성화되는 것이 가능하다.
또한, 본 발명에 따른 활성화부(250)는 샘플링 데이터(DAT_SAM)를 데이터 정보(INF_DAT)로서 출력할 수 있다. 이 데이터 정보(INF_DAT)는 연속적인 데이터가 논리'하이'인지 논리'로우'인지에 대한 정보를 가지고 있다.
도 6 은 도 2 의 활성화부(250)의 제2 실시 예를 설명하기 위한 도면이다.
도 6 을 참조하면, 활성화부(250)는 샘플링 데이터(DAT_SAM)를 정 클럭신호(CLK)에 동기화시켜 출력하기 위한 제1 동기화부(610)와, 샘플링 데이터(DAT_SAM)를 부 클럭신호(/CLK)에 동기화시켜 출력하기 위한 제2 동기화부(630), 및 제1 및 제2 동기화부(610, 630)의 출력신호에 응답하여 활성화신호(EN)를 출력하기 위한 출력부(650)를 구비할 수 있다.
제2 실시 예는 제1 실시 예와 비교하여 지연부(510, 도 5 참조) 대신에 제1 및 제2 동기화부(610, 630)를 구비할 수 있다. 여기서, 정 클럭신호(CLK)와 부 클럭신호(/CLK)는 서로 반대 위상을 가지는 신호이다. 만약, 정 클럭신호(CLK)에 동기화되는 신호를 현재의 데이터라고 가정하면, 부 클럭신호(/CLK)에 동기화되는 신호는 과거의 데이터를 의미한다. 결국, 제2 실시 예의 활성화부(250)는 제1 실시 예와 마찬가지로 연속적으로 입력되는 데이터가 동일한 경우 활성화신호(EN)를 논리'로우'로 출력하고, 연속적으로 입력되는 데이터가 서로 다른 경우 활성화신호(EN)를 논리'하이'로 출력할 수 있다.
다시 도 2 를 참조하면, 구간검출부(270)는 출력 데이터(DAT_OUT)와 출력 클럭신호(CLK_OUT)의 샘플링 가능구간을 검출하여 지연제어신호(CTR_DLY)를 출력하기 위한 것으로, 셋업 구간검출부(272)와, 홀드 구간검출부(274), 및 제어신호 생성부(276)를 구비할 수 있다.
도 7 은 도 2 의 셋업 구간검출부(272)와 홀드 구간검출부(274)를 설명하기 위한 회로도이다.
도 7 의 셋업 구간검출부(272)는 정 출력 클럭신호(CLK_OUT)와 출력 데이터(DAT_OUT)의 셋업 구간을 검출하기 위한 것으로, 정 출력 클럭신호(CLK_OUT)와 출력 데이터(DAT_OUT)를 입력받아 제1 검출신호(DET1)를 출력하는 제1 낸드 게이트(NAND1)를 구비할 수 있다. 여기서, 정 출력 클럭신호(CLK_OUT)는 도 2 의 출력 클럭신호(CLK_OUT)에 대응하는 신호로서 동일한 도면 부호를 부여하여 사용하기로 한다.
이어서, 도 7 의 홀드 구간검출부(274)는 부 출력 클럭신호(/CLK_OUT)와 출력 데이터(DAT_OUT)의 홀드 구간을 검출하기 위한 것으로, 부 출력 클럭신호(/CLK_OUT)와 출력 데이터(DAT_OUT)를 입력받아 제2 검출신호(DET2)를 출력하는 제2 낸드 게이트(NAND2)를 구비할 수 있다. 여기서, 부 출력 클럭신호(/CLK_OUT)는 정 출력 클럭신호(/CLK_OUT)와 반대 위상을 가지는 신호이다.
도 8 은 도 7 의 각 신호들의 동작을 설명하기 위한 동작 파형도이다. 참고로, 도 7 은 출력 데이터(DAT_OUT)가 논리'로우'에서 논리'하이'로 천이하는 경우에 대응하는 구성이며, 도 8 역시 이에 대한 파형도이다. 만약, 논리'하이'에서 논리'로우'로 천이하는 경우에는 도 7 의 구성과 다른 구성을 더 구비하는 것이 바람직할 것이며, 이 경우 도 5 와 도 6 에 개시된 데이터 정보(INF_DAT)를 이용하는 설계가 가능할 것이다.
도 8 에는 출력 데이터(DAT_OUT)와, 정/부 출력 클럭신호(CLK, /CLK)와, 제1 검출신호(DET1), 및 제2 검출신호(DET2)가 도시되어 있다. 도면에서 알 수 있듯이, 제1 검출신호(DET1)는 출력 데이터(DAT_OUT)의 셋업 구간에 대한 정보를 가지게 되며, 제2 검출신호(DET2)는 출력 데이터(DAT_OUT)의 홀드 구간에 대한 정보를 가질 수 있다.
도 9 는 도 2 의 제어신호 생성부(276)를 설명하기 위한 회로도이다.
도 9 의 제어신호 생성부(276)는 제1 검출신호(DET1)와 제2 검출신호(DET2)에 대응하는 전압레벨의 지연제어신호(CTR_DLY)를 생성하기 위한 것으로, 충전전류 생성부(910)와, 방전전류 생성부(930), 및 충방전부(950)를 구비할 수 있다.
도 8 과 도 9 를 참조하면, 충전전류 생성부(910)는 제1 검출신호(DET1)에 응답하여 충방전부(950)에 전원전압(VDD)을 충전시켜 주기 위한 것으로, 제1 전류원(I1)과 제1 스위칭부(SW1)를 구비할 수 있다. 제1 스위칭부(SW1)는 제1 검출신호(DET1)의 펄스 폭에 해당하는 시간 동안 턴 온(turn on)되며, 제1 전류원(I1)은 제1 스위칭부(SW1)가 턴 온 되는 시간 동안 충전전류를 출력하여 충방전부(950)를 충전한다.
방전전류 생성부(930)는 제2 검출신호(DET2)에 응답하여 충방전부(950)에 충전된 전하를 방전시켜 주기 위한 것으로, 제2 전류원(I2)과 제2 스위칭부(SW2)를 구비할 수 있다. 제2 스위칭부(SW2)는 제2 검출신호(DET2)의 펄스 폭에 해당하는 시간 동안 턴 온 되며, 제2 전류원(I2)은 제2 스위칭부(SW2)가 턴 온 되는 시간 동안 방전전류를 접지 전원전압(VSS)로 출력함으로써, 충방전부(950)에 충전된 전하를 방전한다.
충방전부(950)는 충전전류와 방전전류에 응답하여 충/방전 동작을 통해 지연제어신호(CTR_DLY)를 생성하기 위한 것으로, 커패시터(C)를 구비할 수 있다. 결국, 충방전부(950)는 커패시터(C)에 충/방전된 전하에 대응하는 전압레벨을 가지는 지연제어신호(CTR_DLY)를 생성한다.
그래서, 지연제어신호(CTR_DLY)는 제1 검출신호(DET1)의 펄스 폭에 응답하여 점점 높은 전압레벨을 가지게 되고, 제2 검출신호(DET2)의 펄스 폭에 응답하여 점점 낮은 전압레벨을 가지게 된다.
한편, 도 9 의 지연제어신호(CTR_DLY)는 아날로그 형태를 가질 수 있으며, 이때 도 2 의 가변지연부(210)는 도 3 의 아날로그 타입으로 설계되는 것이 바람직하다. 그래서, 가변지연부(210)는 지연제어신호(CTR_DLY)의 전압레벨에 대응하는 지연 시간을 입력 데이터(DAT_IN)에 반영할 수 있다. 다시 말하면, 본 발명에서는 입력 데이터(DAT_IN)와 입력 클럭신호(DAT_IN)의 셋업 타임 또는 홀드 타임이 부족한 경우 가변지연부(210)의 지연시간을 조절하여 이를 보정하는 것이 가능하다.
결국, 본 발명에 따른 샘플링 회로는 데이터와 클럭신호의 셋업 타임 및 홀드 타임이 충분히 확보되지 않는 경우 이를 보정하여 데이터와 클럭신호를 샘플링 가능구간에 위치시켜 줌으로써 데이터를 클럭신호로 안전하게 샘플링할 수 있다. 이렇게 데이터가 클럭신호에 샘플링된다는 것은 반도체 장치가 데이터를 제대로 인식할 수 있음을 의미하며, 이는 반도체 장치의 신뢰성을 높여줄 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 샘플링 동작과 관련하여 반도체 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 본 발명에 따른 샘플링 회로를 설명하기 위한 블록도.
도 3 은 도 2 의 가변지연부(210)의 제1 실시 예를 설명하기 위한 회로도.
도 4 는 도 2 의 가변지연부(210)의 제2 실시 예를 설명하기 위한 회로도.
도 5 는 도 2 의 활성화부(250)의 제1 실시 예를 설명하기 위한 회로도.
도 6 은 도 2 의 활성화부(250)의 제2 실시 예를 설명하기 위한 도면.
도 7 은 도 2 의 셋업 구간검출부(272)와 홀드 구간검출부(274)를 설명하기 위한 회로도.
도 8 은 도 7 의 각 신호들의 동작을 설명하기 위한 동작 파형도.
도 9 는 도 2 의 제어신호 생성부(276)를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 가변지연부 230 : 샘플링부
250 : 활성화부 270 : 구간검출부

Claims (10)

  1. 입력되는 데이터를 클럭신호에 동기화시켜 출력하기 위한 동기화수단;
    상기 데이터와 상기 클럭신호의 샘플링 가능구간을 검출하여 지연제어신호를 출력하기 위한 구간검출수단; 및
    상기 데이터와 상기 클럭신호에 상기 지연제어신호에 대응하는 지연시간을 반영하기 위한 가변지연수단
    을 구비하는 샘플링 회로.
  2. 제1항에 있어서,
    상기 데이터의 연속되는 데이터 값을 검출하여 상기 구간검출수단의 동작 여부를 제어하기 위한 활성화수단을 더 구비하는 샘플링 회로.
  3. 제2항에 있어서,
    상기 활성화수단은 연속되는 상기 데이터 값이 서로 다른 경우 상기 구간검출수단을 활성화시키는 것을 특징으로 하는 샘플링 회로.
  4. 제1항에 있어서,
    상기 샘플링 가능구간은 상기 데이터와 상기 클럭신호의 셋업/홀드 구간에 의하여 정의되는 것을 특징으로 하는 샘플링 회로.
  5. 제4항에 있어서,
    상기 구간검출수단은,
    상기 데이터와 상기 클럭신호에 응답하여 상기 셋업 구간을 검출하기 위한 셋업 구간검출부;
    상기 데이터와 상기 클럭신호에 응답하여 상기 홀드 구간을 검출하기 위한 홀드 구간검출부; 및
    상기 셋업 구간검출부와 상기 홀드 구간검출부의 출력신호에 대응하는 상기 지연제어신호를 생성하기 위한 제어신호 생성부를 구비하는 것을 특징으로 하는 샘플링 회로.
  6. 제5항에 있어서,
    상기 제어신호 생성부는,
    상기 셋업 구간검출부의 출력신호에 응답하여 충전전류를 출력하기 위한 충전전류 생성부;
    상기 홀드 구간검출부의 출력신호에 응답하여 방전전류를 출력하기 위한 방전전류 생성부; 및
    상기 충전전류와 상기 방전전류에 응답하여 충/방전 동작을 통해 상기 지연제어신호를 생성하기 위한 충/방전부를 구비하는 것을 특징으로 하는 샘플링 회로.
  7. 제1항에 있어서,
    상기 제어신호 생성부는,
    상기 지연제어신호를 디지털화하기 위한 변환부를 더 구비하는 것을 특징으로 하는 샘플링 회로.
  8. 제7항에 있어서,
    상기 가변지연부는,
    상기 변화부의 출력신호에 응답하여 상기 데이터 또는 상기 클럭신호에 제1 지연시간만큼 지연하기 위한 제1 지연부;
    상기 변화부의 출력신호에 응답하여 상기 데이터 또는 상기 클럭신호에 상기 제1 지연시간보다 긴 제2 지연시간만큼 지연하기 위한 제2 지연부; 및
    상기 제1 지연부와 상기 제2 지연부의 출력신호를 혼합하여 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 샘플링 회로.
  9. 제2항에 있어서,
    상기 활성화수단은,
    입력신호를 예정된 지연시간만큼 지연시키기 위한 지연부와,
    상기 입력신호와 상기 지연부의 출력신호에 응답하여 활성화신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 샘플링 회로.
  10. 제2항에 있어서,
    상기 활성화수단은,
    정 클럭신호에 응답하여 입력신호를 동기화시키기 위한 제1 동기화부;
    상기 정 클럭신호와 반대 위상을 가지는 부 클럭신호에 응답하여 상기 입력신호를 동기화시키기 위한 제2 동기화부; 및
    상기 제1 및 제2 동기화부의 출력신호에 응답하여 활성화신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 샘플링 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110033812A (zh) * 2017-12-21 2019-07-19 瑞萨电子株式会社 半导体器件

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