CN107846214A - 用于栅栏架构的整合式电平转换器及锁存器 - Google Patents

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Abstract

本发明涉及用于栅栏架构的整合式电平转换器及锁存器，其揭示内容有关于整合式电平转换器及锁存器电路，且更特别的是，有关用于SRAM单元的栅栏架构的整合式电平转换器及锁存器电路。用于输入讯号的该整合式电平转换器及锁存器包括第一时钟(CLKS)与第二时钟(CLKH)。该第一时钟(CLKS)用作其时序为正向边缘的关键的预充电及评估时钟，以及该第二时钟(CLKH)为锁存器时钟。

Description

用于栅栏架构的整合式电平转换器及锁存器
技术领域
本发明内容有关于整合式电平转换器及锁存器电路，且更特别的是，有关用于SRAM单元的栅栏架构的整合式电平转换器及锁存器电路，及其制法和用途。
背景技术
电压电平转换器电路在某些应用中很有用，包括无线手机、笔记本式计算机及个人数字助理(PDA)，且更特别的是，在以两种或更多不同电压电平运行的SRAM单元中很有用。例如，用于此类可携式应用的电路可经组配成让电路中的一部分，例如输入/输出(IO)缓冲器，能以较高的电压电平运行，同时让电路中的另一部分，例如核心逻辑，能以较低的电压电平运行。电压电平有此差异经常需要使用用于介接多个电压电平的电压电平转换器电路。
已发现，现有电压电平转换器电路在某些制程、电压及/或温度(PVT)状态下不可靠。事实上，已发现，现有的电平转换器及锁存器电路在逻辑深度高时缓慢。再者，现有的电平转换器及锁存器电路有高设定时间。此外，现有组态的时钟及字线传播延迟可能很高。此外，现有锁存器非常不适合用于栅栏架构。
发明内容
在本发明内容的一态样中，一种包含用于输入讯号的整合式电平转换器及锁存器的结构，该整合式电平转换器及锁存器包含第一时钟(CLKS)与第二时钟(CLKH)，该第一时钟(CLKS)用作其时序为正向边缘的关键的预充电及评估时钟以及该第二时钟(CLKH)为锁存器时钟。
在本发明内容的一态样中，一种用于输入讯号的整合式电平转换器及锁存器，其包含：第一时钟(CLKS)，其在VCS域中且经组配成为其时序为正向边缘的关键的预充电及评估时钟；第二时钟(CLKH)，其由该第一时钟(CLKS)导出；第三时钟(CLKHN)，其与该第二时钟(CLKN)反相，该第二时钟(CLKN)及该第三时钟(CLKHN)为锁存器时钟；以及保持器装置(keeper device)，其包含多个串联晶体管。该保持器装置的第一晶体管由输入(INP)独立控制以及该保持器装置的第二晶体管由电平转换器的输出(OUTN)控制。
在本发明内容的一态样中，一种方法，其包含下列步骤：在操作的初始阶段，将第一时钟(CLKHN)及第二时钟(CLKS)设定为低电平以及将第三时钟(CLKH)设定为高电平，其中该第一时钟(CLKHN)及该第二时钟(CLKS)的低讯号导致输入(INP)变为低电平；以及使保持器装置保持处于开启状态，使得馈送至该保持装置作为该输入(INP)的输出(OUT)会被预充电至低电平。
附图说明
以下在【实施方式】中用本发明内容的示范具体实施例的非限定性实施例参考多个附图描述本发明内容。
图1根据本发明内容的数个态样图示整合式电平转换器及锁存器电路。
图2图示图1的整合式电平转换器及锁存器电路的时序图。
图3根据本发明内容的其他态样图示整合式电平转换器及锁存器电路及其时序图。
图4根据本发明内容的额外态样图示整合式电平转换器及锁存器电路及其时序图。
具体实施方式
本发明内容有关于整合式电平转换器及锁存器电路，且更特别的是，有关于用于栅栏架构的整合式电平转换器及锁存器电路，及其制法和用途。本领域技术人员应了解，栅栏架构指所有的输入都锁在SRAM单元的边界。以此方式，所有设定及保持都参照此锁存器。其他款式的架构包括参照内接SRAM单元的设定及保持。
在更特定的具体实施例中，本发明内容描述用于所有输入讯号的整合式电平转换器及锁存器电路，包括字线(WL)解码器、WL地址、解码地址及列地址。在数个具体实施例中，该整合式电平转换器及锁存器电路包括两个时钟，即CLKH与CLKS，其中CLKS在VCS域中用作预充电/评估时钟，其中只有时钟CLKS的时序为正向边缘(forward edge)的关键。
有利的是，在数个具体实施例中，相较于现有电路，该整合式电平转换器及锁存器电路具有低逻辑深度且实现较高的效能，例如，较快的存取时间以及致能高频操作。此外，该整合式电平转换器及锁存器电路有减少的锁存器设定及保持时间，其中该保持时间可微调以便改善良率。此外，描述于本文的电路提供许多额外优点，包括但不限于：
(i)预充电及评估方案高度适用于WL解码器；
(ii)提供比现有锁存器及电平转换器小的尺寸，因此可大幅节省半导体芯片的芯片面积(real estate)；
(iii)由于共享时钟支架(clock leg)而对时钟提供较少的负荷；
(iv)因为只要切换选定地址解码讯号，故消耗较少功率(例如，低功率)；以及
(v)与栅栏架构相容。
图1根据本发明内容的数个态样图示整合式电平转换器及锁存器电路。具体而言，图1的整合式电平转换器及锁存器电路10包括两个时钟：CLKH与CLKS。在数个具体实施例中，CLKH为保持时钟以及CLKS为在VCS域中的预充电/评估时钟，而且只有时钟CLKS的时序为正向边缘的关键。在数个具体实施例中，时钟CLKS为与外部时钟CLK有点延迟的内部自定时时钟。整合式电平转换器及锁存器电路10的输入是在VDD域中，然而，输出是在VCS域中。
整合式电平转换器及锁存器电路10更包括为时钟CLKH的反相的CLKHN。例如，当时钟CLKH变为低电平时，时钟CLKHN会变为高电平，反之亦然。在数个具体实施例中，时钟CLKH/CLKHN为由时钟CLKS导出的锁存器时钟(例如，上升边缘脉冲被伸长的时钟CLKS为延迟约有6个栅极脉冲伸长的时钟CLKHN(参考，图2的时序图))。因此，时钟CLKH等于上升边缘延迟但下降边缘与时钟CLKS一样的CLKS。(例如，参考图2)。在数个具体实施例中，为了减少时钟CLKS、CLKH及CLKHN的负荷，四个锁存器共享加框支架(boxed leg)。
请仍参考图1，整合式电平转换器及锁存器电路10更包括多个晶体管T1至T10。在数个具体实施例中，晶体管T5及T6为以串联方式配置且被组配成为保持器装置(keeperdevice)20的PMOS晶体管。本领域技术人员应了解，保持器装置20的PMOS晶体管T5的操作取决于输入INP；然而，保持器装置20的PMOS晶体管T6的操作由输出讯号OUTN操作。
在数个具体实施例中，晶体管T7至T10经组配成可用作回授回路30。在一实作中，晶体管T7及T8为PMOS晶体管以及晶体管T9及T10为NMOS晶体管，这些晶体管全都配置成串联组态。如图1进一步所示，晶体管T1至T2为配置成串联组态的PMOS晶体管以及晶体管T3至T4为配置成串联组态的NMOS晶体管，彼等的输出OUTN通往保持器装置20、回授回路30或反相器40中的一者。晶体管T4在四个区块之间可共享以最小化时钟负荷(clock loading)。
图1进一步图示设置在晶体管T1至T4的输出OUTN处的反相器40。此外，反或闸(NORgate)50图示成具有输入INPN(VDD)或时钟CLKHN的输入。反或闸50的输出为输入INP。本领域技术人员应了解，输入INPN为在VDD域中的部分解码WL地址。在数个具体实施例中，可提供8个WL地址及20个锁存器用于256条WL。
图2图示图1的整合式电平转换器及锁存器电路的时序图。请参考图2的时序图及图1的整合式电平转换器及锁存器电路10，整合式电平转换器及锁存器电路10提供与时钟CLKS的上升边缘相关的设定时间；然而，提供与时钟CLKHN的上升边缘相关的保持时间。例如，当时钟CLKS在低电平时，输出OUT被预充电至低电平；然而，当输入在高电平时，输出在高电平(以及回授回路30处于OFF状态)。因此，当CLKS在高电平时，输出会遵循(follow)输入。
更特别的是，在操作的初始阶段，时钟CLKHN及时钟CLKS在低电平(以及CLKH由于与时钟CLKHN反相而为高电平)。时钟CLKHN及时钟CLKS的低讯号会导致输入INP在低电平。处于此初始阶段时，PMOS晶体管T1及T2被开启(例如，高电平)，以及输出OUTN会开启保持器装置20的PMOS晶体管T6。以此方式，保持器装置30会保持处于ON状态以及输出OUT会被预充电至低电平。应注意，晶体管T5的操作取决于输入INP。例如，当INP在低电平时，晶体管T5会开启；然而，当INP在高电平时，晶体管T5会被关断(例如，造成保持器装置20关断)。再者，当CLKH在高电平时，回授回路30会被关断，例如，晶体管T7及T10被关断。
请仍参考图1及图2，当时钟CLKS在高电平时，例如，INP在高电平，晶体管T1被关断并且NMOS晶体管T3及T4被开启。接着，输出OUTN会在低电平以及输出OUT在高电平。在处于此操作阶段时，PMOS晶体管T5被关断，导致保持器装置20关断。也应了解，在晶体管T1被关断时什么都不保持。再者，此时应了解，当时钟CLKS在高电平时，PMOS及NMOS装置(例如，晶体管T7至T10)都被关断。而且，在处于评估模式时，保持器装置30会使OUTN的数值保持在高电平。在数个具体实施例中，预充电路径比评估路径缓慢。
图3根据本发明内容的其他态样图示整合式电平转换器及锁存器电路及其时序图。在图3的具体实施例中，整合式电平转换器及锁存器电路10'包括回授回路30及正向路径30'，同时排除图1的反或闸50的需要。如图示，回授回路30及正向路径30'各自包括以串联方式配置的晶体管T7至T10。此外，可排除图1的PMOS晶体管T3，因为时钟CLKHN的时钟讯号会通过回授回路30及正向路径30'馈送。再者，时钟CLKH及CLKHN都在VDD域中。
在电路10'操作时，例如，当时钟CLKH在高电平和时钟CLKHN在低电平时，输出OUTN会驱动输入INP。再者，当时钟CLKH在低电平和时钟CLKHN在高电平时，回授回路30及正向路径30'会被开启。再者，尽管整合式电平转换器及锁存器电路10'在功能上与图1的电路10等效，然而应了解，图3的电路10'对于所有三个时钟都有较小的负荷。
图4根据本发明内容的其他态样图示整合式电平转换器及锁存器电路及其时序图。在图4中，整合式电平转换器及锁存器电路10”包括有5个晶体管(例如，T1至T4及T11)的正向路径，而且电路10”的其余部分与图示于图1的类似。在数个具体实施例中，晶体管T11是在VCS域中，其可在四个区块之间共享以最小化时钟负荷。此外，晶体管T3及T4在四个区块之间也可共享以最小化时钟负荷。在此具体实施例中，晶体管T11的输入为来自时钟CLKHN的讯号，以及晶体管T11的输入为来自时钟CLKH的讯号。
在操作时，当CLKS在高电平时，整合式电平转换器及锁存器电路10”会处于评估模式。再者，在初始操作阶段，当时钟CLKH在高电平以及时钟CLKHN在低电平时，晶体管T1及T5被开启，晶体管T4关断以及初始输出OUTN被预充电至高电平。在数个具体实施例中，取决于输入A、B、C，晶体管T2可能或可能不被开启。接着，输出OUT在低电平。再者，当CLKS在低电平时，输出OUT被预充电至低电平；然而，当时钟CLKS在高电平时，输出OUT等于INP。另一方面，当时钟CLKH在低电平以及时钟CLKHN在高电平时，回授回路20会开启，这会保持输出OUT的状态。
在数个具体实施例中，输入A、B、C为在VDD域中的WL地址，而时钟CLKS为在VCS域中的预充电/评估时钟。再者，如前述，时钟CLK/CLKN由CLKS导出(例如，上升边缘脉冲被伸长的CLKS为延迟约有6个栅极脉冲伸长的CLKN)。另外，时钟CLK/CLKN为锁存器时钟。与前述类似，设定时间与CLKS上升边缘相关，并且保持与CLKN上升边缘相关。此外，为了减少CLKS、CLK及CLKN的负荷，四个锁存器共享加框支架。
可用使用许多不同工具的许多方法制造本发明内容的电路。然而，一般而言，该方法及工具用来形成有微米及纳米级尺寸的结构。用来制造本发明内容的电路的该方法，亦即，技术，选自集成电路(IC)技术。例如，该结构建立于晶片上以及通过在晶片的顶部上用光刻制程(photolithographic process)图案化的材料膜中实现。特别是，该电路的制造使用以下3个基本建造区块：(i)沉积数个材料薄膜于衬底上，(ii)用光刻成像法铺设图案化掩模于薄膜上面，以及(iii)对于该掩模选择性地蚀刻薄膜。
上述该(等)方法使用于集成电路芯片的制造。所得集成电路芯片可由制造者以原始晶片形式(raw wafer form)(也就是具有多个未封装芯片的单一晶片)、作为裸晶粒(bare die)或已封装的形式来销售。在后一情形下，芯片装在单芯片封装体中(例如，塑胶载体(plastic carrier)，具有固定至主机板或其他更高层载体的引脚(lead))，或多芯片封装体中(例如，具有表面互连件(surface interconnection)或内嵌互连件(buriedinterconnection)任一或两者兼具的陶瓷载体)。然后，在任一情形下，芯片与其他芯片、离散电路元件及/或其他信号处理装置整合成为下列任一者的一部分：(a)中间产品(例如，主机板)，或(b)最终产品。该最终产品可为包括集成电路芯片的任何产品，从玩具及其他低端应用到有显示器、键盘或其他输入装置及中央处理器的先进计算机产品不等。
已提出本发明内容的各种具体实施例的说明是为了图解说明而非旨在穷尽或限定所揭示的具体实施例。所属领域技术人员明白在不脱离所揭示具体实施例的精神及范畴下仍有许多修改及变体。选择使用于本文的术语以最佳地解释该具体实施例的原理，实际应用或优于出现于市上的技术的技术改善，或致能其他所属领域技术人员了解揭示于本文的具体实施例。

Claims (20)

1.一种结构，其包含用于数个字线解码器的整合式电平转换器及锁存器，该整合式电平转换器及锁存器包含第一时钟(CLKS)与第二时钟(CLKH)，该第一时钟(CLKS)用作其时序为正向边缘的关键的预充电及评估时钟以及该第二时钟(CLKH)为锁存器时钟。
2.如权利要求1所述的结构，其中，该第一时钟(CLKS)在VCS域中。
3.如权利要求1所述的结构，其中，当该第一时钟(CLKS)在高电平时，该整合式电平转换器及锁存器的输出(OUT)等于输入(INP)，以及当该第一时钟(CLKS)在低电平时，该输出(OUT)被预充电至低电位。
4.如权利要求3所述的结构，其中，该输入(INP)为VDD域的一部分。
5.如权利要求3所述的结构，还包含含有以串联方式组配的数个晶体管的回授回路以及含有以串联方式组配的数个晶体管的保持器装置。
6.如权利要求5所述的结构，其中，该保持器装置的该晶体管中的一者由该输入(INP)独立控制，而该保持器装置的该晶体管中的另一者由电平转换器的输出(OUTN)控制。
7.如权利要求1所述的结构，还包含为该第二时钟(CLKN)的反相时钟的第三时钟(CLKHN)。
8.如权利要求7所述的结构，其中，该第二时钟(CLKN)及该第三时钟(CLKHN)均为锁存器时钟。
9.如权利要求7所述的结构，其中，该第二时钟(CLKN)及该第三时钟(CLKHN)由该第一时钟(CLKS)导出。
10.如权利要求7所述的结构，其中，数个锁存器共享该第一时钟(CLKS)、该第二时钟(CLKN)及该第三时钟(CLKHN)。
11.如权利要求7所述的结构，其中，设定时间与该第一时钟(CLKS)的上升边缘相关，以及保持与该第三时钟(CLKHN)的上升边缘相关。
12.一种用于输入讯号的整合式电平转换器及锁存器，包含：
第一时钟(CLKS)，其在VCS域中且经组配成为其时序为正向边缘的关键的预充电及评估时钟；
第二时钟(CLKH)，其由该第一时钟(CLKS)导出；
第三时钟(CLKHN)，其与该第二时钟(CLKN)反相，该第二时钟(CLKN)及该第三时钟(CLKHN)为锁存器时钟；以及
保持器装置，其包含串联的多个晶体管，
其中该保持器装置的第一晶体管由输入(INP)独立控制以及该保持器装置的第二晶体管由电平转换器的输出(OUTN)控制。
13.如权利要求12所述的整合式电平转换器及锁存器，其中，该第二时钟(CLKH)在VDD域中。
14.如权利要求12所述的整合式电平转换器及锁存器，其中当该第一时钟(CLKS)在高电平时，该整合式电平转换器及锁存器的输出
(OUT)等于该输入(INP)，以及当该第一时钟(CLKS)在低电平时，该输出(OUT)被预充电至低电位。
15.如权利要求12所述的整合式电平转换器及锁存器，其中，该输入(INP)为VDD域的一部分。
16.如权利要求12所述的整合式电平转换器及锁存器，还包含含有以串联方式组配的数个晶体管的回授回路。
17.如权利要求12所述的整合式电平转换器及锁存器，其中，数个锁存器共享该第一时钟(CLKS)、该第二时钟(CLKN)及该第三时钟(CLKHN)。
18.如权利要求12所述的整合式电平转换器及锁存器，其中，设定时间与该第一时钟(CLKS)的上升边缘相关，而保持与该第三时钟(CLKHN)的上升边缘相关。
19.一种方法，包含：
在操作的初始阶段，将第一时钟(CLKHN)及第二时钟(CLKS)设定为低电平以及将第三时钟(CLKH)设定为高电平，其中该第一时钟(CLKHN)及该第二时钟(CLKS)的低讯号导致输入(INP)变为低电平；以及
使保持器装置保持处于开启状态，使得馈送至该保持装置作为该输入(INP)的输出(OUT)会被预充电至低电平。
20.如权利要求19所述的方法，其中：
当该第三时钟(CLKH)设定在高电平时，回授回路会被关断；以及
当该第二时钟(CLKS)设定在高电平时，该输入(INP)基于该字线地址的输入变为高电平，该输出(OUT)会在高电平以及该保持器装置会被关断。
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