TWI655846B - 用於柵欄架構之整合式位準轉換器及鎖存器 - Google Patents

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Abstract

本揭示內容係有關於整合式位準轉換器及鎖存器電路，且更特別的是，有關用於SRAM單元之柵欄架構的整合式位準轉換器及鎖存器電路。用於輸入訊號之該整合式位準轉換器及鎖存器包括第一時脈(CLKS)與第二時脈(CLKH)。該第一時脈(CLKS)用作其時序為正向邊緣之關鍵的預充電及評估時脈，以及該第二時脈(CLKH)為鎖存器時脈。

Description

用於柵欄架構之整合式位準轉換器及鎖存器
本揭示內容係有關於整合式位準轉換器及鎖存器電路，且更特別的是，有關用於SRAM單元之柵欄架構的整合式位準轉換器及鎖存器電路，及其製法和用途。
電壓位準轉換器電路在某些應用中很有用，包括無線手機、筆記型電腦及個人數位助理(PDA)，且更特別的是，在以兩種或更多不同電壓位準運行的SRAM單元中很有用。例如，用於此類可攜式應用的電路可經組配成讓電路中之一部份，例如輸入/輸出(IO)緩衝器，能以較高的電壓位準運行，同時讓電路中的另一部份，例如核心邏輯，能以較低的電壓位準運行。電壓位準有此差異經常需要使用用於介接多個電壓位準的電壓位準轉換器電路。
已發現，習知電壓位準轉換器電路在某些製程、電壓及/或溫度(PVT)狀態下不可靠。事實上，已發現，習知的位準轉換器及鎖存器電路在邏輯深度高時緩慢。再者，習知的位準轉換器及鎖存器電路有高設定時間。此外，習知組態的時脈及字元線傳播延遲可能很高。此外，習知鎖存器非常不適合用於柵欄架構。
在本揭示內容之一態樣中，一種包含用於輸入訊號之整合式位準轉換器及鎖存器的結構，該整合式位準轉換器及鎖存器包含第一時脈(CLKS)與第二時脈(CLKH)，該第一時脈(CLKS)用作其時序為正向邊緣之關鍵的預充電及評估時脈以及該第二時脈(CLKH)為鎖存器時脈。
在本揭示內容之一態樣中，一種用於輸入訊號之整合式位準轉換器及鎖存器，其包含：第一時脈(CLKS)，其在VCS域(VCS電壓域)中且經組配成為其時序為正向邊緣之關鍵的預充電及評估時脈；第二時脈(CLKH)，其由該第一時脈(CLKS)導出；第三時脈(CLKHN)，其與該第二時脈(CLKN)反相，該第二時脈(CLKN)及該第三時脈(CLKHN)為鎖存器時脈；以及保持器裝置(keeper device)，其包含多個串聯電晶體。該保持器裝置之第一電晶體由輸入(INP)獨立控制以及該保持器裝置之第二電晶體由位準轉換器之輸出(OUTN)控制。
在本揭示內容之一態樣中，一種方法，其係包含下列步驟：在操作的初始階段，將第一時脈(CLKHN)及第二時脈(CLKS)設定為低位準以及將第三時脈(CLKH)設定為高位準，其中該第一時脈(CLKHN)及該第二時脈(CLKS)的低訊號導致輸入(INP)變為低位準；以及使保持器裝置保持處於開啟狀態，使得饋送至該保持器裝置作為該輸入(INP)的輸出(OUT)會被預充電至低位準。
10、10'、10"‧‧‧整合式位準轉換器及鎖存器電路
20‧‧‧保持器裝置
30‧‧‧回授迴路
30'‧‧‧正向路徑
40‧‧‧反相器
50‧‧‧反或閘
CLKS‧‧‧時脈
CLKH‧‧‧時脈
CLKHN‧‧‧時脈
INP、INPN‧‧‧輸入
OUT、OUTN‧‧‧輸出
T1-T10‧‧‧電晶體
WL‧‧‧字元線
以下在【實施方式】中用本揭示內容之示範具體實施例的非限定性實施例參考多個附圖描述本揭示內容。
第1圖根據本揭示內容之數個態樣圖示整合式位準轉換器及鎖存器電路。
第2圖圖示第1圖之整合式位準轉換器及鎖存器電路的時序圖。
第3圖根據本揭示內容之其他態樣圖示整合式位準轉換器及鎖存器電路及其時序圖。
第4圖根據本揭示內容之額外態樣圖示整合式位準轉換器及鎖存器電路及其時序圖。
本揭示內容係有關於整合式位準轉換器及鎖存器電路，且更特別的是，有關於用於柵欄架構之整合式位準轉換器及鎖存器電路，及其製法和用途。熟諳此藝者應瞭解，柵欄架構係指所有的輸入都鎖在SRAM單元的邊界。以此方式，所有設定及保持都參照此鎖存器。其他款式的架構包括參照內接SRAM單元的設定及保持。
在更特定的具體實施例中，本揭示內容描述用於所有輸入訊號之整合式位準轉換器及鎖存器電路，包括字元線(WL)解碼器、WL位址、解碼位址及行位址。在數個具體實施例中，該等整合式位準轉換器及鎖存器電路包括兩個時脈，即CLKH與CLKS，其中CLKS在VCS域(VCS電壓域)中用作預充電/評估時脈，其中只有時脈CLKS的時序為正向邊緣(forward edge)之關鍵。
有利的是，在數個具體實施例中，相較於習知電路，該等整合式位準轉換器及鎖存器電路具有低邏輯深度且實現較高的效能，例如，較快的存取時間以及致能高頻操作。此外，該等整合式位準轉換器及鎖存器電路有減少的鎖存器設定及保持時間，其中該保持時間可微調以便改善良率。此外，描述於本文的電路提供許多額外優點，包括但不限於：(i)預充電及評估方案高度適用於WL解碼器；(ii)提供比習知鎖存器及位準轉換器小的尺寸，因此可大幅節省半導體晶片的晶片面積(real estate)；(iii)由於共享時脈支架(clock leg)而對時脈提供較少的負荷；(iv)因為只要切換選定位址解碼訊號，故消耗較少功率(例如，低功率)；以及(v)與柵欄架構相容。
第1圖根據本揭示內容之數個態樣圖示整合式位準轉換器及鎖存器電路。具體而言，第1圖的整合式位準轉換器及鎖存器電路10包括兩個時脈：CLKH與CLKS。在數個具體實施例中，CLKH為保持時脈以及CLKS為在VCS域中的預充電/評估時脈，而且只有時脈CLKS的時序為正向邊緣之關鍵。在數個具體實施例中，時脈CLKS 為與外部時脈CLK有點延遲的內部自定時時脈。整合式位準轉換器及鎖存器電路10的輸入是在VDD域(VDD電源供應電壓域)中，然而，輸出是在VCS域中。
整合式位準轉換器及鎖存器電路10更包括為時脈CLKH之反相的CLKHN。例如，當時脈CLKH變為低位準時，時脈CLKHN會變為高位準，反之亦然。在數個具體實施例中，時脈CLKH/CLKHN為由時脈CLKS導出的鎖存器時脈(例如，上升邊緣脈衝被伸長的時脈CLKS為延遲約有6個閘極脈衝伸長的時脈CLKHN(參考，第2圖的時序圖))。因此，時脈CLKH等於上升邊緣延遲但下降邊緣與時脈CLKS一樣的CLKS。(例如，參考第2圖)。在數個具體實施例中，為了減少時脈CLKS、CLKH及CLKHN的負荷，四個鎖存器共享加框支架(boxed leg)。
請仍參考第1圖，整合式位準轉換器及鎖存器電路10更包括多個電晶體T1至T10。在數個具體實施例中，電晶體T5及T6為以串聯方式配置且被組配成為保持器裝置(keeper device)20的PMOS電晶體。熟諳此藝者應瞭解，保持器裝置20之PMOS電晶體T5的操作取決於輸入INP；然而，保持器裝置20之PMOS電晶體T6的操作由輸出訊號OUTN操作。
在數個具體實施例中，電晶體T7至T10經組配成可用作回授迴路30。在一實作中，電晶體T7及T8為PMOS電晶體以及電晶體T9及T10為NMOS電晶體，這些電晶體全都配置成串聯組態。如第1圖進一步所示，電晶體T1至T2為配置成串聯組態的PMOS電晶體以及電晶體T3至T4為配置成串聯組態的NMOS電晶體，彼等的輸出OUTN通往保持器裝置20、回授迴路30或反相器40中之一者。電晶體T4在四個區塊之間可共享以最小化時脈負荷(clock loading)。
第1圖進一步圖示設置在電晶體T1至T4之輸出OUTN處的反相器40。此外，反或閘(NOR gate)50圖示成具有輸入INPN(VDD)或時脈CLKHN的輸入。反或閘50的輸出為輸入INP。熟諳此藝者應瞭解，輸入INPN為在VDD域中的部份解碼WL位址。在數個具體實施例中，可提供8個WL位址及20個鎖存器用於256條WL。
第2圖圖示第1圖之整合式位準轉換器及鎖存器電路的時序圖。請參考第2圖的時序圖及第1圖的整合式位準轉換器及鎖存器電路10，整合式位準轉換器及鎖存器電路10提供與時脈CLKS之上升邊緣相關的設定時間；然而，提供與時脈CLKHN之上升邊緣相關的保持時間。例如，當時脈CLKS在低位準時，輸出OUT被預充電至低位準；然而，當輸入在高位準時，輸出在高位準(以及回授迴路30處於OFF狀態)。因此，當CLKS在高位準時，輸出會遵循(follow)輸入。
更特別的是，在操作的初始階段，時脈CLKHN及時脈CLKS在低位準(以及CLKH由於與時脈CLKHN反相而為高位準)。時脈CLKHN及時脈CLKS的低訊號會導致輸入INP在低位準。處於此初始階段時，PMOS電晶體T1及T2被開啟(例如，高位準)，以及輸出OUTN會開啟保持器裝置20的PMOS電晶體T6。以此方式，保持器裝置20會保持處於ON狀態以及輸出OUT會被預充電至低位準。應注意，電晶體T5的操作取決於輸入INP。例如，當INP在低位準時，電晶體T5會開啟；然而，當INP在高位準時，電晶體T5會被關斷(例如，造成保持器裝置20關斷)。再者，當CLKH在高位準時，回授迴路30會被關斷，例如，電晶體T7及T10被關斷。
請仍參考第1圖及第2圖，當時脈CLKS在高位準時，例如，INP在高位準，電晶體T1被關斷並且NMOS電晶體T3及T4被開啟。接著，輸出OUTN會在低位準以及輸出OUT在高位準。在處於此操作階段時，PMOS電晶體T5被關斷，導致保持器裝置20關斷。也應瞭解，在電晶體T1被關斷時什麼都不保持。再者，此時應瞭解，當時脈CLKS在高位準時，PMOS及NMOS裝置(例如，電晶體T7至T10)都被關斷。而且，在處於評估模式時，保持器裝置20會使OUTN的數值保持在高位準。在數個具體實施例中，預充電路徑比評估路徑緩慢。
第3圖根據本揭示內容之其他態樣圖示整合式位準轉換器及鎖存器電路及其時序圖。在第3圖的具體實施例中，整合式位準轉換器及鎖存器電路10'包括回授迴路30及正向路徑30'，同時排除第1圖之反或閘50的需要。如圖示，回授迴路30及正向路徑30'各自包括以串聯方式配置的電晶體T7至T10。此外，可排除第1圖的PMOS電晶體T3，因為時脈CLKHN的時脈訊號會通過回授迴路30及正向路徑30'饋送。再者，時脈CLKH及CLKHN都在VDD域中。
在電路10'操作時，例如，當時脈CLKH在高位準和時脈CLKHN在低位準時，輸出OUTN會驅動輸入INP。再者，當時脈CLKH在低位準和時脈CLKHN在高位準時，回授迴路30及正向路徑30'會被開啟。再者，儘管整合式位準轉換器及鎖存器電路10'在功能上與第1圖的電路10等效，然而應瞭解，第3圖的電路10'對於所有三個時脈都有較小的負荷。
第4圖根據本揭示內容之其他態樣圖示整合式位準轉換器及鎖存器電路及其時序圖。在第4圖中，整合式位準轉換器及鎖存器電路10"包括有5個電晶體(例如，T1至T4及T11)的正向路徑，而且電路10"的其餘部份與圖示於第1圖的類似。在數個具體實施例中，電晶體T11是在VCS域中，其可在四個區塊之間共享以最小化時脈負荷。此外，電晶體T3及T4在四個區塊之間也可共享以最小化時脈負荷。在此具體實施例中，電晶體T11的輸入為來自時脈CLKHN的訊號，以及電晶體T11的輸入為來自時脈CLKH的訊號。
在操作時，當CLKS在高位準時，整合式位準轉換器及鎖存器電路10"會處於評估模式。再者，在初始操作階段，當時脈CLKH在高位準以及時脈CLKHN在低位準時，電晶體T1及T5被開啟，電晶體T4關斷以及初始輸出OUTN被預充電至高位準。在數個具體實施例中，取決於輸入A、B、C，電晶體T2可能或可能不被開啟。接著，輸出OUT在低位準。再者，當CLKS在低位準時，輸出OUT被預充電至低位準；然而，當時脈CLKS在高位準時，輸出OUT等於INP。另一方面，當時脈CLKH在低位準以及時脈CLKHN在高位準時，回授迴路30會開啟，這會保持輸出OUT的狀態。
在數個具體實施例中，輸入A、B、C為在VDD域中的WL位址，而時脈CLKS為在VCS域中的預充電/評估時脈。再者，如前述，時脈CLK/CLKN由CLKS導出(例如，上升邊緣脈衝被伸長的CLKS為延遲約有6個閘極脈衝伸長的CLKN)。另外，時脈CLK/CLKN為鎖存器時脈。與前述類似，設定時間與CLKS上升邊緣相關，並且保持係與CLKN上升邊緣相關。此外，為了減少CLKS、CLK及CLKN的負荷，四個鎖存器共享加框支架。
可用使用許多不同工具的許多方法製造本揭示內容的電路。然而，一般而言，該等方法及工具用來形成有微米及奈米級尺寸的結構。用來製造本揭示內容之電路的該等方法，亦即，技術，係選自積體電路(IC)技術。例如，該等結構係建立於晶圓上以及藉由在晶圓之頂部上用光微影製程(photolithographic process)圖案化的材料膜中實現。特別是，該電路的製造使用以下3個基本建造區塊：(i)沉積數個材料薄膜於基板上，(ii)用光微影成像法鋪設圖案化遮罩於薄膜上面，以及(iii)對於該遮罩選擇性地蝕刻薄膜。
上述該(等)方法係使用於積體電路晶片的製造。所得積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為下列任一者的一部分：(a)中間產品(例如，主機板)，或(b)最終產品。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
已提出本揭示內容之各種具體實施例的說明是為了圖解說明而非旨在窮盡或限定所揭示的具體實施例。本技藝一般技術人員明白在不脫離所揭示具體實施例的精神及範疇下仍有許多修改及變體。選擇使用於本文的術語以最佳地解釋該等具體實施例的原理，實際應用或優於出現於市上之技術的技術改善，或致能其他本技藝一般技術人員了解揭示於本文的具體實施例。

Claims (16)

  1. 一種半導體結構，其包含用於數個字元線解碼器之整合式位準轉換器及鎖存器，該整合式位準轉換器及鎖存器包含第一時脈(CLKS)與第二時脈(CLKH)，該第一時脈(CLKS)用作其時序為正向邊緣之關鍵的預充電及評估時脈以及該第二時脈(CLKH)為鎖存器時脈，以及含有以串聯方式組配之數個電晶體的回授迴路以及含有以串聯方式組配之數個電晶體的保持器裝置，其中，該保持器裝置之該等電晶體中之一者係由該整合式位準轉換器及鎖存器之輸出(OUTN)控制，其中，當該第一時脈(CLKS)在高位準時，該整合式位準轉換器及鎖存器的輸出(OUT)等於輸入(INP)，以及當該第一時脈(CLKS)在低位準時，該輸出(OUT)被預充電至低電位。
  2. 如申請專利範圍第1項所述之半導體結構，其中，該第一時脈(CLKS)在VCS域(VCS電壓域)中。
  3. 如申請專利範圍第1項所述之半導體結構，其中，該輸入(INP)為一VDD域(VDD電源供應電壓域)之一部份。
  4. 如申請專利範圍第1項所述之半導體結構，還包含為該第二時脈(CLKN)之反相時脈的第三時脈(CLKHN)。
  5. 如申請專利範圍第4項所述之半導體結構，其中，該第二時脈(CLKN)及該第三時脈(CLKHN)均為鎖存器時脈。
  6. 如申請專利範圍第4項所述之半導體結構，其中，該第二時脈(CLKN)及該第三時脈(CLKHN)由該第一時脈(CLKS)導出。
  7. 如申請專利範圍第4項所述之半導體結構，其中，數個鎖存器共享該第一時脈(CLKS)、該第二時脈(CLKN)及該第三時脈(CLKHN)。
  8. 如申請專利範圍第4項所述之半導體結構，其中，設定時間係與該第一時脈(CLKS)之上升邊緣相關，以及保持係與該第三時脈(CLKHN)之上升邊緣相關。
  9. 一種用於輸入訊號之整合式位準轉換器及鎖存器，包含：第一時脈(CLKS)，其在一VCS域(VCS電壓域)中且經組配成為其時序為正向邊緣之關鍵的預充電及評估時脈；第二時脈(CLKH)，其由該第一時脈(CLKS)導出；第三時脈(CLKHN)，其與該第二時脈(CLKN)反相，該第二時脈(CLKN)及該第三時脈(CLKHN)為鎖存器時脈；以及保持器裝置，其包含串聯之多個電晶體，其中該保持器裝置之第一電晶體由輸入(INP)獨立控制以及該保持器裝置之第二電晶體由位準轉換器之輸出(OUTN)控制。
  10. 如申請專利範圍第9項所述之整合式位準轉換器及鎖存器，其中，該第二時脈(CLKH)在一VDD域(VDD電源供應電壓域)中。
  11. 如申請專利範圍第9項所述之整合式位準轉換器及鎖存器，其中當該第一時脈(CLKS)在高位準時，該整合 式位準轉換器及鎖存器的輸出(OUT)等於該輸入(INP)，以及當該第一時脈(CLKS)在低位準時，該輸出(OUT)被預充電至低電位。
  12. 如申請專利範圍第9項所述之整合式位準轉換器及鎖存器，其中，該輸入(INP)為該VDD域(VDD電源供應電壓域)之一部份。
  13. 如申請專利範圍第9項所述之整合式位準轉換器及鎖存器，還包含含有以串聯方式組配之數個電晶體的回授迴路。
  14. 如申請專利範圍第9項所述之整合式位準轉換器及鎖存器，其中，數個鎖存器共享該第一時脈(CLKS)、該第二時脈(CLKN)及該第三時脈(CLKHN)。
  15. 如申請專利範圍第9項所述之整合式位準轉換器及鎖存器，其中，設定時間係與該第一時脈(CLKS)之上升邊緣相關，而保持係與該第三時脈(CLKHN)之上升邊緣相關。
  16. 一種用於操作整合式位準轉換器及鎖存器的方法，包含：在操作的初始階段，將第一時脈(CLKHN)及第二時脈(CLKS)設定為低位準以及將第三時脈(CLKH)設定為高位準，其中該第一時脈(CLKHN)及該第二時脈(CLKS)的低訊號導致輸入(INP)變為低位準；以及饋送該輸入(INP)的該低位準至保持器裝置以使該保持器裝置保持處於開啟狀態，使得輸出(OUT)會被預 充電至低位準，其中，當該第三時脈(CLKH)設定在高位準時，回授迴路會被關斷；以及當該第二時脈(CLKS)設定在高位準時，該輸入(INP)基於該字元線位址的輸入變為高位準，該輸出(OUT)會在高位準以及該保持器裝置會被關斷。
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