JPH07254293A - 不揮発性メモリセルに負プログラミング電圧を供給する方法及び装置 - Google Patents
不揮発性メモリセルに負プログラミング電圧を供給する方法及び装置Info
- Publication number
- JPH07254293A JPH07254293A JP28634994A JP28634994A JPH07254293A JP H07254293 A JPH07254293 A JP H07254293A JP 28634994 A JP28634994 A JP 28634994A JP 28634994 A JP28634994 A JP 28634994A JP H07254293 A JPH07254293 A JP H07254293A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- plate
- voltage
- transistor
- negative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Abstract
(57)【要約】
【目的】 集積化して実施するのに好適な、不揮発性メ
モリセルに負プログラミング電圧を供給する方法を提供
することにある。 【構成】 不揮発性メモリ装置内の不揮発性メモリセル
に負プログラミング電圧を供給するために、キャパシタ
（Ｃ）の第１極板（Ａ）を第１スイッチング手段（Ｔ
Ｘ，ＴＹ）を経て正高電圧源（Ｖｐｐ）に接続するとと
もに、少なくとも一つのメモリセルのコントロールゲー
トに動作的に接続されるこのキャパシタ（Ｃ）の第２極
板（Ｂ）を第２スイッチング手段（ＴＢ）を経て基準電
圧源（ＧＮＤ）に接続することによりこのキャパシタを
正の高電圧に充電し、次いでこのキャパシタの第１極板
を第１スイッチング手段を経て基準電圧源に接続すると
ともに、このキャパシタの第２極板を基準電圧源から切
り離して第２極板に負電圧を得る。
モリセルに負プログラミング電圧を供給する方法を提供
することにある。 【構成】 不揮発性メモリ装置内の不揮発性メモリセル
に負プログラミング電圧を供給するために、キャパシタ
（Ｃ）の第１極板（Ａ）を第１スイッチング手段（Ｔ
Ｘ，ＴＹ）を経て正高電圧源（Ｖｐｐ）に接続するとと
もに、少なくとも一つのメモリセルのコントロールゲー
トに動作的に接続されるこのキャパシタ（Ｃ）の第２極
板（Ｂ）を第２スイッチング手段（ＴＢ）を経て基準電
圧源（ＧＮＤ）に接続することによりこのキャパシタを
正の高電圧に充電し、次いでこのキャパシタの第１極板
を第１スイッチング手段を経て基準電圧源に接続すると
ともに、このキャパシタの第２極板を基準電圧源から切
り離して第２極板に負電圧を得る。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリ装置内
の不揮発性メモリセルにプログラミング電圧を供給する
方法、及びこのような方法を実行する集積構造に関する
ものである。
の不揮発性メモリセルにプログラミング電圧を供給する
方法、及びこのような方法を実行する集積構造に関する
ものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍ装置は、メモリセルのフローティングゲートに電子を
注入することにより又はフローティングゲートから電子
を除去することにより２つの論理状態の一方又は他方の
状態にプログラムすることができる。後者の処理はＥＥ
ＰＲＯＭでは”書き込み”と言い、フラッシュＥＥＰＲ
ＯＭでは”消去”と言う。
Ｍ装置は、メモリセルのフローティングゲートに電子を
注入することにより又はフローティングゲートから電子
を除去することにより２つの論理状態の一方又は他方の
状態にプログラムすることができる。後者の処理はＥＥ
ＰＲＯＭでは”書き込み”と言い、フラッシュＥＥＰＲ
ＯＭでは”消去”と言う。
【０００３】セルのフローティングゲートからの電子の
除去は、電子をフローティングゲートから”トンネル酸
化膜”と称す薄い酸化領域を経て下側のＮ＋拡散領域内
（フラッシュＥＥＰＲＯＭ装置の場合にはセルのソース
領域を構成し、ＥＥＰＲＯＭ装置の場合にはセルのソー
ス又はドレイン領域を構成する）へトンネリングさせる
ことにより達成される。電子のトンネリングは、フロー
ティングゲートと前記下側拡散領域との間の電位差を負
にするとともにその絶対値をセル特性により決まる値よ
り大きくすれば生ずる。
除去は、電子をフローティングゲートから”トンネル酸
化膜”と称す薄い酸化領域を経て下側のＮ＋拡散領域内
（フラッシュＥＥＰＲＯＭ装置の場合にはセルのソース
領域を構成し、ＥＥＰＲＯＭ装置の場合にはセルのソー
ス又はドレイン領域を構成する）へトンネリングさせる
ことにより達成される。電子のトンネリングは、フロー
ティングゲートと前記下側拡散領域との間の電位差を負
にするとともにその絶対値をセル特性により決まる値よ
り大きくすれば生ずる。
【０００４】従来の技術ではセルのコントロールゲート
（フローティングゲートに容量結合されている）を接地
するとともに下側拡散領域の電位を１０Ｖより高い値に
上昇させる。しかし、拡散領域電位をこのような値に上
昇させると、バンド−バンドトンネリングによりかなり
大きなリーク電流が生じ、単一電源によりメモリ装置を
プログラムすることが不可能になり、またメモリ装置を
電池給電環境で使用することが不可能になる。
（フローティングゲートに容量結合されている）を接地
するとともに下側拡散領域の電位を１０Ｖより高い値に
上昇させる。しかし、拡散領域電位をこのような値に上
昇させると、バンド−バンドトンネリングによりかなり
大きなリーク電流が生じ、単一電源によりメモリ装置を
プログラムすることが不可能になり、またメモリ装置を
電池給電環境で使用することが不可能になる。
【０００５】このような問題を解消するために、コント
ロールゲートの電位をメモリ装置の内部回路により発生
させた−６Ｖ〜−８Ｖ（接地基準電圧に対し）の負値に
低下させるとともに、トンネル酸化膜の下側のＮ＋拡散
領域の電位を、例えばメモリ装置の電源電圧値に対応す
る中位の高さの値に上昇させる他の技術が提案されてい
る。
ロールゲートの電位をメモリ装置の内部回路により発生
させた−６Ｖ〜−８Ｖ（接地基準電圧に対し）の負値に
低下させるとともに、トンネル酸化膜の下側のＮ＋拡散
領域の電位を、例えばメモリ装置の電源電圧値に対応す
る中位の高さの値に上昇させる他の技術が提案されてい
る。
【０００６】この技術を実施する回路は米国特許第５０
７７６９１号に開示されている。この装置は３つのＰチ
ャネルＭＯＳＦＥＴを具え、そのうちの２つのＭＯＳＦ
ＥＴを、正高電圧源（Ｖｐｐ）の出力端子と、接地され
たソースを有するＮチャネルＭＯＳＦＥＴとの間に直列
に接続するとともに、第３のＭＯＳＦＥＴを前記２つの
ＭＯＦＥＴの共通ノードと負高電圧源（Ｖｎｎ）の出力
端子との間に接続する。３つのＭＯＳＦＥＴが接続され
た共通ノードがプログラムすべきセルのコントロールゲ
ートに接続されたコントロールゲートライン又はワード
ラインを構成する。Ｖｐｐ及びＶｎｎ電圧源はメモリ装
置の内部、一般にチップの周辺部に位置するチャージポ
ンプ又は電圧ブースタで構成される。
７７６９１号に開示されている。この装置は３つのＰチ
ャネルＭＯＳＦＥＴを具え、そのうちの２つのＭＯＳＦ
ＥＴを、正高電圧源（Ｖｐｐ）の出力端子と、接地され
たソースを有するＮチャネルＭＯＳＦＥＴとの間に直列
に接続するとともに、第３のＭＯＳＦＥＴを前記２つの
ＭＯＦＥＴの共通ノードと負高電圧源（Ｖｎｎ）の出力
端子との間に接続する。３つのＭＯＳＦＥＴが接続され
た共通ノードがプログラムすべきセルのコントロールゲ
ートに接続されたコントロールゲートライン又はワード
ラインを構成する。Ｖｐｐ及びＶｎｎ電圧源はメモリ装
置の内部、一般にチップの周辺部に位置するチャージポ
ンプ又は電圧ブースタで構成される。
【０００７】電子をプログラムすべきセルのフローティ
ングゲートに転送するためには、Ｖｐｐを発生するチャ
ージポンプを駆動し、Ｖｐｐとコントロールゲートライ
ンとの間に接続されたＭＯＳＦＥＴをオンにするととも
に他の２つのＭＯＳＦＥＴをオフに維持し、且つＶｎｎ
を発生するチャージポンプを不差動にする。このように
すると、電圧Ｖｐｐをコントロールゲートラインに転送
することができる。
ングゲートに転送するためには、Ｖｐｐを発生するチャ
ージポンプを駆動し、Ｖｐｐとコントロールゲートライ
ンとの間に接続されたＭＯＳＦＥＴをオンにするととも
に他の２つのＭＯＳＦＥＴをオフに維持し、且つＶｎｎ
を発生するチャージポンプを不差動にする。このように
すると、電圧Ｖｐｐをコントロールゲートラインに転送
することができる。
【０００８】電子をプログラムすべきセルのフローティ
ングゲートから除去するためには、Ｖｎｎを発生するチ
ャージポンプを駆動し、２つの直列接続ＭＯＳＦＥＴを
オフに維持するとともに第３のＭＯＳＦＥＴをオンにし
て、Ｖｎｎをコントロールゲートラインに転送しうるよ
うにする。コントロールゲートラインに有効に転送され
る電圧は、実際には、第３ＭＯＳＦＥＴのゲートに供給
される電圧からそのしきい値電圧（ＰチャネルＭＯＳＦ
ＥＴを使用するため負）を引いた値により与えられる。
第３ＭＯＳＦＥＴのゲート電圧は決してＶｎｎに等しく
ならない。その理由は、長い相互接続ライン及び選択ト
ランジスタの存在のためにＶｎｎチャージポンプの出力
端子と第３ＭＯＳＥＴのゲートとの間に常に電圧降下が
発生し、その結果第３ＭＯＳＦＥＴのゲート電圧が絶対
値でＶｎｎより低くなるためである。
ングゲートから除去するためには、Ｖｎｎを発生するチ
ャージポンプを駆動し、２つの直列接続ＭＯＳＦＥＴを
オフに維持するとともに第３のＭＯＳＦＥＴをオンにし
て、Ｖｎｎをコントロールゲートラインに転送しうるよ
うにする。コントロールゲートラインに有効に転送され
る電圧は、実際には、第３ＭＯＳＦＥＴのゲートに供給
される電圧からそのしきい値電圧（ＰチャネルＭＯＳＦ
ＥＴを使用するため負）を引いた値により与えられる。
第３ＭＯＳＦＥＴのゲート電圧は決してＶｎｎに等しく
ならない。その理由は、長い相互接続ライン及び選択ト
ランジスタの存在のためにＶｎｎチャージポンプの出力
端子と第３ＭＯＳＥＴのゲートとの間に常に電圧降下が
発生し、その結果第３ＭＯＳＦＥＴのゲート電圧が絶対
値でＶｎｎより低くなるためである。
【０００９】更に第３ＭＯＳＦＥＴはコントロールゲー
トラインに接続されたソース及び接地された基体、即ち
Ｎウエル（その中にＰチャネルＭＯＳＦＥＴを設け
る）、を有するため、そのしきい値電圧（絶対値）が増
大し、コントロールゲートラインに有効に転送される電
圧がこのＭＯＳＦＥＴのゲートに供給される電圧より２
〜３Ｖ高くなりうる。この値は電子のトンネリングを開
始させるのに十分な負になりえない。
トラインに接続されたソース及び接地された基体、即ち
Ｎウエル（その中にＰチャネルＭＯＳＦＥＴを設け
る）、を有するため、そのしきい値電圧（絶対値）が増
大し、コントロールゲートラインに有効に転送される電
圧がこのＭＯＳＦＥＴのゲートに供給される電圧より２
〜３Ｖ高くなりうる。この値は電子のトンネリングを開
始させるのに十分な負になりえない。
【００１０】上述の問題に対する一つの可能な解決方法
は、回路の複雑度及び総メモリチップ面積の増大と言う
犠牲を払って第３ＭＯＳＦＥＴのゲート電圧を昇圧させ
るものである。
は、回路の複雑度及び総メモリチップ面積の増大と言う
犠牲を払って第３ＭＯＳＦＥＴのゲート電圧を昇圧させ
るものである。
【００１１】
【発明が解決しようとする課題】上述した従来の技術に
鑑み、本発明の目的は、総チップ面積を大きく増大する
必要なしに上述の問題を解消することができ、且つ集積
構造で実施するのに好適な、不揮発性メモリ装置内の不
揮発性メモリセルに負電圧を供給する方法を提供するこ
とにある。
鑑み、本発明の目的は、総チップ面積を大きく増大する
必要なしに上述の問題を解消することができ、且つ集積
構造で実施するのに好適な、不揮発性メモリ装置内の不
揮発性メモリセルに負電圧を供給する方法を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明は、このような目
的を達成するために、不揮発性メモリ装置内のフローテ
ィングゲート及びコントロールゲートを有する不揮発性
メモリセルに負プログラミング電圧を供給するに当た
り、キャパシタの第１極板を正高電圧源に接続するとと
もに、少なくとも一つのメモリセルのコントロールゲー
トにも接続されたこのキャパシタの第２極板を基準電圧
源に接続してこのキャパシタを正の高電圧に充電し、次
いでこのキャパシタの第１極板を基準電圧源に接続する
とともにこのキャパシタの第２極板を基準電圧源から切
り離して前記第２極板に負電圧を得ることを特徴とす
る。
的を達成するために、不揮発性メモリ装置内のフローテ
ィングゲート及びコントロールゲートを有する不揮発性
メモリセルに負プログラミング電圧を供給するに当た
り、キャパシタの第１極板を正高電圧源に接続するとと
もに、少なくとも一つのメモリセルのコントロールゲー
トにも接続されたこのキャパシタの第２極板を基準電圧
源に接続してこのキャパシタを正の高電圧に充電し、次
いでこのキャパシタの第１極板を基準電圧源に接続する
とともにこのキャパシタの第２極板を基準電圧源から切
り離して前記第２極板に負電圧を得ることを特徴とす
る。
【００１３】本発明は、更に、フローティングゲート及
びコントロールゲートを有するメモリセルのマトリクス
を具え、該マトリクスは複数のワードラインを具え、各
ワードラインが複数のメモリセルのコントロールゲート
に接続されている不揮発性メモリ装置内に集積するのに
好適な、不揮発性メモリセルに負プログラム電圧を供給
する装置において、キャパシタと、該キャパシタの第１
極板を正高電圧源又は基準電圧源に交互に接続する第１
スイッチング手段と、前記ワードラインの少なくとも一
つにも接続された前記キャパシタの第２極板を基準電圧
源に交互に接続又は切り離す第２スイッチング手段とで
構成された少なくとも一つの基本回路を具えていること
を特徴とする。
びコントロールゲートを有するメモリセルのマトリクス
を具え、該マトリクスは複数のワードラインを具え、各
ワードラインが複数のメモリセルのコントロールゲート
に接続されている不揮発性メモリ装置内に集積するのに
好適な、不揮発性メモリセルに負プログラム電圧を供給
する装置において、キャパシタと、該キャパシタの第１
極板を正高電圧源又は基準電圧源に交互に接続する第１
スイッチング手段と、前記ワードラインの少なくとも一
つにも接続された前記キャパシタの第２極板を基準電圧
源に交互に接続又は切り離す第２スイッチング手段とで
構成された少なくとも一つの基本回路を具えていること
を特徴とする。
【００１４】上述した構成によれば、前記基本回路は限
定された面積を有し、メモリ装置の各ワードラインの端
に各別の基本回路（”局部”負電圧チャージポンプとし
て働く）を接続し、選択されたワードラインに接続され
たメモリセルをプログラムするのに必要な負電圧をこの
ワードラインに直接発生させることができる。この場合
には、メモリ装置に正電圧チャージポンプを設ける必要
があるだけである。
定された面積を有し、メモリ装置の各ワードラインの端
に各別の基本回路（”局部”負電圧チャージポンプとし
て働く）を接続し、選択されたワードラインに接続され
たメモリセルをプログラムするのに必要な負電圧をこの
ワードラインに直接発生させることができる。この場合
には、メモリ装置に正電圧チャージポンプを設ける必要
があるだけである。
【００１５】或いは又、基本回路を”局部”電圧ブース
タとして用いて、ワードラインと慣例の負電圧チャージ
ポンプの出力端子との間に直列に接続された選択トラン
ジスタのゲート電極をオーバドライブさせることもでき
る。
タとして用いて、ワードラインと慣例の負電圧チャージ
ポンプの出力端子との間に直列に接続された選択トラン
ジスタのゲート電極をオーバドライブさせることもでき
る。
【００１６】”局部”負電圧チャージポンプとして働く
一つの基本回路を一群のワードラインに関連させ、この
群の各ワードラインに直列に接続された選択トランジス
タのゲートを”局部”電圧ブースタとして働く各別の基
本回路によりオーバドライブするよう上記の２つの構成
例を組み合わせることもできる。この場合には、最初に
述べた構成例のように、負電圧チャージポンプをチップ
の周囲に必要としない。
一つの基本回路を一群のワードラインに関連させ、この
群の各ワードラインに直列に接続された選択トランジス
タのゲートを”局部”電圧ブースタとして働く各別の基
本回路によりオーバドライブするよう上記の２つの構成
例を組み合わせることもできる。この場合には、最初に
述べた構成例のように、負電圧チャージポンプをチップ
の周囲に必要としない。
【００１７】
【実施例】以下図面を参照して本発明を３つの異なる実
施例について説明するが、本発明はこれらの実施例に限
定されるものではない。
施例について説明するが、本発明はこれらの実施例に限
定されるものではない。
【００１８】図１は、正高電圧源Ｖｐｐから出発して負
電圧を発生させる本発明の基本回路１を示す。回路１
は、ドレインが正高電圧供給ラインに、ソースが第１ノ
ードＡに接続された第１ＭＯＳＦＥＴ ＴＸと、ドレイ
ンがノードＡに、ソースが基準電圧ラインＧＮＤに接続
された第２ＭＯＳＦＥＴ ＴＹと、ドレインが基準電圧
ラインＧＮＤに、ソースが基本回路１の負電圧出力端子
を構成しコントロールゲートラインＣＧ（メモリマトリ
クスのワードラインを構成する）が接続される第２ノー
ドＢに接続された第３ＭＯＳＦＥＴ ＴＢとを具え、ノ
ードＡ及びノードＢ間にキャパシタＣを接続する。不揮
発性メモリセル（図示せず）のコントロールゲートをコ
ントロールゲートラインＣＧに接続する。ソースがＶｐ
ｐに、ドレインがノードＢに接続された第４ＭＯＳＦＥ
Ｔ ＴＡも示してあり、既知のように、このＭＯＳＦＥ
Ｔは、電子をコントロールゲートラインＣＧに接続され
たメモリセルのフローティングゲートに転送する必要が
あるとき、電圧ＶｐｐをコントロールゲートラインＣＧ
に転送するのに使用されるものである。図１の実施例で
はＴＡ及びＴＢはＰチャネルＭＯＳＦＥＴであり、ＴＸ
及びＴＹは高電圧ＮチャネルＭＯＳＦＥＴであるが、Ｔ
Ｘ及びＴＹは両方ともＰチャネルＭＯＳＦＥＴにするこ
ともでき、また一方をＰチャネル及び他方をＮチャネル
ＭＯＳＦＥＴにすることもできる。高電圧供給ラインＶ
ｐｐは外部高電圧源に接続することができ、またメモリ
装置に外部から供給された電圧をメモリセルのフローテ
ィングゲートへのトンネリングによる電子の転送（ＥＥ
ＰＲＯＭ）又はホットエレクトロンによる電子の転送
（フラッシュＥＥＰＲＯＭ）を決定するのに十分な値に
上昇させる慣例のチャージポンプ（図示せず）の出力端
子に接続することもできる。このチャージポンプは通常
メモリ装置の周辺部に配置される。
電圧を発生させる本発明の基本回路１を示す。回路１
は、ドレインが正高電圧供給ラインに、ソースが第１ノ
ードＡに接続された第１ＭＯＳＦＥＴ ＴＸと、ドレイ
ンがノードＡに、ソースが基準電圧ラインＧＮＤに接続
された第２ＭＯＳＦＥＴ ＴＹと、ドレインが基準電圧
ラインＧＮＤに、ソースが基本回路１の負電圧出力端子
を構成しコントロールゲートラインＣＧ（メモリマトリ
クスのワードラインを構成する）が接続される第２ノー
ドＢに接続された第３ＭＯＳＦＥＴ ＴＢとを具え、ノ
ードＡ及びノードＢ間にキャパシタＣを接続する。不揮
発性メモリセル（図示せず）のコントロールゲートをコ
ントロールゲートラインＣＧに接続する。ソースがＶｐ
ｐに、ドレインがノードＢに接続された第４ＭＯＳＦＥ
Ｔ ＴＡも示してあり、既知のように、このＭＯＳＦＥ
Ｔは、電子をコントロールゲートラインＣＧに接続され
たメモリセルのフローティングゲートに転送する必要が
あるとき、電圧ＶｐｐをコントロールゲートラインＣＧ
に転送するのに使用されるものである。図１の実施例で
はＴＡ及びＴＢはＰチャネルＭＯＳＦＥＴであり、ＴＸ
及びＴＹは高電圧ＮチャネルＭＯＳＦＥＴであるが、Ｔ
Ｘ及びＴＹは両方ともＰチャネルＭＯＳＦＥＴにするこ
ともでき、また一方をＰチャネル及び他方をＮチャネル
ＭＯＳＦＥＴにすることもできる。高電圧供給ラインＶ
ｐｐは外部高電圧源に接続することができ、またメモリ
装置に外部から供給された電圧をメモリセルのフローテ
ィングゲートへのトンネリングによる電子の転送（ＥＥ
ＰＲＯＭ）又はホットエレクトロンによる電子の転送
（フラッシュＥＥＰＲＯＭ）を決定するのに十分な値に
上昇させる慣例のチャージポンプ（図示せず）の出力端
子に接続することもできる。このチャージポンプは通常
メモリ装置の周辺部に配置される。
【００１９】電子を、コントロールゲートがコントロー
ルゲートラインＣＧに接続された選択されたセルのフロ
ーティングゲートに転送する必要があるときは、ＭＯＳ
ＦＥＴ ＴＡのゲート電極に基準電圧ＧＮＤを供給して
このＭＯＳＦＥＴをターンオンさせるとともに、ＭＯＳ
ＦＥＴ ＴＢのゲート電極に高電圧Ｖｐｐを供給してこ
のＭＯＳＦＥＴをオフに維持する。この状態ではコント
ロールゲートラインＣＧの電圧がＶｐｐに上昇する。こ
の状態では充電すべき寄生キャパシタンスを減少させる
ために、ＭＯＳＦＥＴ ＴＸ及びＴＹをオフ状態に維持
してノードＡをフローティング状態のままにする必要が
ある。
ルゲートラインＣＧに接続された選択されたセルのフロ
ーティングゲートに転送する必要があるときは、ＭＯＳ
ＦＥＴ ＴＡのゲート電極に基準電圧ＧＮＤを供給して
このＭＯＳＦＥＴをターンオンさせるとともに、ＭＯＳ
ＦＥＴ ＴＢのゲート電極に高電圧Ｖｐｐを供給してこ
のＭＯＳＦＥＴをオフに維持する。この状態ではコント
ロールゲートラインＣＧの電圧がＶｐｐに上昇する。こ
の状態では充電すべき寄生キャパシタンスを減少させる
ために、ＭＯＳＦＥＴ ＴＸ及びＴＹをオフ状態に維持
してノードＡをフローティング状態のままにする必要が
ある。
【００２０】電子をワードラインＣＧに属する選択され
たセルのフローティングゲートから除去する必要がある
ときは、ＴＡをターンオフするとともに、ＴＢ及びＴＸ
をそれらのゲート電極にそれぞれ電圧ＧＮＤ及びＶｐｐ
を供給してターンオンさせる。この状態ではノードＡが
電圧Ｖｐｐに接続され、ノードＢが接地され、これによ
りキャパシタＣが電圧Ｖｐｐに充電される。ＴＸがＰチ
ャネルＭＯＳＦＥＴである場合には、これをターンオン
させるためにはそのゲート電極に基準電圧ＧＮＤを供給
する必要がある。キャパシタＣが充電されたのちに、Ｔ
Ｘ及びＴＢをターンオフし、ＴＹをターンオンさせてノ
ードＡの電位をＶｐｐからＧＮＤに低下させる。このと
き電荷保存のためにノードＢの電位（即ちコントロール
ゲートラインＣＧの電位）は、キャパシタＣに蓄積され
た電荷がキャパシタＣとコントロールゲートラインＣＧ
及びＭＯＳＦＥＴ ＴＡ及びＴＢに関連する寄生キャパ
シタンスとで分割されて決まる負電位に低下する。Ｃの
値が前記寄生キャパシタンスに比較して高いほど、この
負電位は−Ｖｐｐに良好に近似する。メモリセルのコン
トロールゲートキャパシタンスはセルの能動領域面積
（実際には全セル面積の小部分）により本質的に決まる
ため、及び電子トンネリングを開始させるにはコントロ
ールゲートラインＣＧに−０．５Ｖｐｐ〜０．７Ｖｐｐ
の負電位で十分であるため、キャパシタＣの値を著しく
高くする必要はなく、全メモリチップ面積が過度に大き
くなることはない。例えば、メモリ装置を０．８μm 技
術で製造し、且つキャパシタＣを、メモリセルのフロー
ティングゲート及びコントロールゲートを構成する２つ
のポリシリコン層をその極板として用いて得る場合に
は、キャパシタＣが少なくとも１ビット当たり、即ちコ
ントロールゲートラインＣＧに接続された各セル毎に３
μm2の面積を有するものとすれば、約−０．５Ｖｐｐの
フローティング電位をコントロールゲートラインＣＧに
得ることができる。この値はセル面積（ＥＥＰＲＯＭ装
置の場合には１５μm2〜２０μm2、フラッシュＥＥＰＲ
ＯＭの場合には７μm2〜１２μm2）に匹敵する。キャパ
シタＣは極板として一つのポリシリコン層及び下側Ｎ型
拡散領域を用いて得ることもできる。更に、ノードＡの
電位が決して負値に低下しないため、キャパシタＣはポ
リシリコン層とＰ型基板内の反転層との間に得ることも
できる。
たセルのフローティングゲートから除去する必要がある
ときは、ＴＡをターンオフするとともに、ＴＢ及びＴＸ
をそれらのゲート電極にそれぞれ電圧ＧＮＤ及びＶｐｐ
を供給してターンオンさせる。この状態ではノードＡが
電圧Ｖｐｐに接続され、ノードＢが接地され、これによ
りキャパシタＣが電圧Ｖｐｐに充電される。ＴＸがＰチ
ャネルＭＯＳＦＥＴである場合には、これをターンオン
させるためにはそのゲート電極に基準電圧ＧＮＤを供給
する必要がある。キャパシタＣが充電されたのちに、Ｔ
Ｘ及びＴＢをターンオフし、ＴＹをターンオンさせてノ
ードＡの電位をＶｐｐからＧＮＤに低下させる。このと
き電荷保存のためにノードＢの電位（即ちコントロール
ゲートラインＣＧの電位）は、キャパシタＣに蓄積され
た電荷がキャパシタＣとコントロールゲートラインＣＧ
及びＭＯＳＦＥＴ ＴＡ及びＴＢに関連する寄生キャパ
シタンスとで分割されて決まる負電位に低下する。Ｃの
値が前記寄生キャパシタンスに比較して高いほど、この
負電位は−Ｖｐｐに良好に近似する。メモリセルのコン
トロールゲートキャパシタンスはセルの能動領域面積
（実際には全セル面積の小部分）により本質的に決まる
ため、及び電子トンネリングを開始させるにはコントロ
ールゲートラインＣＧに−０．５Ｖｐｐ〜０．７Ｖｐｐ
の負電位で十分であるため、キャパシタＣの値を著しく
高くする必要はなく、全メモリチップ面積が過度に大き
くなることはない。例えば、メモリ装置を０．８μm 技
術で製造し、且つキャパシタＣを、メモリセルのフロー
ティングゲート及びコントロールゲートを構成する２つ
のポリシリコン層をその極板として用いて得る場合に
は、キャパシタＣが少なくとも１ビット当たり、即ちコ
ントロールゲートラインＣＧに接続された各セル毎に３
μm2の面積を有するものとすれば、約−０．５Ｖｐｐの
フローティング電位をコントロールゲートラインＣＧに
得ることができる。この値はセル面積（ＥＥＰＲＯＭ装
置の場合には１５μm2〜２０μm2、フラッシュＥＥＰＲ
ＯＭの場合には７μm2〜１２μm2）に匹敵する。キャパ
シタＣは極板として一つのポリシリコン層及び下側Ｎ型
拡散領域を用いて得ることもできる。更に、ノードＡの
電位が決して負値に低下しないため、キャパシタＣはポ
リシリコン層とＰ型基板内の反転層との間に得ることも
できる。
【００２１】ＭＯＳＦＥＴ ＴＡはソースとドレインと
の間の２Ｖｐｐの電圧に耐えるものとする必要がある。
或いはＭＯＳＦＥＴ ＴＡのソースを、ＴＹがターンオ
ンする前にＶｐｐ発生チャージポンプの出力端子から切
り離すことができる。
の間の２Ｖｐｐの電圧に耐えるものとする必要がある。
或いはＭＯＳＦＥＴ ＴＡのソースを、ＴＹがターンオ
ンする前にＶｐｐ発生チャージポンプの出力端子から切
り離すことができる。
【００２２】更に、ＴＹの導通度を変調することによ
り、コントロールゲートラインＣＧに供給される電圧パ
ルスの波形を制御する、即ちパルス縁を鋭くする又はな
めらかにすることができる。
り、コントロールゲートラインＣＧに供給される電圧パ
ルスの波形を制御する、即ちパルス縁を鋭くする又はな
めらかにすることができる。
【００２３】メモリマトリクスの各ワードラインに各別
の基本回路１を設けることにより、メモリセルをプログ
ラムするのに負電圧チャージポンプが不要になる。これ
は、基本回路１により負電圧がプログラムすべきセルの
選択されたワードラインに直接発生されるからである。
の基本回路１を設けることにより、メモリセルをプログ
ラムするのに負電圧チャージポンプが不要になる。これ
は、基本回路１により負電圧がプログラムすべきセルの
選択されたワードラインに直接発生されるからである。
【００２４】図２は、上述の前実施例と相違して、Ｖｐ
ｐから出発して負電圧を発生する単一の基本回路２を一
群のコントロールゲートラインＣＧ１−ＣＧｎに関連さ
せた本発明の他の実施例を示す。
ｐから出発して負電圧を発生する単一の基本回路２を一
群のコントロールゲートラインＣＧ１−ＣＧｎに関連さ
せた本発明の他の実施例を示す。
【００２５】２つのＭＯＳＦＥＴ ＴＸ及びＴＹ及びキ
ャパシタＣは前実施例につき述べたものと同一である。
しかし、本例ではキャパシタＣの一方の極板をノード
Ｂ’に接続し、このノードに複数のＰチャネル選択ＭＯ
ＳＦＥＴ ＴＣＩ−ＴＣｎのドレインをラインＬを経て
接続し、これらのＭＯＳＦＥＴ ＴＣ１−ＴＣｎのそれ
ぞれのソースを各別のコントロールゲートラインＣＧ１
−ＣＧｎに接続する。ＰチャネルＭＯＳＦＥＴ ＴＺの
ソースもノードＢ’に接続し、そのドレインを基準電圧
ラインＧＮＤに接続する。各コントロールゲートライン
ＣＧ１−ＣＧｎに一対のＰチャネルＭＯＳＦＥＴ ＴＡ
１−ＴＡｎ及びＴＢ１−ＴＢｎを接続する。これらのＭ
ＯＳＦＥＴはメモリセルのフローティングゲートに電子
を転送する動作フェーズ中既知のように使用される。
ャパシタＣは前実施例につき述べたものと同一である。
しかし、本例ではキャパシタＣの一方の極板をノード
Ｂ’に接続し、このノードに複数のＰチャネル選択ＭＯ
ＳＦＥＴ ＴＣＩ−ＴＣｎのドレインをラインＬを経て
接続し、これらのＭＯＳＦＥＴ ＴＣ１−ＴＣｎのそれ
ぞれのソースを各別のコントロールゲートラインＣＧ１
−ＣＧｎに接続する。ＰチャネルＭＯＳＦＥＴ ＴＺの
ソースもノードＢ’に接続し、そのドレインを基準電圧
ラインＧＮＤに接続する。各コントロールゲートライン
ＣＧ１−ＣＧｎに一対のＰチャネルＭＯＳＦＥＴ ＴＡ
１−ＴＡｎ及びＴＢ１−ＴＢｎを接続する。これらのＭ
ＯＳＦＥＴはメモリセルのフローティングゲートに電子
を転送する動作フェーズ中既知のように使用される。
【００２６】各ＭＯＳＦＥＴ ＴＣ１−ＴＣｎのゲート
電極ＢＩ−Ｂｎを基本回路２と同一の構成の各別の電圧
ブースタ回路ＶＢ１−ＶＢｎに接続する。各回路ＶＢ１
−ＶＢｎは、実際にはＴＸ及びＴＹと同様にＶｐｐライ
ン及びＧＮＤライン間に直列に接続された２つのＮチャ
ネルＭＯＳＦＥＴ ＴＥ１−ＴＥｎ及びＴＦ１−ＴＦｎ
により構成され、ＴＥ１−ＴＥｎ及びＴＦ１−ＴＦｎが
接続された共通ノードＡ１−ＡｎをキャパシタＣ１−Ｃ
ｎの第１極板に接続し、ＣＩ−Ｃｎの第２極板をＭＯＳ
ＦＥＴ ＴＣ１−ＴＣｎのゲート電極Ｂ１−Ｂｎに、及
びＭＯＳＦＥＴＴＺに等価のＰチャネルＭＯＳＦＥＴ
ＴＤ１−ＴＤｎのソースに接続し、ＴＤ１−ＴＤｎのド
レインを基準電圧ラインＧＮＤに接続する。
電極ＢＩ−Ｂｎを基本回路２と同一の構成の各別の電圧
ブースタ回路ＶＢ１−ＶＢｎに接続する。各回路ＶＢ１
−ＶＢｎは、実際にはＴＸ及びＴＹと同様にＶｐｐライ
ン及びＧＮＤライン間に直列に接続された２つのＮチャ
ネルＭＯＳＦＥＴ ＴＥ１−ＴＥｎ及びＴＦ１−ＴＦｎ
により構成され、ＴＥ１−ＴＥｎ及びＴＦ１−ＴＦｎが
接続された共通ノードＡ１−ＡｎをキャパシタＣ１−Ｃ
ｎの第１極板に接続し、ＣＩ−Ｃｎの第２極板をＭＯＳ
ＦＥＴ ＴＣ１−ＴＣｎのゲート電極Ｂ１−Ｂｎに、及
びＭＯＳＦＥＴＴＺに等価のＰチャネルＭＯＳＦＥＴ
ＴＤ１−ＴＤｎのソースに接続し、ＴＤ１−ＴＤｎのド
レインを基準電圧ラインＧＮＤに接続する。
【００２７】電子を選択されたコントロールゲートライ
ン、例えばＣＧ１に接続されたメモリセルのフローティ
ングゲートに転送する場合には、ＭＯＳＦＥＴ ＴＣ１
−ＴＣｎをオフに維持し、ＴＡ２−ＴＡｎ及びＴＢ１−
ＴＢｎもオフに維持するとともに、ＴＡ１をターンオン
して電圧ＶｐｐをコントロールゲートラインＣＧ１に転
送する。
ン、例えばＣＧ１に接続されたメモリセルのフローティ
ングゲートに転送する場合には、ＭＯＳＦＥＴ ＴＣ１
−ＴＣｎをオフに維持し、ＴＡ２−ＴＡｎ及びＴＢ１−
ＴＢｎもオフに維持するとともに、ＴＡ１をターンオン
して電圧ＶｐｐをコントロールゲートラインＣＧ１に転
送する。
【００２８】電子を選択されたコントロールゲートライ
ン、例えばＣＧ１に接続されたメモリセルのフローティ
ングゲートから除去する場合には、ＭＯＳＦＥＴ ＴＡ
１−ＴＡｎ及びＴＢ１−ＴＢｎの全てをオフに維持し、
ＭＯＳＦＥＴ ＴＣ１−ＴＣｎも最初はオフ状態に維持
する。キャパシタＣを、ＭＯＳＦＥＴ ＴＸ及びＴＺを
駆動するとともにＭＯＳＦＥＴ ＴＹを滅勢してＶｐｐ
に充電する。このようにすると、ノードＡの電位がＶｐ
ｐで与えられ、ノードＢ’及びラインＬが接地される。
ン、例えばＣＧ１に接続されたメモリセルのフローティ
ングゲートから除去する場合には、ＭＯＳＦＥＴ ＴＡ
１−ＴＡｎ及びＴＢ１−ＴＢｎの全てをオフに維持し、
ＭＯＳＦＥＴ ＴＣ１−ＴＣｎも最初はオフ状態に維持
する。キャパシタＣを、ＭＯＳＦＥＴ ＴＸ及びＴＺを
駆動するとともにＭＯＳＦＥＴ ＴＹを滅勢してＶｐｐ
に充電する。このようにすると、ノードＡの電位がＶｐ
ｐで与えられ、ノードＢ’及びラインＬが接地される。
【００２９】次いで、ＭＯＳＦＥＴ ＴＥ１及びＴＤ１
をターンオンし（ＴＦ１はオフに維持する）、電圧ブー
スタ回路ＶＢ１を駆動してキャパシタＣ１をＶｐｐに充
電する。Ｃ１がＶｐｐに充電されたのちに、ＭＯＳＦＥ
Ｔ ＴＥ１及びＴＤ１をターンオフ及びＴＦ１をターン
オンさせて、ＴＣ１のゲート電極Ｂ１の電位を、第１の
実施例につき述べた理由により、約−Ｖｐｐに低下させ
る。
をターンオンし（ＴＦ１はオフに維持する）、電圧ブー
スタ回路ＶＢ１を駆動してキャパシタＣ１をＶｐｐに充
電する。Ｃ１がＶｐｐに充電されたのちに、ＭＯＳＦＥ
Ｔ ＴＥ１及びＴＤ１をターンオフ及びＴＦ１をターン
オンさせて、ＴＣ１のゲート電極Ｂ１の電位を、第１の
実施例につき述べた理由により、約−Ｖｐｐに低下させ
る。
【００３０】次いでＴＸ及びＴＺをターンオフ及びＴＹ
をターンオンさせて、ノードＢ’の電位を−Ｖｐｐに低
下させる。これがため、ＭＯＳＦＥＴ ＴＣ１がこの負
電圧をコントロールゲートラインＣＧ１に転送すること
ができる。他の電圧ブースタ回路ＶＢ２−ＶＢｎは不作
動であるため、ＭＯＳＦＥＴ ＴＣ２−ＴＣｎはオフ状
態にあり、ノードＢ’及びラインＬの負電圧を選択され
てないコントロールゲートラインＣＧ２−ＣＧｎに転送
しない。
をターンオンさせて、ノードＢ’の電位を−Ｖｐｐに低
下させる。これがため、ＭＯＳＦＥＴ ＴＣ１がこの負
電圧をコントロールゲートラインＣＧ１に転送すること
ができる。他の電圧ブースタ回路ＶＢ２−ＶＢｎは不作
動であるため、ＭＯＳＦＥＴ ＴＣ２−ＴＣｎはオフ状
態にあり、ノードＢ’及びラインＬの負電圧を選択され
てないコントロールゲートラインＣＧ２−ＣＧｎに転送
しない。
【００３１】電子が選択されたセルのフローティングゲ
ートから除去されたのちに、ＭＯＳＦＥＴ ＴＺをター
ンオンさせてラインＬを接地させる。Ｃ１−Ｃｎの大き
さをを適切に設計することにより、ＴＣ１−ＴＣｎのゲ
ート電極Ｂ１−Ｂｎをオーバライブして、ノードＢ’の
全電圧をコントロールゲートラインＣＧ１−ＣＧｎに転
送できるようにすることができる。
ートから除去されたのちに、ＭＯＳＦＥＴ ＴＺをター
ンオンさせてラインＬを接地させる。Ｃ１−Ｃｎの大き
さをを適切に設計することにより、ＴＣ１−ＴＣｎのゲ
ート電極Ｂ１−Ｂｎをオーバライブして、ノードＢ’の
全電圧をコントロールゲートラインＣＧ１−ＣＧｎに転
送できるようにすることができる。
【００３２】図３は第３の実施例を示し、本例では図２
の実施例と相違して、複数群のコントロールゲートライ
ンＣＧ１−ＣＧｎを同一の選択ＭＯＳＦＥＴ ＴＣ１−
ＴＣｎのソースに並列に接続する。この構成はメモリ装
置の面積の低減を可能にし、ＥＥＰＲＯＭ装置に特に好
適である。
の実施例と相違して、複数群のコントロールゲートライ
ンＣＧ１−ＣＧｎを同一の選択ＭＯＳＦＥＴ ＴＣ１−
ＴＣｎのソースに並列に接続する。この構成はメモリ装
置の面積の低減を可能にし、ＥＥＰＲＯＭ装置に特に好
適である。
【００３３】図３の回路は図２の回路と正確に同一に動
作する。図２の実施例との相違点は、電子を所定の群の
一コントロールゲートラインに属するメモリセルのフロ
ーティングゲートから除去する際に、ノードＢ’の負電
圧がこの群の全てのコントロールゲートラインに同時に
供給される点だけである。しかし、選択されてないセル
がこの事実により影響されることはなく、それは各ＥＥ
ＰＲＯＭセルが選択トランジスタと関連し、非選択セル
と絶縁されるからである。
作する。図２の実施例との相違点は、電子を所定の群の
一コントロールゲートラインに属するメモリセルのフロ
ーティングゲートから除去する際に、ノードＢ’の負電
圧がこの群の全てのコントロールゲートラインに同時に
供給される点だけである。しかし、選択されてないセル
がこの事実により影響されることはなく、それは各ＥＥ
ＰＲＯＭセルが選択トランジスタと関連し、非選択セル
と絶縁されるからである。
【００３４】ＴＣ１−ＴＣｎのドレイン拡散領域に関連
するリーク電流が大きく、これによりキャパシタＣが放
電し、ノードＢ’の負電位が基準電圧に向け上昇する場
合には、上述の負電圧発生動作を反復させてＢ’の電位
を周期的にリフレッシュさせることができる。即ち、最
初に全ての選択ＭＯＳＦＥＴ ＴＣ１−ＴＣｎをターン
オフさせ、次いでＴＹをターンオフさせたのちにＴＸ及
びＴＺをターンオンさせて、ＣをＶｐｐに再び充電し、
次いでＴＸ及びＴＺをターンオフさせ且つＴＹをターン
オンさせてＢ’を負電位に低下させ、最後にこの負電位
を選択されたコントロールゲートラインＣＧ１−ＣＧｎ
に、それぞれの選択ＭＯＳＦＥＴ ＴＣ１−ＴＣｎをタ
ーンオンさせて再び転送させる。この動作を周期的に繰
り返して、ノードＢ’の電位を選択されたメモリセルの
フローティングゲートから電子を除去する間中ほぼ定常
状態値にすることができる。この場合には、基本回路２
は単段チャージポンプとして作用し、選択されたコント
ロールゲートラインの電位はキャパシタのキャパシタン
スにより決まる所定サイクル数のトランジェント後に定
常状態値に達する。従って、各プログラミング動作中に
おける充電−放電サイクル数の増大に応じて前記キャパ
シタＣの面積を減少させることができる。
するリーク電流が大きく、これによりキャパシタＣが放
電し、ノードＢ’の負電位が基準電圧に向け上昇する場
合には、上述の負電圧発生動作を反復させてＢ’の電位
を周期的にリフレッシュさせることができる。即ち、最
初に全ての選択ＭＯＳＦＥＴ ＴＣ１−ＴＣｎをターン
オフさせ、次いでＴＹをターンオフさせたのちにＴＸ及
びＴＺをターンオンさせて、ＣをＶｐｐに再び充電し、
次いでＴＸ及びＴＺをターンオフさせ且つＴＹをターン
オンさせてＢ’を負電位に低下させ、最後にこの負電位
を選択されたコントロールゲートラインＣＧ１−ＣＧｎ
に、それぞれの選択ＭＯＳＦＥＴ ＴＣ１−ＴＣｎをタ
ーンオンさせて再び転送させる。この動作を周期的に繰
り返して、ノードＢ’の電位を選択されたメモリセルの
フローティングゲートから電子を除去する間中ほぼ定常
状態値にすることができる。この場合には、基本回路２
は単段チャージポンプとして作用し、選択されたコント
ロールゲートラインの電位はキャパシタのキャパシタン
スにより決まる所定サイクル数のトランジェント後に定
常状態値に達する。従って、各プログラミング動作中に
おける充電−放電サイクル数の増大に応じて前記キャパ
シタＣの面積を減少させることができる。
【００３５】図２及び図３の実施例では、ラインＬを基
本回路１に接続する代わりに慣例の負電圧チャージポン
プの出力端子に接続することができる。この場合には、
電圧ブースタ回路ＶＢ１−ＶＢｎが選択トランジスタＴ
Ｃ１−ＴＣｎのゲートをオーバドライブして選択された
コントロールゲートラインＣＧへの負電圧の有効な転送
を達成させることができる。
本回路１に接続する代わりに慣例の負電圧チャージポン
プの出力端子に接続することができる。この場合には、
電圧ブースタ回路ＶＢ１−ＶＢｎが選択トランジスタＴ
Ｃ１−ＴＣｎのゲートをオーバドライブして選択された
コントロールゲートラインＣＧへの負電圧の有効な転送
を達成させることができる。
【図１】本発明による負プログラミング電圧供給装置の
第１の実施例の構成図である。
第１の実施例の構成図である。
【図２】本発明による負プログラミング電圧供給装置の
第２の実施例の構成図である。
第２の実施例の構成図である。
【図３】本発明による負プログラミング電圧供給装置の
第３の実施例の構成図である。
第３の実施例の構成図である。
１、２ 基本回路 ＶＢ１−ＶＢｎ 電圧ブースタ回路 Ｖｐｐ 正高電圧源 ＧＮＤ 基準電圧源 Ｃ；Ｃ１−Ｃｎ キャパシタ ＣＧ；ＣＧ１−ＣＧｎ コントロールゲートライン（ワ
ードライン）ＴＸ；ＴＥ１−ＴＥｎ 第１ＭＯＳＦＥＴ ＴＹ；ＴＦ１−ＴＦｎ 第２ＭＯＳＦＥＴ ＴＢ；ＴＤ１−ＴＤｎ 第２ＭＯＳＦＥＴ ＴＡ 第４ＭＯＳＦＥＴ ＴＣ；ＴＣ１−ＴＣｎ 転送ＭＯＳＦＥＴ
ードライン）ＴＸ；ＴＥ１−ＴＥｎ 第１ＭＯＳＦＥＴ ＴＹ；ＴＦ１−ＴＦｎ 第２ＭＯＳＦＥＴ ＴＢ；ＴＤ１−ＴＤｎ 第２ＭＯＳＦＥＴ ＴＡ 第４ＭＯＳＦＥＴ ＴＣ；ＴＣ１−ＴＣｎ 転送ＭＯＳＦＥＴ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 フェデリコ ピオ イタリア国 イ−20154 ミラノ ヴィア グラン サン ベルナルド 15
Claims (15)
- 【請求項１】 不揮発性メモリ装置内の、フローティン
グゲート及びコントロールゲートを有する不揮発性メモ
リセルに、負プログラミング電圧を供給するに当たり、
キャパシタ（Ｃ，Ｃ１−Ｃｎ）の第１極板（Ａ，Ａ１−
Ａｎ）を正高電圧源（Ｖｐｐ）に接続するとともに、少
なくとも一つのメモリセルのコントロールゲートにも動
作的に接続されるこのキャパシタ（Ｃ，Ｃ１−Ｃｎ）の
第２極板（Ｂ，Ｂ１−Ｂｎ）を基準電圧源（ＧＮＤ）に
接続してこのキャパシタ（Ｃ，Ｃ１−Ｃｎ）を正の高電
圧に充電し、次いでこのキャパシタ（Ｃ，Ｃ１−Ｃｎ）
の第１極板（Ａ，Ａ１−Ａｎ）を基準電圧源（ＧＮＤ）
に接続するとともにこのキャパシタ（Ｃ，Ｃ１−Ｃｎ）
の第２極板（Ｂ，Ｂ１−Ｂｎ）を基準電圧源（ＧＮＤ）
から切り離して前記第２極板（Ｂ，Ｂ１−Ｂｎ）に負電
圧を得ることを特徴とする不揮発性メモリセルに負プロ
グラミング電圧を供給する方法。 - 【請求項２】 前記キャパシタを正の高電圧に充電し、
次いでこの正の高電圧から前記負電圧を前記第２極板に
得る動作サイクルを複数サイクル具えることを特徴とす
る請求項１記載の方法。 - 【請求項３】 フローティングゲート及びコントロール
ゲートを有するメモリセルのマトリクスを具え、該マト
リクスは複数のワードライン（ＣＧ，ＣＧ１−ＣＧｎ）
を具え、各ワードラインが複数のメモリセルのコントロ
ールゲートに接続されている不揮発性メモリ装置内に集
積するのに好適な、不揮発性メモリセルに負プログラム
電圧を供給する装置において、キャパシタ（Ｃ，Ｃ１−
Ｃｎ）と、該キャパシタ（Ｃ，Ｃ１−Ｃｎ）の第１極板
（Ａ，Ａ１−Ａｎ）を正高電圧源（Ｖｐｐ）又は基準電
圧源（ＧＮＤ）に交互に接続する第１スイッチング手段
（ＴＸ，ＴＹ；ＴＥ１−ＴＥｎ，ＴＦ１−ＴＦｎ）と、
前記ワードラインの少なくとも一つに動作的に接続され
る前記キャパシタ（Ｃ，Ｃ１−Ｃｎ）の第２極板（Ｂ，
Ｂ１−Ｂｎ）を基準電圧源（ＧＮＤ）に交互に接続又は
切り離す第２スイッチング手段（ＴＢ；ＴＺ；ＴＤ１−
ＴＤｎ）とで構成された少なくとも一つの基本回路
（１；２；ＶＢ１−ＶＢｎ）を具えていることを特徴と
する不揮発性メモリセルに負プログラミング電圧を供給
する装置。 - 【請求項４】 複数の前記基本回路（１）を具え、各基
本回路内のキャパシタ（Ｃ）の第２極板（Ｂ）が各別の
ワードライン（ＣＧ）に直接接続され、このワードライ
ン（ＣＧ）に接続されたメモリセルのフローティングゲ
ートに蓄積された電子を除去させるのに好適なフローテ
ィング電圧をこのワードライン（ＣＧ）に供給するよう
構成されていることを特徴とする請求項３記載の装置。 - 【請求項５】 負プログラミング電圧を発生する第１回
路部分（２）及び前記負電圧をワードラインに転送する
第２回路部分（ＶＢ１−ＶＢｎ；ＴＣ１−ＴＣｎ）を具
え、前記第２回路部分が複数の前記基本回路（ＶＢ１−
ＶＢｎ）を具え、各基本回路内のキャパシタの第２極板
（Ｂ１−Ｂｎ）が、負電圧供給ライン（Ｌ）と少なくと
も一つのワードライン（ＣＧ１−ＣＧｎ）との間に介挿
された転送手段（ＴＣ１−ＴＣｎ）に対する駆動出力端
子を構成していることを特徴とする請求項３記載の装
置。 - 【請求項６】 前記転送手段がトランジスタで構成され
ていることを特徴とする請求項５記載の装置。 - 【請求項７】 前記第１回路部分が、その出力端子が前
記負電圧供給ライン（Ｌ）に接続された電圧ブースタを
具えていることを特徴とする請求項５記載の装置。 - 【請求項８】 前記第１回路部分が複数の前記基本回路
（２）を具え、各基本回路のキャパシタ（Ｃ）の第２極
板（Ｂ’）が一群のワードライン（ＣＧ）に負電圧を供
給する各別の負電圧供給ライン（Ｌ）に接続されている
ことを特徴とする請求項５記載の装置。 - 【請求項９】 前記第１スイッチング手段が正高電圧源
（Ｖｐｐ）とキャパシタ（Ｃ，Ｃ１−Ｃｎ）の第１極板
（Ａ，Ａ１−Ａｎ）との間に接続された第１トランジス
タ（ＴＸ；ＴＥ１−ＴＥｎ）及び前記第１極板（Ａ，Ａ
１−Ａｎ）と基準電圧源（ＧＮＤ）との間に接続された
第２トランジスタ（ＴＹ；ＴＦ１−ＴＦｎ）を具え、前
記第２スイッチング手段が前記キャパシタ（Ｃ，Ｃ１−
Ｃｎ）の第２極板（Ｂ，Ｂ１−Ｂｎ）と基準電圧源（Ｇ
ＮＤ）との間に接続された第３トランジスタ（ＴＢ；Ｔ
Ｚ；ＴＤ１−ＴＤｎ）を具えることを特徴とする請求項
３〜８のいずれかに記載の装置。 - 【請求項１０】 前記第１トランジスタ（ＴＸ；ＴＥ１
−ＴＥｎ）及び第２トランジスタ（ＴＹ；ＴＦ１−ＴＦ
ｎ）がＮチャネルＭＯＳＦＥＴであり、前記第３トラン
ジスタ（ＴＢ；ＴＺ；ＴＤ１−ＴＤｎ）がＰチャネルＭ
ＯＳＦＥＴであることを特徴とする請求項９記載の装
置。 - 【請求項１１】 前記第１トランジスタ（ＴＸ；ＴＥ１
−ＴＥｎ）、第２トランジスタ（ＴＹ；ＴＦ１−ＴＦ
ｎ）及び第３トランジスタ（ＴＢ；ＴＺ；ＴＤ１−ＴＤ
ｎ）がＰチャネルＭＯＳＦＥＴであることを特徴とする
請求項９記載の装置。 - 【請求項１２】 前記第１トランジスタ（ＴＸ；ＴＥ１
−ＴＥｎ）及び第３トランジスタ（ＴＢ；ＴＺ；ＴＤ１
−ＴＤｎ）がＰチャネルＭＯＳＦＥＴであり、前記第２
トランジスタ（ＴＹ；ＴＦ１−ＴＦｎ）がＮチャネルＭ
ＯＳＦＥＴであることを特徴とする請求項９記載の装
置。 - 【請求項１３】 前記第１トランジスタ（ＴＸ；ＴＥ１
−ＴＥｎ）がＮチャネルＭＯＳＦＥＴであり、前記第２
トランジスタ（ＴＹ；ＴＦ１−ＴＦｎ）及び第３トラン
ジスタ（ＴＢ；ＴＺ；ＴＤ１−ＴＤｎ）がＰチャネルＭ
ＯＳＦＥＴデータあることを特徴とする請求項９記載の
装置。 - 【請求項１４】 前記キャパシタ（Ｃ，Ｃ１−Ｃｎ）が
メモリセルのフローティングゲートも構成する第１ポリ
シリコン層で構成された第１極板（Ａ，Ａ１−Ａｎ）及
びメモリセルのコントロールゲートも構成する第２ポリ
シリコン層で構成された第２極板（Ｂ，Ｂ１−Ｂｎ）を
有することを特徴とする請求項３記載の装置。 - 【請求項１５】 前記キャパシタ（Ｃ，Ｃ１−Ｃｎ）が
半導体領域で構成された第１極板（Ａ，Ａ１−Ａｎ）及
び前記半導体領域上に誘電体層を介して重畳され該領域
から絶縁されたポリシリコン層で構成された第２極板
（Ｂ，Ｂ１−Ｂｎ）を有することを特徴とする請求項３
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830464:9 | 1993-11-24 | ||
| EP93830464A EP0654791B1 (en) | 1993-11-24 | 1993-11-24 | Non-voltaile memory device having means for supplying negative programming voltages |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254293A true JPH07254293A (ja) | 1995-10-03 |
| JP2718902B2 JP2718902B2 (ja) | 1998-02-25 |
Family
ID=8215251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28634994A Expired - Lifetime JP2718902B2 (ja) | 1993-11-24 | 1994-11-21 | 不揮発性メモリセルに負プログラミング電圧を供給する装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5528536A (ja) |
| EP (1) | EP0654791B1 (ja) |
| JP (1) | JP2718902B2 (ja) |
| DE (1) | DE69325809T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002062843A (ja) * | 1999-06-30 | 2002-02-28 | Fujitsu Ltd | 駆動装置、駆動方法、プラズマディスプレイパネルの電源回路およびプラズマディスプレイパネル駆動用パルス電圧発生回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69325809T2 (de) * | 1993-11-24 | 1999-12-09 | St Microelectronics Srl | Nicht-flüchtige Speicheranordnung mit Mitteln zur Erzeugung negativer Programmierspannungen |
| US5999461A (en) * | 1996-06-07 | 1999-12-07 | Ramtron International Corporation | Low voltage bootstrapping circuit |
| DE69619972D1 (de) * | 1996-06-18 | 2002-04-25 | St Microelectronics Srl | Nichtflüchtige Speicheranordnung mit niedriger Versorgungsspannung und Spannungserhöher |
| KR100255519B1 (ko) * | 1997-05-08 | 2000-05-01 | 김영환 | 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 |
| US5841695A (en) * | 1997-05-29 | 1998-11-24 | Lsi Logic Corporation | Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell |
| US6671769B1 (en) * | 1999-07-01 | 2003-12-30 | Micron Technology, Inc. | Flash memory with fast boot block access |
| US7038945B2 (en) * | 2004-05-07 | 2006-05-02 | Micron Technology, Inc. | Flash memory device with improved programming performance |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119796A (ja) * | 1985-09-27 | 1987-06-01 | テキサス インスツルメンツ インコ−ポレイテツド | Ｅｅｐｒｏｍメモリセル及びその駆動方式 |
| JPS63157667A (ja) * | 1986-12-15 | 1988-06-30 | マキシム・インテイグレイテイド・プロダクツ・インコ−ポレイテツド | パワダウン特性とｒｓ−２３２送信機／受信機とを含む集積二重電荷ポンプ電源回路 |
| JPH03219496A (ja) * | 1990-01-25 | 1991-09-26 | Hitachi Ltd | 不揮発性半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| US4435785A (en) * | 1981-06-02 | 1984-03-06 | Texas Instruments Incorporated | Unipolar voltage non-volatile JRAM cell |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| IT1239781B (it) * | 1990-05-08 | 1993-11-15 | Texas Instruments Italia Spa | Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos |
| US5103160A (en) * | 1991-04-25 | 1992-04-07 | Hughes Aircraft Company | Shunt regulator with tunnel oxide reference |
| US5428568A (en) * | 1991-10-30 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable non-volatile memory device and a method of operating the same |
| US5331188A (en) * | 1992-02-25 | 1994-07-19 | International Business Machines Corporation | Non-volatile DRAM cell |
| JP2905666B2 (ja) * | 1992-05-25 | 1999-06-14 | 三菱電機株式会社 | 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置 |
| JPH06104672A (ja) * | 1992-09-22 | 1994-04-15 | Mitsubishi Electric Corp | クランプ回路 |
| DE69325809T2 (de) * | 1993-11-24 | 1999-12-09 | St Microelectronics Srl | Nicht-flüchtige Speicheranordnung mit Mitteln zur Erzeugung negativer Programmierspannungen |
-
1993
- 1993-11-24 DE DE69325809T patent/DE69325809T2/de not_active Expired - Fee Related
- 1993-11-24 EP EP93830464A patent/EP0654791B1/en not_active Expired - Lifetime
-
1994
- 1994-11-21 JP JP28634994A patent/JP2718902B2/ja not_active Expired - Lifetime
- 1994-11-23 US US08/344,232 patent/US5528536A/en not_active Expired - Lifetime
-
1996
- 1996-04-26 US US08/639,931 patent/US5659501A/en not_active Expired - Lifetime
-
1997
- 1997-06-09 US US08/871,226 patent/US5818760A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119796A (ja) * | 1985-09-27 | 1987-06-01 | テキサス インスツルメンツ インコ−ポレイテツド | Ｅｅｐｒｏｍメモリセル及びその駆動方式 |
| JPS63157667A (ja) * | 1986-12-15 | 1988-06-30 | マキシム・インテイグレイテイド・プロダクツ・インコ−ポレイテツド | パワダウン特性とｒｓ−２３２送信機／受信機とを含む集積二重電荷ポンプ電源回路 |
| JPH03219496A (ja) * | 1990-01-25 | 1991-09-26 | Hitachi Ltd | 不揮発性半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002062843A (ja) * | 1999-06-30 | 2002-02-28 | Fujitsu Ltd | 駆動装置、駆動方法、プラズマディスプレイパネルの電源回路およびプラズマディスプレイパネル駆動用パルス電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0654791B1 (en) | 1999-07-28 |
| DE69325809D1 (de) | 1999-09-02 |
| US5659501A (en) | 1997-08-19 |
| JP2718902B2 (ja) | 1998-02-25 |
| DE69325809T2 (de) | 1999-12-09 |
| US5818760A (en) | 1998-10-06 |
| EP0654791A1 (en) | 1995-05-24 |
| US5528536A (en) | 1996-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW470962B (en) | Semiconductor memory device | |
| US6456541B2 (en) | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases | |
| US5521866A (en) | Non-volatile semiconductor memory device having floating gate | |
| US9214465B2 (en) | Structures and operational methods of non-volatile dynamic random access memory devices | |
| US7706194B2 (en) | Charge pump circuit, semiconductor memory device, and method for driving the same | |
| JPS58142565A (ja) | 半導体メモリ装置 | |
| JPH0778484A (ja) | 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法 | |
| US6781890B2 (en) | Nonvolatile memory and processing system | |
| US6608782B2 (en) | Booster circuit capable of achieving a stable pump operation for nonvolatile semiconductor memory device | |
| JP2718902B2 (ja) | 不揮発性メモリセルに負プログラミング電圧を供給する装置 | |
| JPH0271499A (ja) | 半導体記憶装置 | |
| US11120881B2 (en) | Charge pump for use in non-volatile flash memory devices | |
| JP2804066B2 (ja) | 不揮発性半導体メモリ装置 | |
| US6459616B1 (en) | Split common source on EEPROM array | |
| US6507521B2 (en) | Semiconductor memory system | |
| US6646925B2 (en) | Method and system for discharging the bit lines of a memory cell array after erase operation | |
| JP2515703B2 (ja) | Ｅｅｐｒｏｍ装置 | |
| JP3392438B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS63142595A (ja) | 不揮発性記憶装置 | |
| KR0150789B1 (ko) | 불휘발성 반도체 기억장치 | |
| JPH08256473A (ja) | 昇圧回路 | |
| SU1642886A1 (ru) | Матричный накопитель дл посто нного запоминающего устройства | |
| JPS60101796A (ja) | 半導体メモリ | |
| TWI533306B (zh) | 非揮發性動態隨機存取記憶體裝置之結構及操作方法 | |
| JPS595494A (ja) | 半導体不揮発性記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 16 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |