JP4753826B2 - 多出力電源装置 - Google Patents

Description

本発明は、昇圧電源回路と、降圧電源回路または反転電源回路を含む多出力電源装置に関するものである。

近年、携帯機器として用いられる電子機器はバッテリーを電力源とし、このバッテリー電圧を機器内における各種電子回路への所望の電源電圧に変換するため、複数の電源回路からなる多出力電源装置が搭載されている。このバッテリー電圧は機器の動作時間を稼ぐため、より低電圧まで使用される傾向があり、例えば単三乾電池２セルの場合、初期入力電圧３．４Ｖに対して下限入力電圧は１．５〜１．８Ｖといった入力仕様になる。一方、要望される電源電圧は多種多様であり、例えばデジタルスチルカメラの場合、レンズ駆動用の５ＶやＤＳＰ（Ｄigital Ｓignal Ｐrocessor）用の１．２Ｖがある。電源装置において、５Ｖを生成するためには昇圧電源回路が、１．２Ｖを生成するためには降圧電源回路が必要になる。

図５に従来の昇圧電源回路と降圧電源回路からなる多出力電源装置の回路構成を示す。図５に示すように、昇圧電源回路１０は、入力電圧Ｖｉを供給する入力電源１に接続されたインダクタ１１、インダクタ１１の他端に接続されたＮＭＯＳトランジスタからなる主スイッチ１２、主スイッチ１２の電圧を整流平滑するダイオード１３と出力コンデンサ１４から構成される。

主スイッチ１２のスイッチング動作によってインダクタ１１へのエネルギーの蓄積と放出が繰り返され、主スイッチ１２のオフ時においてインダクタ１１からダイオード１３を介して出力コンデンサ１４を充電する電流が流れる。主スイッチ１２の１スイッチング周期に占めるオン時間の割合をデューティ比δ１とし、ダイオード１３の順方向電圧降下等を無視すると、昇圧電源回路１０の第１の出力電圧Ｖｏ１は、（数１）

で表される。

図５において、降圧電源回路６０は、入力電圧Ｖｉを供給する入力電源１に接続されたＰＭＯＳトランジスタからなる主スイッチ６１、主スイッチ６１の他端に接続されたダイオード２２、主スイッチ６１とダイオード２２の接続点電圧を平滑するインダクタ２３と出力コンデンサ２４から構成される。

主スイッチ６１のスイッチング動作によってインダクタ２３へのエネルギーの蓄積と放出が繰り返され、インダクタ２３を介して出力コンデンサ２４を充電する電流が流れる。主スイッチ６１の１スイッチング周期に占めるオン時間の割合をデューティ比δ２とし、ダイオード２２の順方向電圧降下等を無視すると、降圧電源回路６０の第２の出力電圧Ｖｏ２は、（数２）

で表される。

一般にＮＭＯＳトランジスタに比べてＰＭＯＳトランジスタは、同じ形状であればオン電圧が高くなるなど特性が悪化する。このため入力電圧Ｖｉが上述のように１．５〜１．８Ｖと低くなると、降圧電源回路６０では主スイッチ６１のオン電圧が高くなり、出力供給不足が発生する。そこで、降圧電源回路６０の主スイッチ６１をＮＭＯＳトランジスタで構成する場合がある。

図６は、特許文献１に開示されている降圧電源回路の回路構成図である。図６に示すように、降圧電源回路７０は、入力電圧Ｖｉを供給する入力電源１に接続されたＮＭＯＳトランジスタからなる主スイッチ７１、ダイオード２２、インダクタ２３と出力コンデンサ２４からなり、さらに入力電源１に並列に直列接続された昇圧インダクタ７２とＮＭＯＳトランジスタからなる昇圧スイッチ７３と、昇圧インダクタ７２と昇圧スイッチ７３の接続点電圧を整流するダイオード７４と、ダイオード７４のカソードとダイオード２２のカソードの間に接続されたゲート電源コンデンサ７５と、入力電源１からゲート電源コンデンサ７５に接続されたダイオード７６と、主スイッチ７１と昇圧スイッチ７３をオンオフする制御部７７とから構成される。

制御部７７は、入力電圧Ｖｉが所定値より低い時、または主スイッチ７１がデューティ比１００％でオン状態にある時、昇圧スイッチ７３をスイッチングする。このことにより、昇圧スイッチ７３のオフ時に昇圧インダクタ７２はダイオード７４を介してゲート電源コンデンサ７５を充電し、主スイッチ７１をオンできるゲート用電源を得る。昇圧インダクタ７２、昇圧スイッチ７３とダイオード７４は、ゲート用電源を得るための昇圧コンバータを構成している。

次に、入力電圧Ｖｉが所定値を上回り、かつ主スイッチ７１がスイッチングしている時、制御部７７は昇圧スイッチ７３の駆動を停止する。このことにより、主スイッチ７１がオフ時にダイオード７６の導通によって、ゲート電源コンデンサ７５はダイオード７６を介して入力電圧Ｖｉにより充電され、主スイッチ７１をオンできるゲート用電源を得る。このようなダイオード７６とゲート電源コンデンサ７５の構成をブートストラップ回路という。以上のように、主スイッチ７１にＮＭＯＳトランジスタを用いた降圧電源回路７０のゲート用電源電圧が、昇圧コンバータやブートストラップ回路により確保される。
特開平７−２２２４３９号公報

前述したような、単に昇圧電源回路と降圧電源回路からなる従来の多出力電源装置では、降圧電源回路の主スイッチにＰＭＯＳトランジスタが用いられていると、入力電圧が低い場合、降圧電源回路では主スイッチのオン電圧が高くなり、出力供給不足が発生するという問題がある。これの対策として図６に示したように、降圧電源回路の主スイッチにＮＭＯＳトランジスタを用いて、ＮＭＯＳトランジスタを駆動するためのゲート用電源を昇圧コンバータやブートストラップで生成する方法がある。しかしながら、ブートストラップ回路で生成されるゲート用電源は入力電圧であるため、降圧電源回路の主スイッチのゲートには入力電圧の２倍の電圧が印加されることになり、高入力時に耐圧を越える危険性があるという問題がある。

本発明は、前記従来技術の問題を解決することに指向するものであり、低入力から高入力までの広範な入力範囲で降圧電源回路等の主スイッチのオン電圧を低減した高効率な多出力電源装置を提供することを目的とする。

前記の目的を達成するために、本発明に係る請求項１に記載した発明は、入力電源から供給の入力電圧を昇圧して第１の出力電圧を出力する第１の電源回路と、入力電源に接続した主スイッチ回路を介した入力電圧から第２の出力電圧を出力する第２の電源回路とを備え、第２の電源回路の主スイッチ回路は、制御端子を低電位側に引かれることでオン状態となる第１のスイッチ素子と、制御端子を高電位側に引かれることでオン状態となる第２のスイッチ素子との並列構成を有し、第２のスイッチ素子の制御端子への印加電圧源を第１の電源回路の第１の出力電圧とすることによって、入力電圧が高入力時には第１のスイッチ素子がオン電圧を低減し、低入力時には第２のスイッチ素子がオン電圧を低減するので、全入力電圧範囲で高効率に第２の電源回路を動作できる。

また、請求項２，３に記載した発明は、請求項１の多出力電源装置であって、第２の電源回路は、入力電圧を降圧して第２の出力電圧を出力する降圧コンバータであること、または、第２の電源回路は、入力電圧を反転して第２の出力電圧を出力する反転コンバータであることを特徴とする。

また、請求項４，５に記載した発明は、請求項１〜３の多出力電源装置であって、主スイッチ回路を並列構成する第１のスイッチ素子はＰＭＯＳトランジスタであり、第２のスイッチ素子はＮＭＯＳトランジスタであること、さらに、第１のスイッチ素子の最大入力電圧時におけるオン抵抗と、第２のスイッチ素子の最小入力電圧時におけるオン抵抗が、ほぼ等しくなるように第１，第２のスイッチ素子のトランジスタサイズを設定したことによって、第１，第２のスイッチ素子の並列オン抵抗の入力電圧による変動を抑制することができる。

本発明によれば、昇圧電源回路を含む多出力電源装置において、広範な入力電圧範囲で高効率な動作をする降圧電源回路や反転電源回路を構成できるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

（実施形態１）
図１は本発明の実施形態１に係る多出力電源装置を示す回路構成図である。
ここで、前記従来例を示す図５において説明した構成部材に対応し同等の機能を有するものには同一の符号を付して示す。

図１に示すように、１はバッテリーなどの入力電源であり、入力電圧Ｖｉを供給する。１０は第１の電源回路である昇圧電源回路であり、入力電圧Ｖｉを昇圧して第１の出力電圧Ｖｏ１を出力する。昇圧電源回路１０は、入力電圧Ｖｉを供給する入力電源１に接続されたインダクタ１１、インダクタ１１の他端に接続されたＮＭＯＳトランジスタからなる主スイッチ１２、主スイッチ１２の電圧を整流平滑するダイオード１３と出力コンデンサ１４、第１の出力電圧Ｖｏ１を目標値に制御するように主スイッチ１２をオンオフ制御する第１の制御回路１５から構成される。

主スイッチ１２のスイッチング動作によってインダクタ１１へのエネルギーの蓄積と放出が繰り返され、主スイッチ１２のオフ時においてインダクタ１１からダイオード１３を介して出力コンデンサ１４を充電する電流が流れる。主スイッチ１２の１スイッチング周期に占めるオン時間の割合をデューティ比δ１とし、ダイオード１３の順方向電圧降下等を無視すると、昇圧電源回路１０の出力電圧Ｖｏ１は、（数３）

で表される。第１の制御回路１５は、第１の出力電圧Ｖｏ１を目標値に制御するようにデューティ比δ１を調整する。

また、図１において、２０は第２の電源回路である降圧電源回路であり、入力電圧Ｖｉを降圧して第２の出力電圧Ｖｏ２を出力する。降圧電源回路２０は、入力電源１に入力端が接続された主スイッチ回路２１、主スイッチ回路２１の出力端に接続されたダイオード２２、主スイッチ回路２１の出力端とダイオード２２の接続点電圧を平滑するインダクタ２３と出力コンデンサ２４、第２の出力電圧Ｖｏ２を目標値に制御するように主スイッチ回路２１をオンオフ制御する第２の制御回路２５から構成される。

ここで、主スイッチ回路２１は、ＰＭＯＳトランジスタである第１のスイッチ素子２６とＮＭＯＳトランジスタである第２のスイッチ素子２７との並列構成を有し、第２の制御回路２５が出力する駆動信号に従って第１のスイッチ素子２６をオンオフする第１の駆動回路２８と、インバータ２９を介した駆動信号の反転信号に従って第２のスイッチ素子２７をオンオフする第２の駆動回路３０から構成される。第１の駆動回路２８は入力電圧Ｖｉを電源とし、第２の駆動回路３０は第１の出力電圧Ｖｏ１を電源とする。すなわち、第２のスイッチ素子２７のゲート用電源として第１の出力電圧Ｖｏ１を供給する。

図２は第１の駆動回路２８と第２の駆動回路３０の構成を示した主スイッチ回路２１の回路構成図である。第１の駆動回路２８は、第２の制御回路２５の出力が「Ｈ」レベルであると、ＰＭＯＳトランジスタ３１がオフ、ＮＭＯＳトランジスタ３２がオンして第１のスイッチ素子２６をオンし、第２の制御回路２５の出力が「Ｌ」レベルであると、ＰＭＯＳトランジスタ３１がオン、ＮＭＯＳトランジスタ３２がオフして第１のスイッチ素子２６をオフする。

また、第２の駆動回路３０は、第２の制御回路２５の出力が「Ｈ」レベルであると、インバータ２９を介して「Ｌ」レベルを入力され、ＰＭＯＳトランジスタ３３がオン、ＮＭＯＳトランジスタ３４がオフして第２のスイッチ素子２７をオンし、第２の制御回路２５の出力が「Ｌ」レベルであると、インバータ２９を介して「Ｈ」レベルを入力され、ＰＭＯＳトランジスタ３３がオフ、ＮＭＯＳトランジスタ３４がオンして第２のスイッチ素子２７をオフする。

以上のように構成された本実施形態１に係る多出力電源装置の第２の電源回路（降圧電源回路２０）の動作を以下に説明する。

第２の電源回路である降圧電源回路２０の基本的な動作は従来例で説明した通りである。すなわち、主スイッチ回路２１の入出力端が開閉するスイッチング動作によってインダクタ２３へのエネルギーの蓄積と放出が繰り返され、主スイッチ回路２１のオフ期間中にインダクタ２３を介して出力コンデンサ２４を充電する電流が流れる。主スイッチ回路２１の１スイッチング周期に占めるオン時間の割合をデューティ比δ２とし、ダイオード２２の順方向電圧降下等を無視すると、降圧電源回路２０の第２の出力電圧Ｖｏ２は、（数４）

で表される。

まず、入力電圧Ｖｉが低い時、ＰＭＯＳトランジスタである第１のスイッチ素子２６のオン抵抗は、ゲート電圧が不足するため大きくなる。しかし、ＮＭＯＳトランジスタである第２のスイッチ素子２７は、オン時において、第１の出力電圧Ｖｏ１からゲート電圧を供給され、そのゲート−ソース間電圧には、第１の出力電圧Ｖｏ１と入力電圧Ｖｉとの差電圧（Ｖｏ１−Ｖｉ）が印加される。このため入力電圧Ｖｉが低いほど高いゲート−ソース間電圧が得られて小さなオン抵抗となり、主スイッチ回路２１は低いオン電圧でスイッチング動作することができる。

次に、入力電圧Ｖｉが高い時、ＮＭＯＳトランジスタである第２のスイッチ素子２７は、ゲート−ソース間電圧（Ｖｏ１−Ｖｉ）が低くなるのでオン抵抗が大きくなる。しかし、ＰＭＯＳトランジスタである第１のスイッチ素子２６のオン抵抗は、そのソース−ゲート間電圧に入力電圧Ｖｉが印加されるため小さくなり、主スイッチ回路２１は低いオン電圧でスイッチング動作することができる。

以上のように本実施形態１の多出力電源装置の第２の電源回路である降圧電源回路２０は、入力電圧Ｖｉの高低にかかわらず、主スイッチ回路２１が低いオン電圧でスイッチング動作することができる。しかも主スイッチ回路２１を構成する第２のスイッチ素子２７へのゲート用電源電圧は、第１の電源回路である昇圧電源回路１０によって安定化制御された第１の出力電圧Ｖｏ１であり、耐圧を越える危険性はない。

なお、図３に第１のスイッチ素子２６のオン抵抗Ｒｏｎ２６と、第２のスイッチ素子２７のオン抵抗Ｒｏｎ２７と、オン抵抗Ｒｏｎ２６とオン抵抗Ｒｏｎ２７の並列抵抗（Ｒｏｎ２６//Ｒｏｎ２７）が入力電圧Ｖｉによって変化する様子を示す。ＰＭＯＳトランジスタである第１のスイッチ素子２６のオン抵抗は、ソース−ゲート間電圧が入力電圧Ｖｉであるので、入力電圧Ｖｉが低いほどオン抵抗は大きくなる。一方、ＮＭＯＳトランジスタである第２のスイッチ素子２７は、ゲート−ソース間電圧が第１の出力電圧Ｖｏ１と入力電圧Ｖｉとの差電圧（Ｖｏ１−Ｖｉ）であるので、入力電圧Ｖｉが高いほどオン抵抗は大きくなる。この両者の並列抵抗が主スイッチ回路２１のオン抵抗となる。主スイッチ回路２１のオン抵抗が入力電圧Ｖｉによる変動の少ない安定な抵抗値を示すには、入力電圧Ｖｉの最小時における第２のスイッチ素子２７のオン抵抗Ｒｏｎ２７と、入力電圧Ｖｉの最大時における第１のスイッチ素子２６のオン抵抗Ｒｏｎ２６が、ほぼ等しくなるように各スイッチのトランジスタサイズを設定すればよい。

（実施形態２）
図４は本発明の実施形態２に係る多出力電源装置の回路構成図であり、前述の実施形態１における降圧電源回路２０として構成した第２の電源回路を第３の電源回路（反転電源回路４０）で構成したものである。図４に示すように、第３の電源回路の反転電源回路４０は、入力電圧Ｖｉを反転昇降圧して第３の出力電圧Ｖｏ３を出力する。

反転電源回路４０は、入力電源１に入力端が接続された主スイッチ回路４１、主スイッチ回路４１の出力端に接続されたインダクタ４２、主スイッチ回路４１の出力端とインダクタ４２の接続点にカソードが接続されたダイオード４３、ダイオード４３のアノードに接続されて平滑する出力コンデンサ４４、第３の出力電圧Ｖｏ３を目標値に制御するように主スイッチ回路４１をオンオフ制御する第３の制御回路４５から構成される。

ここで、主スイッチ回路４１は、ＰＭＯＳトランジスタである第１のスイッチ素子４６とＮＭＯＳトランジスタである第２のスイッチ素子４７との並列構成を有し、第３の制御回路４５が出力する駆動信号に従って第１のスイッチ素子４６をオンオフする第１の駆動回路４８と、インバータ４９を介して駆動信号の反転信号に従って第２のスイッチ素子４７をオンオフする第２の駆動回路５０から構成される。第１の駆動回路４８は入力電圧Ｖｉを電源とし、第２の駆動回路５０は第１の出力電圧Ｖｏ１を電源とする。すなわち、第２のスイッチ素子４７のゲート用電源として第１の出力電圧Ｖｏ１を供給する。

主スイッチ回路４１の入出力端が開閉するスイッチング動作によってインダクタ４２へのエネルギーの蓄積と放出が繰り返され、主スイッチ回路４１のオフ期間中にインダクタ４２を介して出力コンデンサ４４を充電する電流が流れる。主スイッチ回路４１の１スイッチング周期に占めるオン時間の割合をデューティ比δ３とし、ダイオード４３の順方向電圧降下等を無視すると、反転電源回路４０の第３の出力電圧Ｖｏ３は、（数５）

で表される。

主スイッチ回路４１の構成は前述の実施形態１の主スイッチ回路２１の構成と同様であり、その動作も同様である。すなわち、入力電圧Ｖｉが低い時、第１のスイッチ素子４６のオン抵抗は大きくなるが、ＮＭＯＳトランジスタである第２のスイッチ素子４７は、そのゲート−ソース間電圧に第１の出力電圧Ｖｏ１と入力電圧Ｖｉとの差電圧（Ｖｏ１−Ｖｉ）が印加されるので、入力電圧Ｖｉが低いほど小さなオン抵抗となる。

次に、入力電圧Ｖｉが高い時、第２のスイッチ素子４７はオン抵抗が大きくなるが、ＰＭＯＳトランジスタである第１のスイッチ素子４６のオン抵抗は小さくなる。結果、主スイッチ回路４１は入力電圧Ｖｉの高低にかかわらず、低いオン電圧でスイッチング動作することができる。しかも主スイッチ回路４１を構成する第２のスイッチ素子４７へのゲート用電源電圧は、第１の電源回路である昇圧電源回路１０によって安定化制御された第１の出力電圧Ｖｏ１であり、耐圧を越える危険性はない。

本発明に係る多出力電源装置は、昇圧電源回路を含む多出力電源装置において、広範な入力電圧範囲で高効率な動作をする降圧電源回路や反転電源回路を構成でき、多出力電源として有用である。

本発明の実施形態１における多出力電源装置を示す回路構成図 本実施形態１における主スイッチ回路を示す回路構成図 本実施形態１における第１，第２のスイッチ素子の各オン抵抗と、このオン抵抗の並列抵抗が入力電圧Ｖｉにより変化する様子を示す図 本発明の実施形態２における多出力電源装置を示す回路構成図 従来の昇圧電源回路と降圧電源回路からなる多出力電源装置を示す回路構成図 従来の降圧電源回路を示す回路構成図

符号の説明

１ 入力電源
１０ 昇圧電源回路
１１，２３，４２ インダクタ
１２，６１，７１ 主スイッチ
１３，２２，４３，７４，７６ ダイオード
１４，２４，４４ 出力コンデンサ
１５ 第１の制御回路
２１ 主スイッチ回路
２５ 第２の制御回路
２６，４６ 第１のスイッチ素子
２７，４７ 第２のスイッチ素子
２８，４８ 第１の駆動回路
２９，４９ インバータ
３０，５０ 第２の駆動回路
４５ 第３の制御回路
６０，７０ 降圧電源回路
７２ 昇圧インダクタ
７３ 昇圧スイッチ
７５ ゲート電源コンデンサ
７７ 制御部

Claims (5)

1. 入力電源から供給の入力電圧を昇圧して第１の出力電圧を出力する第１の電源回路と、前記入力電源に接続した主スイッチ回路を介した前記入力電圧から第２の出力電圧を出力する第２の電源回路とを備え、
   前記第２の電源回路の主スイッチ回路は、制御端子を低電位側に引かれることでオン状態となる第１のスイッチ素子と、制御端子を高電位側に引かれることでオン状態となる第２のスイッチ素子との並列構成を有し、前記第２のスイッチ素子の制御端子への印加電圧源を前記第１の電源回路の第１の出力電圧とすることを特徴とする多出力電源装置。
2. 前記第２の電源回路は、前記入力電圧を降圧して前記第２の出力電圧を出力する降圧コンバータであることを特徴とする請求項１記載の多出力電源装置。
3. 前記第２の電源回路は、前記入力電圧を反転して前記第２の出力電圧を出力する反転コンバータであることを特徴とする請求項１記載の多出力電源装置。
4. 前記主スイッチ回路を並列構成する前記第１のスイッチ素子はＰＭＯＳトランジスタであり、前記第２のスイッチ素子はＮＭＯＳトランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の多出力電源装置。
5. 前記第１のスイッチ素子の最大入力電圧時におけるオン抵抗と、前記第２のスイッチ素子の最小入力電圧時におけるオン抵抗が、ほぼ等しくなるように前記第１，第２のスイッチ素子のトランジスタサイズを設定したことを特徴とする請求項４記載の多出力電源装置。

Images