KR900008187B1 - 전압 체배기 회로 - Google Patents

전압 체배기 회로 Download PDF

Info

Publication number
KR900008187B1
KR900008187B1 KR1019860700937A KR860700937A KR900008187B1 KR 900008187 B1 KR900008187 B1 KR 900008187B1 KR 1019860700937 A KR1019860700937 A KR 1019860700937A KR 860700937 A KR860700937 A KR 860700937A KR 900008187 B1 KR900008187 B1 KR 900008187B1
Authority
KR
South Korea
Prior art keywords
node
clock signal
potential
output
control gate
Prior art date
Application number
KR1019860700937A
Other languages
English (en)
Other versions
KR880700432A (ko
Inventor
프랭크 제이.쥬니어 보하크
Original Assignee
휴우즈 에이크라프트 캄파니
에이.더블유.카람벨라스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴우즈 에이크라프트 캄파니, 에이.더블유.카람벨라스 filed Critical 휴우즈 에이크라프트 캄파니
Publication of KR880700432A publication Critical patent/KR880700432A/ko
Application granted granted Critical
Publication of KR900008187B1 publication Critical patent/KR900008187B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)

Abstract

내용 없음.

Description

전압 체배기 회로
본 발명의 이들 특징과 장점 및 그외의 다른 특징과 장점들은 유사한 구성 소자들에 동일한 참조번호 및 명칭을 붙인 첨부도면에 도시한 바와같이 다음의 실시예의 상세한 설명으로부터 더욱 명백히 알 수 있다.
제1도는 본 발명의 양호한 실시예의 개략 회로도이고,
제2도는 회로클럭 신호의 함수로서 제1도에 도시한 회로의 적절한 노오드전압을 도시한 신호 파형도이며,
제3도는 본 발명에 따른 4단 전압 체배기 회로를 개략적으로 도시한 회로도이고,
제4a도 내지 제4e도 및 제5a도 내지 제5e도는 안정상태 및 무부하 조건하에서의 제3도의 4단 회로용클럭 및 적절한 신호 파형도이며,
제6a도 내지 제6e도, 제7a도 내지 제7e도 및 제8a도 내지 제8e도는 안정상태 및 저항성 부하 조건하에서의 제3도의 4단 회로용 클럭 및 적절한 신호파형도이고,
제9도는 본 발명의 선택적인 실시예의 개략 회로도이며,
제10도는 공지된 분리식 전압 체배기의 개략 회로도이다.
발명의 배경
본 발명은 주로 전압 체배기 회로에 관한 것으로, 더욱 상세하게 말하자면, 전기적으로 소거 가능한 프로그램 가능 해독 전용 메모리(EEPROM)와 같은 집적회로에 사용된 전압 펌프(pump) 회로에 관한 것이다.
EEPROM 장치는 전형적으로 메모리 소자와 같이 공핍 모우드(mode) 또는 증강 모우드로 프로그램된 부동 게이트 트랜지스터를 사용한다. 전형적으로, 이 메모리 소자들을 프로그램시키기 위해, 부동게이트로 또는 부동 게이트로부터 전자터널링(tunneling)을 유도하기 위해서는 약 17V의 높은 프로그래밍 전압이 필요하였다.. 이 장치가 5V 전원에서 동작되려면, 12V를 부수적으로 발생시키기 위한 회로가 필요하였다. 또한, 이 공급 회로는 또한 프로그래밍 시간(전형적으로 1ms) 이하에서 대규모 메모리 회로 캐패시턴스를 충전할 수 있어야 한다.
N 채널(channel) 트랜지스터 및 캐패시터로 구성된 반전 회로를 사용하기 위한 CMOS 기술은 공지되어 있는데, 이 캐패시터는 전압 체배를 달성하도록 병렬 충전된 다음, 직렬접속된다. N 채널 트랜지스터는 P우물(well)을 필요로 하는데, 이 우물은 몇가지 단점을, 즉 등가단에 대한 많은 칩 면적, 기생 캐패시턴스로 인한 저효율 및 바람직하지 못한 기생 바이폴라 NPN 장치를 야기시킨다. 이 P 우물은 전형적으로 단들사이의 간격이 넓어야 하므로, 등가 출력 전류를 유지하기 위해서는 칩 면적이 커야한다. 이 P 우물은 각각의 주기가 충전 및 방전될 수 있는 기생 캐패시턴스를 유입시키어 효율을 감소시킨다. 래치 업(latch-up)의 가능성은 바이폴라 NPN 장치를 추가시킴으로써 발생된다. 이것은 래치업에 보다 민감한 새로운 방법에 대한 심각한 단점이 있다.
모든 캐패시터를 병렬로 충전한 다음, 직렬로 접속시키면 펌핑 캐패시터의 양쪽 노오드가 출력에 포함된다는 단점을 갖게 된다. 캐패시터의 저부 플레이트는 이것의 기판(substrate)에 결합된 기생 캐패시터를 갖고 있기 때문에, 전하는 이 2개의 캐패시터들 사이에서 분할된다. 기생 캐패시터의 전하 손실은 회로의 출력 전류로부터 직접 감산된다. 이것은 단위 면적당 낮은 출력 전류 및 단위 면적당 낮은 개방 회로 출력 전압과 작은 출력 전류를 야기시킨다. 전하 분할 손실은 방법에 따라 다른데, 이는 출력 전압 및 전류의 다량 변화를 야기시킨다.
그러므로, 방법에 덜 의존하는 매우 높은 효율을 가진 전압 체배기 회로를 제공하도록 이 기술을 개발해야 된다. 또한, 배치(layout) 밀도 및 전류 구동능력이 증가되고 래치업의 가능성이 제거된 전압 체배기를 제공하는 것이 이롭다.
발명의 요약
지금부터, 펌프 클럭(pump clock)이 펌프 캐패시터에 의해 회로 출력노오드에 결합된 전압 체배기 회로에 대해 기술하겠다. 본 발명에 따르면, 출력노오드는 제어 게이트가 전송 클럭에 용량성으로 결합되는 트랜지스터로 구성되는 스위칭 수단에 의해 입력노오드에 결합된다. 이 트랜지스터는 펌프클럭이 고레벨상태일때, 즉, 출력노오드에서의 전위가 입력노오드에서의 전위보다 클때 주기적으로 도전상태로 게이트된다. 이것은 전위가 출력노오드와 입력노오드 사이에서 등가로 되게 하여, 출력노오드와 입려노오드 사이에서 전하이송을 야기시킨다.
예를들어, EEPROM과 같은 집적 회로용 프로그래밍 전압을 발생시키기 위해 양(+)극의 클럭 신호로부터 큰 부(-)전압을 발생시키도록 여러개의 단(stage)들이 함께 케스케이드(cascade)될 수 있다. 이 집적회로의 트랜지스터 소자들은 양호하게 p-채널(p-channel) 중강모우드 장치들로 되어 있다. 제1단의 입력노오드는 접지에 결합되고, 출력노오드는 다음단의 입력노오드에 결합된다. 정류단은 마지막 단의 출력노오드에 결합된다. 회로의 최대클럭비 및 전류 공급 능력을 증가시키기 위해, 각각의 단은 트랜지스터의 게이트상의 DC 바이어스를 입력노오드 전위에 리셋트시키기 위한 수단을 갖추고 있다.
이러한 다단(multi-stage) 회로에 있어서, 펌프클럭의 피크-대-피크(peak-to-peak) 전압은 회로의 단 수에 의해 거의 체배된다.
제1 및 제2비중첩(non-overlapping) 펌프 및 전송 클럭, 180°이상은 케스케이드 체배기 회로의 교호단들을 구동시키도록 제공된다. 이것은 인접단들의 스위칭 트랜지스터들이 동시에 도전 상태로 되지 못하게 한다.
양호한 실시예의 상세한 설명
본 발명은 새로운 전압 체배기를 포함한다. 다음 설명은 본 분야에 숙련된 기술자가 본 발명을 제작 및 사용할 수 있도록 기술되고, 특정한 응용 및 이것의 필요성에 관련해서 제공된다. 본 분야에 숙련된 기술자들은 양호한 실시예를 여러가지로 변형시킬 수 있고, 본 명세서에서 정의한 주요 원리는 다른 실시예 및 응용에 제공될 수 있다. 그러므로, 본 발명은 도시한 실시예에 제한 되지않고, 본 명세서에 기술한 원리 및 새로운 특징과 일치하는 폭넓은 범위에 일치한다.
본 발명에 의해 나타난 본 분야의 개량점을 설명하기 위하여, 공지된 분리식 전압 체배기 회로(제10도)의 동작을 설명하는 것이 유용하다. 이 회로는 회로 입력노오드와 출력노오드 사이의 캐소드가 애노드에 결합된 다이오드 정류기(RD), 및 펌프클럭 신호에 노오드를 결합시키는 펌프 캐패시터(CD)로 구성된다. 이 회로의 입력전압(VIN)은 입력노오드에 인가되고, 회로출력전압(VOUT)는 이것의 출력노오드에 인가된다. 펌프클럭 신호는 저레벨상태(OV)와 고레벨 상태(+VDDV)를 갖는 구형파 신호이다.
설명하기 위해서, 회로 입력노오드(제10도)가 접지되고, VOUT는 초기 OV 전압이라고 가정한다. 시간(T1)에서, 펌프클럭 신호는 VDD에 고레벨 펄스를 발생시킨다. 이 전압(VOUT)는 +VDD에 용량성으로 결합되지만, 순방향 바이어스된 정류기 다이오드(RD)를 통해 접지로 붕괴되어, 캐패시터(CD)를 -VDD로 충전시킨다. 시간(T2)에서, 펌프클럭 신호는 저레벨 펄스를 발생시키고, 전압(VOUT)는 -VDD에 결합되며, 다이오드 정류기(RD)가 비-도전 상태로 역바이어스되어, 캐패시터(CD)가 방전하지 못하게 한다. 이때 VOUT전압은 VIN-VDD전압과 거의 같게 된다.
제2회로단이 제1단 출력노오드에 접속되고 고레벨 상태로 클럭되며 제1단 펌프클럭 신호가 저레벨 상태로 되면, 이것의 출력은 약 VIN-2VDD로 된다. 그러므로, 각각의 단은 출력노오드에 펌프클럭 신호를 결합시키는 충전 펌핑 캐피시터(CD)를 갖는다. VIN에서 VDD에 관련하여 정(+) 전압이 발생하면, CD는 정류기(RD)를 통해 VIN-VDD로 충전된다. 펌프클럭 신호 전이가 저레벨로 되면, VOUT는 VIN-VDD에 결합된다.
EEPROM 장치를 제조하기 위해 본 발명의 양수인이 사용한 콤플리멘타리 금속산화(Complimentary-Metal-Oxide) 방법에 의하면, 유용한 다이오드는 공급전압에 결합된 한단자를 갖거나 다이오드가 순방향 바이어스될 때 큰 전류를 도전시키는 기생 바이폴리 NPN 트랜지스터를 포함한다. 이 이유때문에, 유용한 다이오드들은 전압 체배기 회로용 정류기 소자로서 사용될 수 없다.
본 발명에 따르면, 정류기는 이 정류기에 의해 실행된 것과 유사한 기능을 실행하기 위해 클럭된 트랜지스터를 사용하는 회로로 대체된다. 본 발명에 따르면, 전송클럭은 정류 트랜지스터의 게이트에 용량성으로 결합되고, 이 게이트에 인가된 D.C 전압은 각각의 주기사이에서 리셋트된다. 그러므로, 이 정류 트랜지스터는 노오드(VIN)에서의 부(-) 전위의 정도에 무관하게 트랜지스터를 턴온(turn on) 또는 턴오프(turn off) 시키기에 적합한 고레벨 및 저레벨로 전송 클럭에 의해 클럭된다.
전송클럭 신호 상태들은 양호하게 접지 및 정(+) 전압 공급 레벨(VDD)에 있게 된다. 본 발명의 새로운 형태는 출력노오드가 공급 전위보다 훨씬 더 부(-) 상태로 되더라도, 접지 및 공급 전위에서의 상태를 가진 전송클럭 신호에 의해 도전 비도전 상태로 게이트된다는 것이다.
제1도를 참조하면, 캐패시터(C3)는 전압 펌핑 캐패시터로서 작용한다. 트랜지스터(T2)는 정류기 장치를 구성한다. 이 회로는 전송클럭 신호(øt) 및 펌프클럭 신호(øP)와 같은 2개의 클럭 신호에 접속된다. 캐패시터(C1)은 트랜지스터(T2 및 T3)의 게이트에 전송클럭 신호를 결합시킨다. 캐패시터(C2 및 C3)는 펌프클럭 신호(øP)를 트랜지스터(T1)의 게이트 및 노오드(VOUT)에 결합시키기에 적합하게 되어 있다.
트랜지스터(T1, T2 및 T3)는 P 채널 증강 모우드 장치이다. 이 장치들이 도전상태로 되게 하기 위하여, 게이트 전위는 약 1V의 최소 임계 전압만큼 드레인 또는 소오스 전위보다 낮아야만 된다.
트랜지스터(T1)은 트랜지스터(T2)의 게이트와 노오드(VIN) 사이에 결합되고, 노오드(VA)에서의 전압, 즉 트랜지스터(T1)의 게이트 전위를 VIN으로 선택적으로 리셋팅시키어 노오드(VA)의 D.C. 기준 전압을 제공하기 위한 수단을 제공한다.
트랜지스터(T3)는 노오드(VIN)과 노오드(VB) 사이에 결합된다. 이것은 트랜지스터(T1)의 게이트 전압(VB)를 VIN에 리셋팅시키는, 즉 D.C. 기준 전압을 가진 VB를 제공하는 수단을 제공한다.
회로의 동작을 설명하기 위하여, VA,VB및 VOUT가 전위(VIN)에 있다고 가정한다. 제2도에 도시한 시간(t0)에서, øP는 저(OV) 레벨이고, øt는 고(+VDD) 레벨이다. 모든 3개의 노오드 전압이 모두 등가 전위상태이기 때문에, 3개의 트랜지스터(T1, T2 및 T3)은 모두 턴 오프된다.
시간(t1)에서, 펌프클럭 신호(øP)는 고레벨 펄스를 발생시킨다. 이 전압 변화는 캐패시터(C2 및 C3)를 통해 노오드(VOUT) 및 노오드(VB)에 각각 결합된다. 노오드(VA)에서의 전위가 노오드(VOUT)에서의 전위보다 작기 때문에, P 채널 증강 트랜지스터(T2)는 턴온되어, 캐패시터(C3)는 -(VDD-VIN)을 향해 충전된다. VOUT가 노오드(VA)의 전위 이상의 임계 전압과 등가인 전위에 도달할때 트랜지스터(T2)는 턴오프된다.
시간(t2)에서, 전송클럭 신호(øt)는 저레벨 펄스를 발생시킨다. 이 펄스는 캐패시터(C1)를 통해 노오드(VA)에 결합되고, 트랜지스터(T2)를 턴온시키어, 캐패시터(C3)는 -(VDD-VIN)으로 완전히 충전되게 한다. 캐패시터(C2), 트랜지스터(T3), 및 VB는 유사한 방법으로 동작하므로, 캐패시터(C2)는 -(VDD-VIN)으로 충전된다.
시간(t3)에서, 캐패시터(C2 및 C3)가 -(VDD-VIN)으로 충전된 후에, 전송클럭 신호(øt)는 고레벨 펄스를 발생시키어, 트랜지스터(T2 및 T3)를 턴오프시킨다.
시간(t4)에서, 펌프클럭 신호(ψp)는 저레벨 펄스를 발생시키어, 노오드(VOUT및 VB)에서의 전위가 -(VIN-VDD)로 되게 한다.
회로상의 외부부하가 저항성이면, 캐패시터(C3)는 시간(t4와 t5) 사이의 기간동안 방전된다. 노오드(VB)는 부하로부터 절연되므로, 이것의 전위는 이 기간동안 일정하게 유지된다. 회로의 전류 용량은 다음에 더욱 상세하하게 기술한 바와같이, 부하로부터의 VB의 절연으로 인해 증가된다. 전압(VB)가 전압(VIN) 보다 작기 때문에, 트랜지스터(T1)은 턴온되어, VA를 VIN리셋팅시키는 반면, 펌프클럭 신호(øP)는 저레벨로 된다. 이것은 트랜지스터(T2 및 T3)를 비도전상태로 유지시킨다.
다음 주기는 펌프클럭 신호(øP)가 고레벨 펄스를 발생시킬때인 시간(t5)에서 시작된다. 이 펄스는 캐패시터(C2)를 통해 노오드(VB)에 결합되어, 노오드(VB)에서의 전압은 -(VDD-VIN)으로부터 VIN으로 상승시킨다. 이것은 트랜지스터(T1)을 턴 오프시키어, 노오드(VA)에서의 전위가 시간(t6)에서 전송클럭 신호(øt)에 의해 저레벨 펄스를 발생시키도록 노오드(VIN)으로부터 노오드(VA)를 절연시킨다.
전압(+VDD)에서의 펌프클럭 신호(øP)에 의하여, 노오드(VOUT)는 노오드(VIN)에서의 전위에 관련하여 정(+) 전압으로 결합된다. 이 2개의 노오드를 사이의 전위차는 캐패시터(C3)가 시간(t4와 t5) 사이의 기간내에 방전되는 양에 의해 결정된다. 주기들 사이의 방전량이 적으면, 노오드(VOUT)에서의 전위는 노오드(VIN)에서 전위 보다 약간 더 정(+) 상태로 되고, 트랜지스터(T2)는 전송클럭 신호(øt)가 저레벨 펄스를 발생시킬때인 시간(t6)까지 턴온되지 않는다. 이때부터, 회로의 동작은 반복된다.
회로내에 단자 P 채널 증강 모드 활성 장치를 사용하므로써, 벽이 필요하지 않기 때문에 배치 밀도가 증가되고, 제조 과정이 간단해지고, 기생 수직 NPN 바이폴라 트랜지스터가 없으므로, 래치업(latch-up)의 가능성이 제거된다.
선택적인 배열에서, 트랜지스터(T3) 및 캐패시터(C2)는 회로에서 생략될 수 있고, 트랜지스터(T1)의 베이스는 제1도에 도시한 바와같이, 제9도내의 노오드(VOUT)에 직접 결합된다. 이 회로는 이 변형으로 만족하게 실행되어, 실제로 동작은 회로 동작이 저항성 부하가 없는 안정상태에 있거나 매우 낮은 클럭비로 동작할때와 동일하게 된다. 그러나, 출력노오드(VOUT)로부터 제어노오드(VA)가 절연된 제1도의 더욱 완벽한 회로를 사용하면, 회로는 노오드(VA)가 노오드(VOUT)에 직접적으로 간단히 결합될때 보다 더 빠른 속도로 클럭될 수 있다는 장점이 있다.
트랜지스터의 게이트가 노오드(VOUT)에 직접 결합되면, 전하가 노오드(VOUT) 내로 이송되므로, 노오드(VOUT)에서의 전위가 상승되어(제9도에서), 트랜지스터(T1)의 게이트 구동을 감소시키게 된다. 결과적으로, 정류 트랜지스터(T2)의 게이트상의 DC 바이어스는 노오드(VIN)에서의 전위로 리셋트되지 않는다. 이것은 소오스-드레인 채널 내의 저항성이 커지도록 트랜지스터(T2) 상의 게이트 구동을 감소시키어 노오드(VOUT)로부터 노오드(VIN) 까지의 전하 이송을 저속화시킨다.
제1도의 회로내의 트랜지스터(T3) 및 캐패시터(C2)의 동작은, 캐패시터(C2)가 노오드(VOUT)에서의 부하에 결합되지 않으므로 DC 부하 조건하에서 방전되지 않는것 외에는, 트랜지스터(T2) 및 캐패시터(C3)의 동작과 유사하다. 캐패시터(C3)가 충분히 충전되면, 트랜지스터(T1)상의 구동이 유지되어, 트랜지스터(T1)이 도전상태로 유지되게 하고, 트랜지스터(T1)의 게이트가 노오드(VOUT)에서의 전위에 의해 구동될 때보다도 부하조건하에서 더욱 신속하게 노오드(VA)가 노오드(VIN)에서의 전위로 방전되게 한다.
부하로부터 정류기 제어 노오드를 절연시키기 위해 트랜지스터(T3) 및 캐패시터(C2) 사용하면 클럭비가 50% 만큼 증가되게 한다는 것을 알았다(제1도). 클럭비를 증가시키면, 회로의 전류 싱킹(sinking) 능력이 증가된다.
제1도 내에 도시한 회로와 유사한 다수의 회로들이 적은 정(+) 공급 전압, 예를들어, VDD를 반전 및 체배시킴으로써 큰 부(-) 전압을 발생시키도록 제3도에 도시한 바와같이 함께 케스케이드될 수 있다. 체배기 회로의 각각의 단은 6개의 장치, 즉 3개의 캐패시터(C1N,C2N 및 C3N)과 3개의 P 채널 MOS 트랜지스터들로 구성된다. 그러므로, 단(1) 내지 단(4)는 클럭신호의 피크-대-피크(peak to peak) 전압의 4배와 거의 동일한 부(-) 전압을 발생시키도록 직렬로 추가된다. 마지막 단(5)는 정류단으로서 동작하여, VO4가 VO5 보다 더 정(+)일때 VO5로 부터 VO4를 절연시킨다. 정류 기단(5)는 펌핑 캐패시터(C3N)이 제거된 것을 제외하면, 단(1) 내지 단(4)와 동일하다. 이 4개의 단들은 제4a도 내지 제4d도에 도시한 바와같이, 각각 180°이상된 펌프 및 전송클럭 신호원(øPA,øPB,ø∮TA,øTB)에 선택적으로 접속된다.
다수의 단들이 제3도에 도시한 바와같이 케스케이드될때, 제1단에서는 노오드(VIN)만이 접지된다. 각각의 다음단들의 입력노오드(VIN)은 전단의 노오드(VOUT)에 결합되므로, 제2도에 도시한 바와같이 VOUT와 유사한 파형을 갖게 된다. 제3도는 단(1) 내지 단(4) 및 정류기간(5)를 도시한 것이다. 단(1)의 출력노오드는 VO1로 표시되고, 단(2)의 출력노오드는 VO2로, 단(3)의 출력노오드는 VO3으로, 단(4)의 출력노오드는 VO4로, 정류기간(5)는 VO5로 표시되어 있다. 단(N)의 정류트랜지스터는 트랜지스터(T2N)으로 표시되는데, 제1도의 단일단 회로내의 유사소자에 대응하는 각각의 단에 대한 소자 및 회로노오드를 표시하기 위해 유사한 규정이 사용된다.
제4e도는 회로 출력(VO5) 상에 저항성 부하가 없는, 제3도의 케스케이드 회로의 각각의 단에서의 출력노오드(VON)의 안정상태 신호 파형을 도시한 것이다. 클럭 신호가 각각의 단에 용량성으로 결합되기 때문에, 회로 동작은 제1도에 도시한 단일단 회로에 관련하여 상술한 것과 기본적으로 동일하다.
제4a도 내지 제4d도는 전송클럭 신호(øTA및 øTB)와 펌프클럭 신호(øPA및 øPB)들의 파형 타이밍도를 도시한 것이다. 전송클럭 신호(øTA및 øTB)들은 다른 클럭 신호가 고레벨이 되는 동시에 클럭이 고레벨로 되지 않는 비중첩 클럭 신호이다. 이와 마찬가지로, 펌프클럭 신호(øPA및 øPB)들은 비중첩 신호이다. 이 비중첩 클럭 신호 형태를 발생시키기 위한 회로들은 본 분야에 공지되어 있으므로, 본 명세서에서는 기술하지 않겠다.
전단의 출력노오드[VO(N-1)]이 고레벨 펄스를 발생시킬때, 정류 트랜지스터(T2N)은 트랜지스터(T1N)이 노오드[VO(N-1)]에서의 단의 입력전압에 정류트랜지스터(T2N)의 게이트를 유지시키기 때문에 계속 턴오프 상태로 유지된다.
제5e도는 제4e도 파형들에 인가한 것과 동일한 조건, 즉, 안정상태 및 무저항성 부하 조건하에서의 제3도의 케스케이드 회로의 제어노오드(VAN)에서의 파형을 도시한 것이다.
제6e도, 제7e도, 제8e도는 안정상태, 저항성 부하 조건하에서, 제3도의 케스케이드 회로의 출력노오드(VON), 노오드(VAN), 및 노오드(VBN)에서의 파형을 각각 도시한 것이다.
명료하게 하기 위해, 전송 및 펌프클럭 신호들은 제5a도 내지 제5d도, 제6a도 내지 제6d도, 제7a도 내지 제7d도, 및 제8a도 내지 제8d도 내에 재도시되어 있다.
제4e도 내지 제8e도를 참조함으로써 인접단의 정류 트랜지스터(T2N)이 동시에 턴온되지 않은 경우가 도시되어 있다. 이것은 특정단(N)의 입력노오드와 출력노오드 사이의 전위가 노오드[VO(N-1)]과 VON에서의 입력 전위 사이의 등가로 되게 한다. 이것은 시간(t1)에서의 신호(VO1 및 VO2)에 관련하여 제4e도에 도시되어 있다. 이것은 출력 전하(VO5)를 펌프다운(pump down) 시키기 위해 전하가 회로의 연속단들 사이로 이송되게 한다.
회로에 클럭 신호를 인가할때, 출력 전압은 안정상태값으로 즉시 변하지 못하고, 오히려 이 전압은 감소되는 비율로 지수 함수형 붕괴로 계단형태로 감소된다. 안정시키기 위한 전류에 필요한 시간의 길이는 회로부하에 따라 변한다.
제4e도 및 제6e도에서 명백히 알 수 있는 바와같이, 체배기 회로에 의해 발생된 노오드(VO5)에서의 출력 전압은 회로 부하에 따라 변한다. 저항성 부하가 없을때, 노오드(VO5)에서의 안정 상태 전압은 제4e도에 도시한 바와같이 거의 -4VDD로 된다. 저항성 부하가 있을때, 노오드(VO5)에서의 출력 전압은 감소되고, 그 값은 부하에 따라 변화게 된다.
양호한 실시예는 기억소자로서 사용된 부동 게이트 트랜지스터들을 프로그램시키도록 EEPROM 장치내에 필요한 프로그래밍 전압을 발생시키기 위해 유리하게 사용된다. 체배기 회로는 단지 -12V를 발생시키는데 필요하지만, 4단 체배기 회로는 회로 시동시에 더욱 신속하게 12V 레벨에 도달하기 위해 사용된다. 제너 다이오드(도시하지 않음)은 -12V에서 출력 전압을 조정하기 위해 체배기 출력에 제공된다.
제3도의 실시예의 제1단의 입력노오드가 접지에 접속되어 있으면, 회로의 적절한 동작을 필요로 하지 않게 된다. 실제로, 제1단 입력노오드를 예를들어 부(-) 공급 전위에 접속될 수 있고 체배기 회로는 이 공급전위 보다 더 부(-) 상태인 출력 전압으로 펌프 다운시키도록 동작한다.
펌프클럭 신호는 OV 및 정(+) 공급 레벨 상태를 갖는데 필요하지 않다. 이 회로는 예를들어 -VDD및 +VDD의 상태로 동작할 수 있다. 더욱이, 정(+) 상태가 VDD이하가 될 수 있으나, 바람직한 출력전위에 도달하기 위해 더 많은 단들을 필요로 하게 된다.
제3도에 도시한 실시예에서, 캐패시터(C1N)은 6PF의 공칭값을 갖고, 캐패시터(C2N)은 2PF의 공칭값, 캐패시터(C3N)은 95PF의 공칭값을 갖는다. 캐패시터(C1N)의 값은 트랜지스터(T2N)의 게이트 캐패시턴스의 거의 10배가 되도록 선택된다. C3N의 캐패시턴스가 커질수록 회로의 전류 싱킹 능력이 커지지만, 칩영역의 소모가 커지게 된다.
제3도의 4단 체배기 회로의 효율적인 임피던스는 펌프 클럭신호 주파수와 캐패시턴스(C3N)에 비례한다. 클럭 주파수 공칭값이 500KHz이고 C3N의 공칭값이 95PF인 경우에, 효율적인 임피던스는 100KΩ 정도로 된다.
지금까지 개량된 전압 체배기 회로에 대해 기술하였다. 이 회로의 효율(VOUT/VIN)은 고상 플래너(solid state planar) 처리에 관련된 기생 캐패시터로 인한 전하 분할이 회로에 상당한 악 영향을 미치지 못하기 때문에 거의 1로 된다. 전류 구동은 출력노오드로부터 제어노오드를 분리시킴으로써 개량되었다. 단지 P채널 증강 장치를 사용함으로써, 배치밀도는 증가되고(벽이 없음), 제조 과정은 간단하게 되고, 기생 수직 NPN 바이폴라 트랜지스터가 없으므로 래치없의 가능성이 제거된다.
상술한 실시예는 본 발명의 원리를 나타내는 다수의 가능한 특정 실시예들을 간단히 설명한 것이다. 본 분야에 숙련된 기술자들은 본 발명의 배경 및 범위를 벗어나지 않고서 본 발명을 여러가지로 변형시킬 수 있다.

Claims (23)

  1. 입력노오드 및 출력노오드를 갖고 있는 전압 체배기 회로에 있어서, 전송클럭 신호를 제공하기 위한 전송 클럭 수단, 고레벨 상태 및 저레벨 상태를 갖는 펌프클럭 신호를 제공하기 위한 펌프 클럭 수단, 상기 펌프 클럭 수단을 상기 출력노오드에 용량성으로 결합시키기 위한 펌프 캐패시터 수단, 상기 입력과 출력노오드 사이의 전위를 등가화시키고, 출력노오드에서의 전위가 입력노오드에서의 전위 보다 낮을때 상기 노오드를 절연시키기 위해서 상기 펌프 클럭이 상기 고레벨 상태인 기간동안, 스위칭 수단이 상기 입력노오드를 상기 출력노오드에 결합시키기 위해서, 상기 전송클럭 신호에 응답하여 출력노오드를 입력노오드에 결합시키거나, 입력노오드로부터 선택적으로 절연시키기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 전압체배기 회로.
  2. 제1항에 있어서, 무부하 상태하에서 거의 일정한 출력 전압을 제공하도록 상기 출력노오드에서 회로출력 신호를 정류하기 위한 정류 수단을 포함하는 것을 특징으로 하는 전압 체배기 회로.
  3. 제1항에 있어서, 상기 입력노오드가 접지에 접속되는 것을 특징으로 하는 전압 체배기 회로.
  4. 제1항에 있어서, 상기 스위칭 수단이 상기 입력노오드 및 출력노오드에 각각 결합된 제1 및 제2전극과, 상기 전송 클럭 수단에 결합된 제어 게이트를 갖고 있는 트랜지스터 수단으로 구성되는 것을 특징으로 하는 전압 체배기 회로.
  5. 제4항에 있어서, 상기 전송 클력 수단이 상기 트랜지스터 수단의 상기 제어 게이트에 결합되는 전송클럭 신호를 제공하는 것을 특징으로 하는 전압 체배기 회로.
  6. 제5항에 있어서, 상기 제어 게이트의 전위를 상기 입력노오드의 전위에 선택적으로 리셋팅시키기 위한 리셋팅 수단을 포함하는 것을 특징으로 하는 전압 체배기 회로.
  7. 제6항에 있어서, 상기 리셋팅 수단이 입력노오드 및 제어 게이트에 각각 결합된 소오스 및 드레인전극과 상기 펌프 클럭 수단에 용량성으로 결합된 제2제어 게이트를 갖고 있는 제2트랜지스터를 포함하는 것을 특징으로 하는 전압 체배기 회로.
  8. 제7항에 있어서, 상기 제2제어 게이트의 전위를 상기 입력노오드의 전위에 선택적으로 리셋팅시키기 위한 수단을 포함하는 것을 특징으로 하는 전압 체배기 회로.
  9. 제8항에 있어서, 상기 제2제어 게이트의 전위를 선택적으로 리셋팅시키기 위한 상기 수단이 제2제어 게이트를 상기 입력노오드에 결합시키는 제1 및 제2전극과, 상기 전송 클럭 수단에 용량성으로 결합된 제어 게이트를 갖고 있는 제3트랜지스터 수단을 포함하는 것을 특징으로 하는 전압 체배기 회로.
  10. 레벨 상태 및 저레벨 상태와 비중첩 제1 및 제2펌프클럭 신호를 각각 갖고 있고, 고레벨 상태 및 저레벨 상태와 클럭 신호의 저레벨 상태보다도 더 부(-) 상태인 출력 전압을 각각 갖고 있는 비중첩 제1 및 제2전송클럭 신호에 응답하는 전압 체배기 회로에 있어서, 다수의 케스케이드식 체배가 단들이 입력노오드 및 출력노오드를 각각 갖고 있는데, 홀수 단들의 출력노오드가 상기 펌프클럭 신호를 수신하기 위해 용량성으로 결합되고, 짝수단들의 출력노오드가 상기 제2펌프클럭 신호를 수신하기 위해 용량성으로 결합되며, 상기 각각의 펌프클럭 신호가 고레벨 상태일때 각각의 제1 및 제2펌프클럭 신호의 주기내에 각각의 기간 동안 출력노오드를 입력노오드에 선택적으로 결합시키고, 상기 출력노오드 전위가 상기 입력노오드의 전위보다 낮은 전위일때 상기 출력노오드로부터 상기 입력노오드를 절연시키기 위해 상기 제1 및 제2전송클럭 신호중 한 신호에 응답하는 스위칭 수단을 각각 포함하는 다수의 케스케이드 체배기단들로 구성되는 것을 특징으로 하는 전압 체배기 회로.
  11. 제10항에 있어서, 상기 제1 및 제2클럭 신호들이 거의 180°이상된 것을 특징으로 하는 전압 체배기 회로.
  12. 제10항에 있어서, 각각 별도 단의 스위칭 수단이 비중첩 제1 및 제2전송클럭 신호들중 특정한 한 신호에 의해 제어되는데 , 출력노오드에 인가된 각각의 제1펌프클럭 신호가 고레벨 상태인 기간동안 스위칭수단이 입력노오드를 각각의 단의 출력노오드에 결합시키도록 홀수단의 스위칭 수단에 상기 제1전송클럭신호가 인가되고, 출력노오드에 인가된 각각의 제2펌프클럭 신호가 고레벨 상태인 기간동안 상기 짝수단의 상기 스위칭 수단이 입력노오드를 출력노오드에 결합시키도록 짝수단의 스위칭 수단에 상기 제2전송클럭신호가 인가되는 것을 특징으로 하는 전압 체배기 회로.
  13. 제12항에 있어서, 각각의 단의 스위칭 수단이, 제어 게이트가 각각의 전송클럭 신호를 수신하도록 결합되고 입력 및 출력노오드에 각각 결합된 제1 및 제2전극을 갖고 있는 트랜지스터로 구성되는 것을 특징으로 하는 전압 체배기 회로.
  14. 제13항에 있어서, 각각의 전송 클럭이 각각의 단의 트랜지스터 수단의 제어 게이트에 용량성으로 결합되고, 각각의 단이 상기 각각의 제어 게이트의 전위를 각각의 입력노오드의 전위에 선택적으로 리셋팅시키기 위한 수단을 포함하는 것을 특징으로 하는 전압 체배기 회로.
  15. 제14항에 있어서, 전위를 선택적으로 리셋팅시키기 위한 상기 수단이 상기 입력노오드 및 상기 제어 게이트에 결합된 제1 및 제2전극을 갖고 있고, 각각의 펌프클럭 신호를 수시하도록 용량성으로 결합된 제2제어 게이트 수단을 갖고 있는 제2트랜지스터로 구성되는 것을 특징으로 하는 전압 체배기 회로.
  16. 주기성 고레벨 상태 및 저레벨 상태를 갖는 펌프클럭 신호로부터 출력 전압을 발생시키기 위해 최소한 한 단으로 구성된 집적 회로용 전압 체배기 회로에 있어서, 각각의 단이 상기 펌프클럭 신호를 단의 출력노오드에 결합시키기 위한 펌프 캐패시터 수단, 상기 출력노오드를 단의 입력노오드에 결합시키는 소오스 및 드레인 전극과 전송클럭 신호를 수신하도록 결합된 제어 게이트를 갖고 있는 전계효과 트랜지스터 수단, 및 상기 펌프클럭 신호가 상기 입력 및 출력노오드에서의 전위를 등기화시키기 위해 고레벨 상태인 기간 동안 트랜지스터를 도전 상태로 게이트시키고 펌프클럭 신호가 저레벨 상태일때 트랜지스터가 비도전 상태로 되도록 상기 펌프클럭 신호와 상호 동작적으로 배열되는 전송클럭 신호를 포함하고, 상기 체배기 회로의 각각의 단을 -(VH-VIN) 포함하고, [여기에서, VIN은 입력노오드에서의 전위를 나타내고, VH는 출력노오드에서의 전위를 나타냄]과 거의 동일한 출력노오드에서의 전위를 발생시키기에 적합한 되는 것을 특징으로 하는 전압 체배기 회로.
  17. 제16항에 있어서, 상기 전송클럭 신호가 상기 트랜지스터의 상기 제어 게이트에 용량성으로 결합되고, 상기 펌프클럭 신호가 저레벨 상태일때 제어 게이트에서의 전위를 입력노오드에서의 전위로 셋팅시키기 위한 수단을 포함하는 것을 특징으로 하는 전압 체배기 회로.
  18. 제17항에 있어서, 제어 게이트에서의 전위를 셋팅시키기 위한 수단이 상기 제어 게이트 및 상기 입력노오드에 각각 결합된 소오스 및 드레인 전극과, 펌프클럭 신호를 수신하도록 용량성으로 결합된 제2제어게이트를 갖고 있는 제2전계효과 트랜지스터 수단을 구성된 것을 특징으로 하는 전압 체배기 회로.
  19. 제18항에 있어서, 상기 제2제어 게이트가 제2캐패시터 수단에 의해 상기 펌프클럭 신호를 수신하도록 결합되어, 상기 제2제어 게이트가 출력노오드로부터 분리되는 것을 특징으로 하는 전압 체배기 회로.
  20. 제16항에 있어서, 상기 전압 체배기가 다수의 단 N 레벨로 구성되고, 제1단의 입력노오드가 접지에 접속되며, 각각의 연속단의 입력노오드가 전단의 출력노오드에 결합되고, 상기 인접단들이 비중첩 펌프 및 전송클럭 신호들에 의해 클럭되는 것을 특징으로 하는 전압 체배기 회로.
  21. 제20항에 있어서, 최종단(N)의 출력노오드에 결합된 출력 정류기단을 포함하여, 상기 회로가 안정상태, 용량성 부하 상태하에서의 -NVH의 출력 전압을 발생시키기에 적합한 것을 특징으로 하는 전압 체배기 회로.
  22. 제16항에 있어서, 상기 전송클럭 신호가 접지전위인 제1레벨상태와, 공급 전압 전위인 제2레벨 상태를 갖고 있는 것을 특징으로 하는 전압 체배기 회로.
  23. 입력노오드 및 출력노오드를 갖고 있는 전압 체배기 회로에 있어서, 전송클럭 신호를 제공하기 위한 전송 클럭 수단, 고레벨 상태 및 저레밸 상태를 갖는 펌프클럭 신호를 제공하기 위한 펌프 클럭 수단, 상기 펌프 클럭 수단을 상기 출력노오드에 용량성으로 결합시키기 위한 펌프 캐패시터 수단, 및 상기 전송클럭 신호에 응답하여 출력노오드를 입력노오드에 선택적으로 결합시키고, 상기 입력노오드와 출력노오드에 각각 결합된 제1 및 제2전극과, 상기 전송 클럭 수단에 용량적으로 결합된 제어 게이트를 갖는 트랜지스터 수단을 포함하는 스위칭을 포함하고, 상기 전송클럭 신호 및 상기 스위칭 수단이 제1노오드와 제2노오드 사이의 전위를 등가화시키도록 상기 펌프클럭 신호가 상기 고레벨 상태인 기간동안 상기 스위칭 수단이 상기 입력노오드를 상기 출력노오드에 결합시키고 상기 출력노오드에서의 전위가 입력노오드에서의 전위보다 낮을때 상기 입력 및 출력노오드를 분리시키도록 상호동작하기에 적합한 것을 특징으로 하는 전압 체배기 회로.
KR1019860700937A 1985-04-30 1986-03-31 전압 체배기 회로 KR900008187B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US728.731 1985-04-30
US06/728,731 US4734599A (en) 1985-04-30 1985-04-30 Circuit for multiplying a pump clock voltage
PCT/US1986/000646 WO1986006539A2 (en) 1985-04-30 1986-03-31 Voltage multiplier circuit

Publications (2)

Publication Number Publication Date
KR880700432A KR880700432A (ko) 1988-03-15
KR900008187B1 true KR900008187B1 (ko) 1990-11-05

Family

ID=24928069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860700937A KR900008187B1 (ko) 1985-04-30 1986-03-31 전압 체배기 회로

Country Status (7)

Country Link
US (1) US4734599A (ko)
EP (1) EP0221104B1 (ko)
JP (1) JPS62502223A (ko)
KR (1) KR900008187B1 (ko)
DE (1) DE3672748D1 (ko)
HK (1) HK93490A (ko)
WO (1) WO1986006539A2 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63290159A (ja) * 1987-05-20 1988-11-28 Matsushita Electric Ind Co Ltd 昇圧回路
US5014097A (en) * 1987-12-24 1991-05-07 Waferscale Integration, Inc. On-chip high voltage generator and regulator in an integrated circuit
NL8800408A (nl) * 1988-02-18 1989-09-18 Philips Nv Geintegreerde geheugenschakeling met een hoogspanningsschakelaar tussen een programmeerspanningsgenerator en een wisbaar programmeerbaar geheugen, hoogspanningsschakelaar geschikt voor toepassing in een dergelijke geheugenschakeling.
US4807104A (en) * 1988-04-15 1989-02-21 Motorola, Inc. Voltage multiplying and inverting charge pump
US4931674A (en) * 1988-11-16 1990-06-05 United States Of America As Represented By The Secretary Of The Navy Programmable analog voltage multiplier circuit means
DE3931596A1 (de) * 1989-03-25 1990-10-04 Eurosil Electronic Gmbh Spannungsvervielfacherschaltung
JP2531267B2 (ja) * 1989-06-20 1996-09-04 日本電気株式会社 チャ―ジポンプ
US5666080A (en) * 1993-06-17 1997-09-09 Yozan, Inc. Computational circuit
US5617053A (en) * 1993-06-17 1997-04-01 Yozan, Inc. Computational circuit
CN1109404C (zh) * 1993-09-20 2003-05-21 株式会社鹰山 计算电路
US5500612A (en) * 1994-05-20 1996-03-19 David Sarnoff Research Center, Inc. Constant impedance sampling switch for an analog to digital converter
GB2301720B (en) * 1995-06-01 2000-05-24 Motorola Inc A MOS switching circuit
US5587680A (en) * 1995-06-30 1996-12-24 Mts Systems Corporation Pulse generator with charge pump
US5945872A (en) * 1997-11-06 1999-08-31 Analog Devices, Inc. Two-phase boosted CMOS switch drive technique and circuit
US6118326A (en) * 1997-11-06 2000-09-12 Analog Devices, Inc. Two-phase bootstrapped CMOS switch drive technique and circuit
DE59915144D1 (de) * 1998-09-10 2010-05-12 Infineon Technologies Ag Ladungspumpenschaltung
JP3554497B2 (ja) * 1998-12-08 2004-08-18 シャープ株式会社 チャージポンプ回路
DE19926700A1 (de) * 1998-12-21 2000-07-06 Siemens Ag Vorrichtung zur Spannungsvervielfachung mit hohem Wirkungsgrad und ihre Verwendung
US6492861B2 (en) 2000-02-09 2002-12-10 Em Microelectronic-Marin Sa Electronic charge pump device
EP1124314B1 (fr) * 2000-02-09 2009-01-07 EM Microelectronic-Marin SA Dispositif électronique de pompe de charge
KR100720246B1 (ko) * 2005-11-17 2007-05-22 주식회사 하이닉스반도체 전파 전압 채배기 및 다단 전파 전압 채배기
WO2009043044A1 (en) * 2007-09-28 2009-04-02 Maxim Integrated Products, Inc. A sampling device and circuit having a single voltage supply

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3975671A (en) * 1975-02-24 1976-08-17 Intel Corporation Capacitive voltage converter employing CMOS switches
IT1073440B (it) * 1975-09-22 1985-04-17 Seiko Instr & Electronics Circuito elevatore di tensione realizzato in mos-fet
JPS5693422A (en) * 1979-12-05 1981-07-29 Fujitsu Ltd Level-up circuit
JPS56129570A (en) * 1980-03-14 1981-10-09 Mitsubishi Electric Corp Booster circuit
JPS57193970A (en) * 1981-05-22 1982-11-29 Hitachi Ltd Dc booster circuit
US4485433A (en) * 1982-12-22 1984-11-27 Ncr Corporation Integrated circuit dual polarity high voltage multiplier for extended operating temperature range
JPS59194661A (ja) * 1983-04-19 1984-11-05 Sanyo Electric Co Ltd 昇圧回路

Also Published As

Publication number Publication date
WO1986006539A3 (en) 1986-12-18
HK93490A (en) 1990-11-16
JPS62502223A (ja) 1987-08-27
EP0221104A1 (en) 1987-05-13
US4734599A (en) 1988-03-29
KR880700432A (ko) 1988-03-15
WO1986006539A2 (en) 1986-11-06
DE3672748D1 (de) 1990-08-23
EP0221104B1 (en) 1990-07-18

Similar Documents

Publication Publication Date Title
KR900008187B1 (ko) 전압 체배기 회로
US4321661A (en) Apparatus for charging a capacitor
JP2528196B2 (ja) 電圧逓倍回路
EP0450796B1 (en) Capacitor charge pumps
US4063117A (en) Circuit for increasing the output current in MOS transistors
TW373178B (en) Positive/negative high power charging pump system
US20080079480A1 (en) Electronic device including boosting circuit
EP0404124B1 (en) Charge pump having pull-up circuit operating with two clock pulse sequences
US6037622A (en) Charge pump circuits for low supply voltages
EP0174694B1 (en) Circuit for generating a substrate bias
US6184594B1 (en) Multi-stage charge pump having high-voltage pump control feedback and method of operating same
US4398100A (en) Booster circuit
US5493486A (en) High efficiency compact low power voltage doubler circuit
US11356018B2 (en) Charge pump circuit configured for positive and negative voltage generation
US5412257A (en) High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump
KR0128512B1 (ko) 승압회로
EP0259861A1 (en) Buffer circuit operable with reduced power consumption
EP0055073B1 (en) Improvements in or relating to electronic clock generators
EP0139833A2 (en) CMOS transmission circuit
JPS6144414B2 (ko)
US4352996A (en) IGFET Clock generator circuit employing MOS boatstrap capacitive drive
US4468576A (en) Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics
EP0836129A1 (en) Voltage multiplier
US4656574A (en) Logic signal multiplier circuit
KR20010078777A (ko) 전하 펌프 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19961018

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee