JP7457722B2 - 奇偶影響を下げるマトリクス検出器 - Google Patents

奇偶影響を下げるマトリクス検出器 Download PDF

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Description

本発明は、異なるクロック信号による寄生容量の影響を低下させるマトリクスアレイ検出器に関する。本発明は特に、物理的な影響に応じて信号を検出することができるセンサ、特に画像センサに適用可能である。
マトリクスアレイ検出器は、公知なように、マトリクスの行及び列が交差する位置に形成された画素から構成されている。図１は、検出器の画素の行及び列の配置を示す。各画素P(i,j)は、受けた光エネルギーに比例して電荷を発生させて前記電荷をコンデンサに蓄える光センサD(i,j)、一般にフォトダイオードと、スイッチング素子T(i,j)とから構成されており、スイッチング素子のソースが電荷検出器D(i,j)に接続されている。特に、スイッチング素子は薄膜トランジスタT(i,j)であってもよい。
行L(i)のアドレスを連続的に指定するために、２つの異なる電圧、つまり行L(i)の全てのトランジスタT(i,j)をオフ状態に維持するための１つの電圧Voff、及び行L(i)の全てのトランジスタT(i,j)をオン状態にするための１つの電圧Von を印加する必要がある。トランジスタT(i,j)は、選択トークンによってアドレス指定される。選択トークンは、低レベル（電圧Von より低い電圧Voff）と比較して、所定の時間、高レベル（電圧Von ）の信号であり、行から行に所与の方向に、例えば行L(i)から行L(i+1)に伝搬する。
選択トークンが行L(i)を通って伝搬しているとき、選択トークンの高レベルにより、行の全てのトランジスタのオン状態を命令する。選択トークンの高レベルは、トランジスタの閾値電圧より高い値を有するように設定されている。行の電荷検出器D(i,j)の各々に蓄えられた電子は、この値を電圧に変換する画素P(i,j)に関連付けられた列Col(j)を介して電荷積算器に伝送される。列Col(j)は、トランジスタT(i,j)のソースに接続されている。各列の電荷の積算は列アドレス指定器によって管理される。
行L(i)から次の行L(i+1)への選択トークンの伝搬は、行アドレス指定デバイス、又は一般に「行ドライバ」若しくは「ゲートドライバ」と称される行スキャナによって管理される。行アドレス指定デバイスは、複数の段を有するシフトレジスタである。各段は、アレイの行に接続されている。互いに位相シフトされた２つのクロック信号を発生させる信号発生器がアドレス指定デバイスに接続されている。各クロックパルスで、選択トークンはアドレス指定デバイスを介して伝搬し、１つの段から別の段に伝えられる。
行アドレス指定デバイスは、最初にアレイの外側に配置されて、例えば可撓性層によってアレイに接続されている。１つのＮ型又はＰ型のTFT トランジスタを使用してアレイに直接実装される行アドレス指定デバイスが最近では存在する。アレイは、例えばアモルファスシリコン(a-Si)、TFT 、多結晶シリコン、有機半導体又はアモルファスガリウム・インジウム・亜鉛酸化物(Ga2O3-In2O3-ZnO) タイプの基板上に層を堆積させることによって形成されてもよい。
一般にGOA (gate drivers on array) と称されるアレイに一体化されたこれらのアドレス指定デバイスにより、製造コスト及び設置面積を節約することが可能になり、外部のアドレス指定デバイスと比較して接続エラーを制限することが可能になる。
図２は、マトリクスアドレス指定デバイスの２つの連続した段を示す回路図である。図示されている２つの段は、２つの異なるクロック信号、つまり第１のクロック信号CK1 及び第２のクロック信号CK2 によって駆動される段に相当する。本願では、従来通り、第１のクロック信号CK1 によって駆動される段が「奇数段」と称され、第２のクロック信号CK2 によって駆動される段が「偶数段」と称される。従って、図２は、奇数段及び偶数段の回路図である。各段は、上述されているように複数の画素を有する行に接続されている。
各段は、アクティブ化信号(Out2n+1, Out2n+2)を出力する出力行を有している。段は、段の出力でクロック信号のパルスを送信する出力トランジスタTFT4を有している。出力トランジスタTFT4のゲートが段の内部ノードNIに接続されてもよく、出力トランジスタTFT4のドレインが出力Out2n+2 に接続されてもよく、出力トランジスタTFT4のソースが第１のクロック信号CK1 を受信してもよい。昇圧コンデンサC_SRFDが、入力段の出力トランジスタTFT4のゲートとソースとの間に接続されてもよい。段の第１の制御トランジスタTFT1（プルアップトランジスタ）が、出力トランジスタTFT4のゲートを予め充電することができる。従って、第１の制御トランジスタTFT1のドレインが出力トランジスタTFT4のゲートに接続されている。第１の制御トランジスタTFT1のゲート及びソースが、先行する段（段2n）の出力によって制御される。アドレス指定デバイスの第１段では、第１の制御トランジスタTFT1のゲート及びソースは、パルスSTV を生成する信号発生器GSI によって制御される。
信号発生器GSI は、レベルコンバータに連結された専用回路、例えばFPGA回路を有してもよい。FPGA回路は、計算デバイス（不図示）によって送信された制御信号を受信する。FPGA回路は、低電圧（例えば０～3.3 Vの間）で論理信号を発生させる。レベルコンバータは、FPGA回路の低電圧及びアレイのより高い電圧(Von, Voff) が適合することを保証する。
第２の制御トランジスタTFT3が、出力トランジスタTFT4のゲートを放電することができる。従って、第２の制御トランジスタTFT3のドレインが、出力トランジスタTFT4のゲートに接続されている。
放電トランジスタTFT5（プルダウントランジスタ）が、段の出力Out2n+1 に接続されてもよい。放電トランジスタTFT5のゲートが、第２の制御トランジスタTFT3のゲートに接続されており、次の段の出力Out2n+2 に更に接続されている。
このように、トークンは、アレイの全ての行が読み取られるまで段から段に伝搬する。
米国特許出願公開第2013／0088265 号明細書には、GOA の別の例が記載されている。
ディスプレイ及び検出器で行をアドレス指定する原理は実質的に同一である。具体的には、２つの異なるクロック信号（第１の信号CK1 及び第２の信号CK2 ）が、段毎に交互に切り替えて出力トランジスタを駆動する。クロック信号の高レベルと低レベルとの間の電圧の変化は数十ボルトに達する場合がある。この急な変化により、ゲートの静電容量に起因する寄生信号が生じ、ピークの値が、段に送出されるクロック信号（奇数段のクロック信号CK1 及び偶数段のクロック信号CK2 ）の立上りエッジ及び立下りエッジ毎に段の出力で数ボルトの値に達する場合がある。
従って、各段で、トークンが段を通って伝搬していない（ひいては出力トランジスタTFT4がオフである）場合であっても、寄生結合が、出力トランジスタTFT4のソースに達するクロック信号と画素につながる行との間に生じる。同様に、画素P(2n+1) のトランジスタT(2n+1) で、ゲートの容量性効果によって列に寄生信号が生じる。これらの様々な寄生結合（クロック／行及び行／列）は、図２に静電容量Ca, Cbによって物理的に夫々示されている。
第１のクロック信号CK1 による結合が、第１のクロック信号CK1 に関連する全ての行に見出される。従って、2000行のマトリクスアレイ検出器では、各列での電荷積算中、第１のクロック信号CK1 による結合に1000を掛ける。同じことが、第２のクロック信号CK2 による結合に当てはまる。
ディスプレイの分野では、表示されるデータの信号に対応する電圧が各列に印加されると仮定すると、このような寄生結合は何も問題を引き起こさない。しかしながら、検出器の分野では、有用な信号の電荷が少量であることを考慮すると、寄生結合の値が、検出される信号の値を実質的に超える場合がある。典型的には、寄生結合の値は有用な信号の値の200 倍又は300 倍に達する場合がある。行毎に異なる値を示す寄生電荷が１つの列に存在することにより、偶数行から生じる寄生電荷と奇数行から生じる寄生電荷とを区別する補正処理の実行を防ぐ。本願では、「奇偶影響」という用語は、異なるクロック信号（偶数行の一部の信号、奇数行の他の信号）から生じる寄生信号を列に有することを指すために使用される。
従って、本発明の一目的は、奇偶影響を下げることを可能にするマトリクスアレイ検出器を提供することである。本発明の別の目的は、寄生ノイズを減少するマトリクスアレイ検出器を提供することである。
従って、本発明の主題は、
行及び列に沿ってマトリクスに配置されて、物理的な影響に応じて信号を夫々発生させることができる画素のアレイと、
互いに位相シフトされた２つのクロック信号を発生させるように構成されている信号発生器と、
シフトレジスタを有する行アドレス指定デバイスと
を備えており、
前記シフトレジスタは、カスケードに配置された複数の段を有しており、各段は、前記２つのクロック信号から１つのクロック信号を段毎に交互に受信して、行の画素を夫々アクティブ化及び非アクティブ化することができる高い値及び低い値を取ることができる中間出力信号を送出することができ、
前記信号発生器は第３のクロック信号を発生させるように更に構成されており、前記行アドレス指定デバイスは複数の分離回路を更に有しており、各分離回路は、各段と前記マトリクスの対応する行との間に接続されて、前記第３のクロック信号を受信するように構成されており、前記中間出力信号及び前記第３のクロック信号が高レベルであるとき、前記分離回路は、前記マトリクスの対応する行を選択するための選択信号を送出するように構成されている、マトリクスアレイ検出器である。
有利には、前記分離回路は、前記中間出力信号を受信することができる入力端子と、前記選択信号を送出するように構成された出力端子と、ゲートがダイオード接続トランジスタを介して前記入力端子に接続されて、ドレインが前記出力端子に接続されて、ソースが前記第３のクロック信号を受信すべく接続されている第１の分離トランジスタと、前記第１の分離トランジスタのゲート及びソース間に配置されている昇圧コンデンサとを有している。
有利には、前記分離回路は第２の分離トランジスタを有しており、前記第２の分離トランジスタは、オフであるときに前記出力端子を前記昇圧コンデンサから分離するように構成されている。
有利には、前記分離回路は、前記第１の分離トランジスタのゲートと前記出力端子との間に接続されたインピーダンス低下回路を有しており、前記インピーダンス低下回路は、前記選択信号が低レベルであるときに前記行の電位を低レベルに維持するように構成されている。
有利には、前記インピーダンス低下回路は、
ソースが前記第１の分離トランジスタのドレインに接続されて、ドレインが前記低レベルに対応する電圧源に接続されて、ゲートが前記第１の分離トランジスタのゲートに接続されている、前記インピーダンス低下回路の第１のトランジスタと、
ソース及びゲートが前記第１の分離トランジスタのゲートに接続されて、ドレインが前記低レベルに対応する前記電圧源に接続されている、前記インピーダンス低下回路の第２のトランジスタと、
ソースが前記第１の分離トランジスタのゲートに接続されており、前記信号発生器によって送出される第１の制御信号によって制御される、前記インピーダンス低下回路の第３のトランジスタと
を有している。
有利には、各段は、全ての行の画素を同時的に非アクティブ化するように構成されている第１のリセットトランジスタを有しており、前記第１のリセットトランジスタのゲートが、前記信号発生器によって送出されるリセット信号のパルスによって制御される。
有利には、各分離回路は、全ての行の画素を同時的にアクティブ化するように構成されている第２のリセットトランジスタを有しており、前記第２のリセットトランジスタのゲートが前記リセット信号のパルスによって制御され、前記第２のリセットトランジスタのドレインが第２の制御信号を受信することができる。
先行技術に係る画素の行及び列の配置を示す図である。 先行技術に係るシフトレジスタの２段を示す回路図である。 本発明に係る１つの段及び分離回路を示す回路図である。 本発明に係る行アドレス指定デバイスの動作を示すタイミング図である。
図３は、上述されているようなアドレス指定デバイスの段ETの回路図である。段は、等しく偶数行又は奇数行であってもよい行L_n に対応する。出力トランジスタTFT4のソースはクロック信号を受信し、従来通り、奇数行の出力トランジスタTFT4は、第１のクロック信号CK1 をソースで受信するトランジスタとして定められ、偶数行の出力トランジスタTFT4は、第２のクロック信号CK2 をソースで受信するトランジスタとして定められる。
補償コンデンサC_SRが、他方のクロック信号（出力トランジスタTFT4のソースが第１のクロック信号CK1 を受信する場合は第２のクロック信号CK2 、又はその逆）と出力トランジスタTFT4のゲートとの間に配置されてもよい。補償コンデンサC_SRの値は、出力トランジスタTFT4のゲートとソースとの間にある寄生容量の値と等価であることが好ましい。変形例として、補償コンデンサC_SRをトランジスタに置き換えてもよい。補償コンデンサC_SRと置き換えられるトランジスタのサイズは、この場合、出力トランジスタTFT4のサイズの半分に相当する。従って、全静電容量は、出力トランジスタTFT4（TFT は一般に完全に対称である）のゲートとソースとの間の静電容量に相当する。
図４は、特に（列「標準的読み取り」の下で）アドレス指定デバイスの４つの第１段ETの動作を示すタイミング図である。
PU_nは、第１の制御トランジスタTFT1のドレインと出力トランジスタTFT4のゲートとの間に接続されている、段ETの第１の内部ノードとして定められている。図４では、信号PU_nは、第１の内部ノードPU_nと基準電圧Voffとの間の電圧に対応する。入力端子BEが更に定められており、出力トランジスタTFT4のドレインと放電トランジスタTFT5のソースとの間に接続されている。入力端子BEは、中間出力信号OUT_n を受信するように構成されている。中間出力信号OUT_n は、対応する行の画素の全てのトランジスタをオンにするのに十分な電圧に対応する高レベルVon 又は全てのトランジスタをオフにするための低レベルをとってもよい。
図４を参照すると、時間t0で、段ET0 の第１の制御トランジスタTFT1は、信号発生器GSI によって生成された入力パルスSTV （電圧Von ）を受ける。従って、段の第１の制御トランジスタTFT1がオンになり、昇圧コンデンサC_SRFDを充電する。第１の内部ノードPU_0の電位は、電圧Von に達するまで上昇する。電圧Von から、段の第１の制御トランジスタTFT1の閾値電圧(VTFT1) を減算する必要がある。
時間t1で、出力トランジスタTFT4のソースは、第１のクロック信号CK1 のクロックパルスを受ける。第１の内部ノードPU_0が事前充電電圧レベルVon-VTFT1に充電されると、出力トランジスタTFT4がオンになる。第１のクロック信号CK1 は高レベルVon であり、出力トランジスタTFT4のソースは追従して、昇圧コンデンサC_SRFDによってフローティング状態の出力トランジスタTFT4のゲートを駆動する。第１の内部ノードPU_0の電圧が2xVon になり、その後、出力トランジスタTFT4は実質的にオンになり、中間出力信号Out0は、第１のクロック信号CK1 が時間t2で下がるまで第１のクロック信号CK1 に完全に追従する。次の段の第１の制御トランジスタTFT1は、時間t1で先行する段の中間出力信号Out0を受信する。
アドレス指定デバイスは分離回路ISL を更に有している。分離回路ISL は、各段ETとマトリクスの対応する行LIとの間に接続されている。分離回路ISL は、中間出力信号Outn及び第３のクロック信号CK3 を受信する。本発明の原理は、マトリクスの行に接続されている全ての分離回路ISL に同一のクロック信号CK3 を適用することである。クロック信号CK3 は周期信号であり、クロック信号CK3 の高レベルは、第１のクロック信号CK1 及び第２のクロック信号CK2 が高レベルになる毎に繰り返される。
分離回路ISL は、選択信号OUT_LINE_nをマトリクスの対応する行L_n に与えるように構成されている。選択信号OUT_LINE_nは、検出された電荷が読み取られるように行の画素の選択を可能にする高レベル（電圧Von ）から低レベル（電圧Voff）になってもよい。選択信号OUT_LINE_nは、行L_n に接続された出力端子BSによって送出される。
分離回路ISL は第１の分離トランジスタTFT6を有している。第１の分離トランジスタTFT6のソースが第３のクロック信号CK3 を受信する。このため、第３のクロック信号CK3 がVon であるとき、第１の分離トランジスタTFT6は、段ETによって送信されたトークンを伝えることができる。「ブートストラップ」効果を得ることができる昇圧コンデンサC_GDFDが、第１の分離トランジスタTFT6のゲート及び出力端子BSの両方に接続されている。更に、ゲートがドレインに接続されているダイオード接続トランジスタTFTDが、入力端子BEと第１の分離トランジスタTFT6のゲートとの間に配置されている。ダイオード接続トランジスタTFTDにより、正の電圧のみを通過させることができる。ダイオード接続トランジスタTFTDのソースと第１の分離トランジスタTFT6のゲートとの間にあるノードは、第２の内部ノードPU2_n と称される。
分離回路の動作について、図４を参照して説明する。時間t1で、中間出力信号OUT_0 はVon である。従って、第３のクロック信号CK3 がVoffである限り、ダイオード接続トランジスタTFTDはオンであり、昇圧コンデンサC_GDFDを充電する。第２の内部ノードPU2_0 の電位は、電圧Von に達するまで上昇する。電圧Von から、ダイオード接続トランジスタTFTDの閾値電圧(VTFTD) を減算する必要がある。その後、第１の分離トランジスタTFT6は実質的にオンになる。
第３のクロック信号CK3 がVon に変わるとき、第２の内部ノードPU2_0 を事前充電電圧Von-VTFTDに充電することにより、第１の分離トランジスタTFT6がオンになる。第１の分離トランジスタTFT6のドレインは追従して、昇圧コンデンサC_GDFDによってフローティング状態の第１の分離トランジスタTFT6のゲートを駆動する。第２の内部ノードPU2_0 の電圧が2xVon になり、続いて第１の分離トランジスタTFT6は実質的にオンになり、選択信号OUT_LINE_0はVon になる。
同様に、時間t2でトークンをシフトレジスタの連続的な段を通して伝搬することにより、第３のクロック信号CK3 がVon であるとき、検出信号OUT_LINE_1がVon になる。
第３のクロック信号CK3 がVon であるときにマトリクスが読み取られるので、Von の時間を可能な限り長く維持しながら、第２の内部ノードPU2_n がVon に上昇する時間があるように、第３のクロック信号CK3 のデューティサイクル、つまり、一周期におけるVon の時間とVoffの時間との比を決定してもよい。従って、デューティサイクルを、アドレス指定デバイスのTFT のスイッチング速度に応じて決定してもよい。デューティサイクルを、例えばアドレス指定デバイスの様々な素子の値に応じてシミュレーションによって決定してもよい。
入力端子BEに存在する奇偶影響は、マトリクスの全ての行に共通する第３のクロック信号CK3 によって、出力端子BSで大幅に減少する。
特に有利な一実施形態によれば、第２の分離トランジスタTFT_RFが昇圧コンデンサC_GDFDと出力端子BSとの間に配置されている。第２の分離トランジスタTFT_RFのゲートは、第１の分離トランジスタTFT6のゲートに接続されている。
第２の分離トランジスタTFT_RFにより、昇圧コンデンサC_GDFDに依然として存在する寄生結合を分離することができる。第２の分離トランジスタTFT_RF及び第１の分離トランジスタTFT6は同じ信号によって制御される。従って、トークンが分離回路ISL を通って伝搬しているとき、第２の分離トランジスタTFT_RFがオンであり、残りの時間はオフである。第２の分離トランジスタTFT_RFは、行をアクティブ化する必要があるときを除き、昇圧コンデンサC_GDFDを分離する。第２の分離トランジスタTFT_RFは寄生容量を更に含むが、その値は昇圧コンデンサC_GDFDの値より実質的に低い。
別の実施形態によれば、分離回路ISL は、第１の分離トランジスタTFT6のゲートと出力端子BSとの間に接続されたインピーダンス低下回路LOWZを有している。インピーダンス低下回路LOWZにより、選択信号OUT_LINE_nがVoffであるとき、行L_n の電位をVoffに維持することが可能である。トークンが段を通って伝搬していないときに行の電位をVoffに維持することにより、寄生結合の残りの部分を除去する。
インピーダンス低下回路LOWZにより、画素のトランジスタに常時バイアスをかけてトランジスタの経年劣化をより早く引き起こすことを防ぐことが更に可能になる。寄生トークンが、トランジスタのドリフトによって生じることを防ぐことが更に可能である。
インピーダンス低下回路LOWZは、インピーダンス低下回路の第１のトランジスタTFT7を有しており、第１のトランジスタのソースが第１の分離トランジスタTFT6のドレインに接続されており、第１のトランジスタのドレインが電圧源Voffに接続されており、第１のトランジスタのゲートが第１の分離トランジスタTFT6のゲートに接続されている。インピーダンス低下回路LOWZは、インピーダンス低下回路の第２のトランジスタTFT8を更に有しており、第２のトランジスタのソース及びゲートが第１の分離トランジスタTFT6のゲートに接続されており、第２のトランジスタのドレインが電圧源Voffに接続されている。最後に、インピーダンス低下回路LOWZは、信号発生器GSI によって送出される第１の制御信号CMD_LZにより制御されるインピーダンス低下回路の第３のトランジスタTFT9を有しており、第３のトランジスタのソースがインピーダンス低下回路の第１のトランジスタTFT7のゲート及びインピーダンス低下回路の第２のトランジスタTFT8のソースに接続されている。
第２の内部ノードPU2_n が、段ETからのトークンの到着に対応するVon になると、インピーダンス低下回路の第２のトランジスタTFT8はオンになり、ひいてはVoffの通過を可能にする。従って、インピーダンス低下回路の第１のトランジスタTFT7はオフになり、ひいては出力端子BSでVoffを印加しなくなり、ひいてはトークンが伝えられて行をアドレス指定してもよい。
段ETからのトークンが無い場合、第２の内部ノードPU2_n はVoffの状態のままであり、インピーダンス低下回路の第２のトランジスタTFT8はオフのままであり、インピーダンス低下回路の第１のトランジスタTFT7のゲートはVon のままであり、第１のトランジスタはオンのままであり、行にVoffを印加する。
第１の制御信号CMD_LZにより、インピーダンス低下回路の第３のトランジスタTFT9は常時Von になり得ない。具体的には、インピーダンス低下回路の第３のトランジスタTFT9のドレインに達する制御信号LZは、常時Von である。従って、第１の制御信号CMD_LZは、好ましくは第３のクロック信号CK3 のデューティサイクルと反転するデューティサイクルを有してもよく、図４のタイミング図に示されているように、Von になる短時間を除いて主にVoffである。
従って、インピーダンス低下回路の第１のトランジスタTFT7のゲート電位は、定期的に（行がアドレス指定される毎に）Von に戻り、第２の内部ノードPU2_n がVon にならない限り、インピーダンス低下回路の第１のトランジスタTFT7がオンであることを保証する。インピーダンス低下回路の第１のトランジスタTFT7のゲートは、第１の制御信号CMD_LZによって常時Von に維持されず、このため、第２の内部ノードPU2_n がVon であるとき、インピーダンス低下回路の第２のトランジスタTFT8がインピーダンス低下回路の第１のトランジスタTFT7のゲートをVoffに容易に切り替えることができる。更に、インピーダンス低下回路の第２のトランジスタTFT8及びインピーダンス低下回路の第３のトランジスタTFT9の両方のオン状態による短絡の可能性を回避することができる。
従って、マトリクスアレイ検出器により、例えば検出ステップの前に空白画像を取得するなど、既知の技術を使用して補正されてもよい、マトリクスの全ての行に等しい１つの寄生効果を得ることができる。
有利には、各段ETは、段のリセットトランジスタTFT2を更に有してもよく、リセットトランジスタのゲートがリセット信号RST のパルスによって制御される。リセットトランジスタTFT2のドレインが、第２の制御トランジスタTFT3のソース及び放電トランジスタTFT5のドレインに接続されている。リセットトランジスタTFT2のソースが、入力段の第２の制御トランジスタTFT3のドレインに接続されてもよい。
図４（列「トークンのリセット」の下）を参照すると、リセット信号RST のパルスを段のリセットトランジスタTFT2のゲートで受信する。従って、リセットパルスにより、段ETに含まれる様々なトランジスタを直ちにオフにすることができる。
好ましい一実施形態によれば、各分離回路ISL は、全ての行の画素を同時的にアクティブ化するように構成された第２のリセットトランジスタTFT10 を有している。第２のリセットトランジスタTFT10 のゲートは、リセット信号RST のパルスによって制御され、ドレインは第２の制御信号Voff_RG を受信することができる。
図４（列「全体的なリセット」の下）により、制御信号によって制御される第２のリセットトランジスタTFT10 の有用性を理解することができる。
標準動作では、Voff_RG ＝Voffであるため、リセット機能が変わらないままで前の図と同等の図を得ることが可能である。従って、分離回路ISL の全てのトランジスタがオフになる。
全体的なリセットを実行する必要があるとき、Voff_RG ＝Von 、RST ＝Von 、及びLZ＝Voffの命令を適用する。
次に、上述したように、段ETを命令RST によってリセットする。時間t8で、第２の内部ノードPU2_n が全ての行で同時的にVon に上昇する（命令LZを無効にする（LZ＝０））。その後、時間t9で、第３のクロック信号CK3 をVon に設定して全ての選択信号をVon に上昇させる。
次に、時間t13 でVoff_RG ＝Voff及びLZ＝Von にすることにより、GOA の全ての段がVoffに戻り、電子機器をオフにしてもよい。
この全体的なリセット機能は、特に消費電力の点で有利である。例えばマトリクスアレイ検出器を使用して電子デバイスで指紋認識するためにセンサを非連続的に使用する場合、消費電力を監視する必要がある。例えば、認識機能を多くとも時間の約0.1 ％で使用する。従って、デッドタイム中、読み取り電子機器をオフにする必要がある。
読み取り電子機器は、撮像するときに約500 mWを消費することがあり、つまり、電話機（スマートフォン）のバッテリの3.7 Vで135 mAを消費することがあり、これは、電話機をオフにしない場合のバッテリの約10％の消費量である。
しかしながら、フォトダイオードマトリクスアレイの電源を非常に長い間オフにすることは、バイアスをかけないフォトダイオードがバイアスをかけるフォトダイオードに対して非常に異なる状態にあるため、起動時間が非常に長く（数秒に）なり、マトリクスを安定させるために数十枚の画像が必要であることを意味する。
第３のクロック信号CK3 があるために可能になる全体的なリセット機能により、フォトダイオードにバイアスをかけるための正のバイアス電圧を維持し、安定状態を常時維持するようにフォトダイオードを定期的にリセットすることが可能になる。

Claims (5)

  1. 行(L) 及び列に沿ってマトリクスに配置されて、物理的な影響に応じて信号を夫々発生させることができる画素(P) のアレイと、
    互いに位相シフトされた２つのクロック信号(CK1, CK2)を発生させるように構成されている信号発生器(GSI) と、
    シフトレジスタ(SR)を有する行アドレス指定デバイスと
    を備えており、
    前記シフトレジスタ(SR)は、カスケードに配置された複数の段(ET)を有しており、各段(ET)は、前記２つのクロック信号(CK1, CK2)から１つのクロック信号を段毎に交互に受信して、行の画素を夫々アクティブ化及び非アクティブ化することができる高い値(Von) 及び低い値(Voff)を取ることができる中間出力信号(OUTn)を送出することができ、
    前記信号発生器(GSI) は第３のクロック信号(CK3) を発生させるように更に構成されており、前記行アドレス指定デバイスは複数の分離回路(ISL) を更に有しており、各分離回路(ISL) は、各段(EP)と前記マトリクスの対応する行(LI)との間に接続されて、前記第３のクロック信号(CK3) を受信するように構成されており、前記中間出力信号(OUTn)及び前記第３のクロック信号(CK3) が高レベル(Von) であるとき、前記分離回路(ISL) は、前記マトリクスの対応する行を選択するための選択信号(OUT_LINE_n)を送出するように構成されており、
    前記分離回路(ISL) は、前記中間出力信号(OUTn)を受信することができる入力端子(BE)と、前記選択信号(OUT_LINE_n)を送出するように構成された出力端子(BS)と、ゲートがダイオード接続トランジスタ(TFTD)を介して前記入力端子(BE)に接続されて、ドレインが前記出力端子(BS)に接続されて、ソースが前記第３のクロック信号(CK3) を受信すべく接続されている第１の分離トランジスタ(TFT6)と、前記第１の分離トランジスタ(TFT6)のゲート及びドレイン間に配置されている昇圧コンデンサ(C_GDFD)とを有しており、
    前記分離回路(ISL) は第２の分離トランジスタ(TFT_RF)を有しており、前記第２の分離トランジスタは、オフであるときに前記出力端子(BS)を前記昇圧コンデンサ(C_GDFD)から分離するように構成されている、マトリクスアレイ検出器。
  2. 前記分離回路(ISL) は、前記第１の分離トランジスタ(TFT6)のゲートと前記出力端子(BS)との間に接続されたインピーダンス低下回路(LOWZ)を有しており、前記インピーダンス低下回路は、前記選択信号(OUT_LINE_n)が低レベル(Voff)であるときに前記行(L) の電位を低レベル(Voff)に維持するように構成されている、請求項１に記載のマトリクスアレイ検出器。
  3. 前記インピーダンス低下回路(LOWZ)は、
    ソースが前記第１の分離トランジスタ(TFT6)のドレインに接続されて、ドレインが前記低レベルに対応する電圧源(Voff)に接続されて、ゲートが前記第１の分離トランジスタ(TFT6)のゲートに接続されている、前記インピーダンス低下回路の第１のトランジスタ(TFT7)と、
    ソースが前記インピーダンス低下回路の第１のトランジスタ(TFT7)のゲートに接続されて、ゲートが前記第１の分離トランジスタ(TFT6)のゲートに接続されて、ドレインが前記低レベルに対応する前記電圧源(Voff)に接続されている、前記インピーダンス低下回路の第２のトランジスタ(TFT8)と、
    ソースが前記インピーダンス低下回路の第１のトランジスタ(TFT7)のゲートと前記第１の分離トランジスタ(TFT6)のゲートとに接続されており、前記信号発生器(GSI) によって送出される第１の制御信号(CMD_LZ)によって制御される、前記インピーダンス低下回路の第３のトランジスタ(TFT9)と
    を有している、請求項２に記載のマトリクスアレイ検出器。
  4. 各段(ET)は、全ての行の画素を同時的に非アクティブ化するように構成されている第１のリセットトランジスタ(TFT2)を有しており、前記第１のリセットトランジスタのゲートが、前記信号発生器(GSI) によって送出されるリセット信号(RST) のパルスによって制御される、請求項３に記載のマトリクスアレイ検出器。
  5. 各分離回路(ISL) は、全ての行の画素を同時的にアクティブ化するように構成されている第２のリセットトランジスタ(TFT10) を有しており、前記第２のリセットトランジスタのゲートが前記リセット信号(RST) のパルスによって制御され、前記第２のリセットトランジスタのドレインが第２の制御信号(VOFF_RG) を受信することができる、請求項４に記載のマトリクスアレイ検出器。
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