JP5194494B2 - 画素アレイ - Google Patents

Description

本発明は、画素アレイに関し、特にＴＦＴをそれぞれ有する複数の画素からなる画素アレイに関する。

近年、基板上に薄膜トランジスタ（以下、ＴＦＴとも記す）を形成する技術が大幅に進歩し、特にアクティブマトリクス型の大画面表示装置の駆動素子への応用開発が進められている。現在実用化されているＴＦＴは、ａ−Ｓｉやｐｏｌｙ−ＳｉといったＳｉ系の無機材料で製造されているが、このような無機材料を用いたＴＦＴの製造においては、真空プロセスや高温プロセスを必要とし、製造コストに大きく影響を及ぼしている。

そこで、このような問題に対応する為、近年、有機材料を用いたＴＦＴ（有機ＴＦＴ）が種々検討されている。有機材料は無機材料に比べ、材料の選択肢が広く、また、有機ＴＦＴの製造工程においては、前述の真空プロセス、高温プロセスに代わり、印刷、塗布といった生産性に優れたプロセスが用いられるため、製造コストを抑えることができる。さらに耐熱性の乏しい、例えば、プラスティックフィルム基板等にも形成することができる可能性があり、多方面への応用が期待されている。

ここで、ＴＦＴの基本構造を図２７に示す、図２７（ａ）は、半導体層ＳＦに対してゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄが下（基板Ｐ側）に配置された、いわゆるボトムゲートボトムコンタクト型ＴＦＴ、図２７（ｂ）は、半導体層ＳＦに対してゲート電極Ｇが上に、ソース電極Ｓ、ドレイン電極Ｄが下に配置された、いわゆるトップゲートボトムコンタクト型ＴＦＴ、図２７（ｃ）は、半導体層ＳＦに対してゲート電極Ｇが下に、ソース電極Ｓ、ドレイン電極Ｄが上に配置された、いわゆるボトムゲートトップコンタクト型ＴＦＴ、図２７（ｄ）は、半導体層ＳＦに対してゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄが上に配置された、いわゆるトップゲートトップコンタクト型ＴＦＴの基本構造を示す模式図である。

ＴＦＴは、図２７（ａ）乃至（ｄ）に示す様に、ゲート電極Ｇと、絶縁膜ＩＦを挟んで対向した位置に配置された半導体層ＳＦと、半導体層ＳＦに接触する２つの電極であるソース電極Ｓ、ドレイン電極Ｄから構成される。

ＴＦＴの駆動は、ソース電極Ｓ−ドレイン電極Ｄ間に電位差を与えた状態で、ゲート電極Ｇの電位を制御することで行なわれる。すなわち、半導体層ＳＦのソース電極Ｓとドレイン電極Ｄに挟まれた部分をチャネルと呼んでいるが、ゲート電極Ｇの電位を変化させることでチャネルの電荷密度を変化させ、ソース電極Ｓ−ドレイン電極Ｄ間に流れる電流を制御する。

ＴＦＴの基本レイアウトを図２８に示す。図２８（ａ）は、トップゲートボトムコンタクト型ＴＦＴ、ボトムゲートボトムコンタクト型ＴＦＴ、図２８（ｂ）はトップゲートトップコンタクト型ＴＦＴ、ボトムゲートトップコンタクト型ＴＦＴの基本レイアウトの一例を示す模式図である。尚、図２８（ａ）、（ｂ）において絶縁膜ＩＦの図示は省略した。

ＴＦＴのチャネル長、チャネル幅は、それぞれ図２８（ａ）、（ｂ）中のＬ、Ｗで示された長さである。半導体層ＳＦを形成するにあたり、その大きさはチャネル長、チャネル幅を十分覆っていればできるだけ小さいほうが望ましい。これは、半導体層ＳＦが大きすぎると、半導体層ＳＦの一部でゲート電極Ｇの電位変化に対して電荷密度が変化しなくなり、漏れ電流が発生して、電気的特性が著しく劣化することによるものである。

図２９に半導体層ＳＦの大きさによる漏れ電流の発生の様子を示す。図２９（ａ）は、単一のＴＦＴにおいて、ソース電極Ｓ−ドレイン電極Ｄ間に漏れ電流が発生する様子、図２９（ｂ）は、隣接する２つのＴＦＴ間に漏れ電流が発生する様子を示す模式図である。図２９（ａ）の場合は、単一のＴＦＴにおいて、半導体層ＳＦがゲート電極Ｇの範囲よりも大きく形成されている。この場合、図２９（ａ）中に示した経路Ｐ１では半導体層ＳＦがゲート電極Ｇによる電荷密度制御を受けないため、たとえゲート電極Ｇにオフ電圧（ソース電極Ｓ−ドレイン電極Ｄ間に流れる電流を遮断する電圧）を印加しても電流は遮断できない。したがって漏れ電流が発生し、ＴＦＴのオフ特性が著しく劣化する。図２９（ｂ）の場合は、隣接する２つのＴＦＴの間にも半導体層ＳＦが形成されている。この場合、図２９（ｂ）中に示した経路Ｐ２にはそもそもゲート電極Ｇが形成されていないため、電荷密度制御が行なわれず、図２９（ａ）の場合と同様に漏れ電流が発生する。その結果、２つのＴＦＴ間に信号の混信が起こる。したがって、半導体層ＳＦは所定の位置のみに形成される必要がある。

有機半導体層を所定の位置のみに形成する方法としては、全面に半導体材料を蒸着してから、フォトリソグラフィー技術を用いて半導体蒸着膜の不要部分を取り去るエッチング法や、蒸着マスクを用いた蒸着法、また、半導体材料を溶媒に溶かした溶液の液滴を、所定位置のみに滴下塗布して基板に堆積させるインクジェット法、ディスペンサ法などがある。このうちインクジェット法や、ディスペンサ法は、その他の方法と比較して、次のような利点がある。１．真空プロセスが不要。２．材料資源の浪費がなく、エッチング法と比べると不要部分の半導体膜の除去というプロセスが不要。これらの利点により、製造コストを抑えることができることから、多方面において種々検討されている（例えば、特許文献１、特許文献２、特許文献３参照）。
特開２００３−２３４４７３号公報 特開２００３−３０１１１６号公報 特開２００３−３０９２６５号公報

ところで、アクティブマトリックス型の表示装置においては、ＴＦＴは、画素を駆動する手段として、１つの画素に少なくとも１つ配置されている。近年の表示装置の高解像度化の要求に伴い、画素サイズの縮小化が望まれている。画素サイズの縮小化に伴い、ＴＦＴサイズも縮小されることから、形成すべき半導体層の大きさも小さくする必要がある。

特許文献１乃至３に開示されているインクジェット法では、インク液滴の大きさを小さくすることで、形成される半導体層の大きさ、つまり塗布寸法を小さくすることができる。しかしながら、液滴の大きさを小さくするのは技術的に容易なことではない。これは液滴の塗布寸法に対し、液滴体積が３乗に比例し、塗布寸法を、例えば１／ｎにするには液滴体積を１／ｎ³にする必要があるからである。

本発明は、上記課題を鑑みてなされたもので、ＴＦＴをそれぞれ有する複数の画素からなる画素アレイにおいて、画素の電気的特性に影響を及ぼすことなく、容易に高密度化することが可能な画素アレイを提供することを目的とする。

上記目的は、下記の１乃至９いずれか１項に記載の発明によって達成される。

１．２次元マトリクス状に配列され、ＴＦＴをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記ＴＦＴは互いに近接して配置され、該ＴＦＴの半導体膜は近接する複数の前記ＴＦＴに渡って連続して形成され、
前記半導体膜が連続して形成された複数の前記ＴＦＴを電気的に分離するＴＦＴ分離手段を有することを特徴とする画素アレイ。

２．前記ＴＦＴ分離手段は、
前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴの駆動を制御する信号を供給する行信号線と、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴに信号を供給、または該ＴＦＴから信号を読み出す列信号線と、を有し、
前記行信号線は行毎に設けられ、同一時刻には多くても１本の前記行信号線にのみ前記ＴＦＴをオン状態にしうる電圧信号が印加されるものであって、
前記半導体膜が連続して形成された複数の前記ＴＦＴは、２本の前記行信号線または２本の前記列信号線を挟んで近接して配置されていることを特徴とする前記１に記載の画素アレイ。

３．前記ＴＦＴ分離手段は、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴに信号を供給、または該ＴＦＴから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、ＴＦＴをオフ状態にしうる電圧信号が印加された行共通線と、を有し、
前記半導体膜が連続して形成された複数の前記ＴＦＴは、前記行共通線または２本の前記列信号線を挟んで近接して配置されていることを特徴とする前記１に記載の画素アレイ。

４．前記ＴＦＴ分離手段は、
前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴの駆動を制御する信号を供給する行信号線と、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴに信号を供給、または該ＴＦＴから信号を読み出す列信号線と、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線と、を有し、
前記行信号線は行毎に設けられ、同一時刻には多くても１本の前記行信号線にのみ前記ＴＦＴをオン状態にしうる電圧信号が印加されるものであって、
前記半導体膜が連続して形成された複数の前記ＴＦＴは、２本の前記行信号線または２本の前記列信号線、あるいは前記列共通線を挟んで近接して配置されていることを特徴とする前記１に記載の画素アレイ。

５．前記ＴＦＴ分離手段は、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴに信号を供給、または該ＴＦＴから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、ＴＦＴをオフ状態にしうる電圧信号が印加された行共通線と、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線と、を有し、
前記半導体膜が連続して形成された複数の前記ＴＦＴは、前記行共通線または２本の前記列信号線、あるいは前記列共通線を挟んで近接して配置されていることを特徴とする前記１に記載の画素アレイ。

６．前記ＴＦＴ分離手段は、
複数の前記画素の隣接する行間および列間の所定領域に設けられ、ＴＦＴをオフ状態にしうる電圧信号が印加された行共通線を有し、
前記半導体膜が連続して形成された複数の前記ＴＦＴは、前記行共通線を挟んで近接して配置されていることを特徴とする前記１に記載の画素アレイ。

７．前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする前記１乃至６のいずれか１項に記載の画素アレイ。

８．前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする前記７に記載の画素アレイ。

９．前記半導体膜の材料は、有機材料であることを特徴とする前記１乃至８のいずれか１項に記載の画素アレイ。

本発明によれば、複数の画素のうち隣接する所定数の画素にそれぞれ設けられたＴＦＴを互いに近接させて配置し、該ＴＦＴの半導体膜を近接する複数のＴＦＴに渡って連続して形成する様にした。すなわち、半導体膜の塗布寸法を個々の画素のＴＦＴに必要な塗布寸法より大きくする様にした。これにより、ＴＦＴサイズの縮小化に伴う、前述の液滴体積の縮小化を強いられることなく半導体膜を形成することができる。

一方、半導体膜を複数のＴＦＴに渡って連続させて形成することによるＴＦＴ間の漏れ電流に関しては、ＴＦＴを電気的に分離するＴＦＴ分離手段により発生を防止することができる。また、半導体膜は所定数の画素単位に離散的に形成されることから、半導体膜間では電気的に分離され、漏れ電流は発生しない。

したがって、本発明によれば、画素の電気的特性に影響を及ぼすことなく、容易に高密度化を実現することが可能となる。

以下図面に基づいて、本発明に係る画素アレイの実施の形態を説明する。尚、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限られない。

〔実施形態１〕
最初に本発明に係る画素アレイの代表的な用途の一つである、表示装置の周知の構成を図１を用いて説明する。図１は、従来の画素アレイ１１を用いた表示装置１の概略構成図である。

表示装置１は、図１に示す様に、表示装置１に入力される映像信号に基づき映像を表示する画素アレイ１１を駆動するための行ドライバＨＤ、列ドライバＶＤがそれぞれ行選択線ＨＬ、列データ線ＶＬを介して画素アレイ１１に接続されている。１つの行選択線ＨＬには、該当する行の画素Ｐｘがすべて接続され、１つの列データ線ＶＬには該当する列の画素Ｐｘがすべて接続されている。

表示装置１で行われる表示動作の流れを図２を用いて説明する。図２は、画素駆動信号のタイムチャートである。

最初に、行ドライバＨＤにより表示データを設定すべき行を１つだけ選択する。行の選択は、選択する行の行選択線ＨＬを活性化し、その他の行選択線ＨＬを不活性にすることで行なわれる。活性化とは、画素Ｐｘと列データ線ＶＬとを接続する図示しないスイッチング素子（例えば、ＴＦＴ）のオン駆動を意味し、不活性化とはオフ駆動を意味する。次に表示データを列ドライバＶＤから、列データ線ＶＬを介して画素Ｐｘに伝達する。ここで、行選択線ＶＬを不活性化すると、画素Ｐｘに伝達された信号は記憶され、画素Ｐｘは記憶された信号に基づいた表示を行う。この一連の動作をすべての行について行なうことで、一画面分の表示がなされる。

次に、画素Ｐｘの周知の等価回路、及び構造を図３、図４を用いて説明する。図３は、画素Ｐｘの等価回路の一例を示す図である。図４は、画素Ｐｘの概略構造を示す断面図である。但し、図４において配向膜、偏光板等の図示は省略した。尚、後述の実施形態１による画素Ｐｘの等価回路は、図３に示す等価回路と同様であり、また、実施形態１による画素Ｐｘの構造は、半導体膜ＳＦの形成領域を除き図４に示す構造と略同様である。

画素Ｐｘは、図３、図４に示す様に、薄膜トランジスタＴｒ（以下、トランジスタＴｒと略称す）を一つ有し、ゲート電極Ｇが行選択線ＨＬに、ソース電極Ｓが列データ線ＶＬに接続されている。ドレイン電極Ｄは、表示層ＥＦの電極、すなわち画素電極Ｅに接続されている。表示層ＥＦは、例えば液晶層から構成されている。画素電極Ｅと対向して対向電極Ｆが設けられており、画素電極Ｅと対向電極Ｆとの間の電位差に応じて表示層ＥＦの状態が変化する（光の透過率あるいは反射率が変化する）。対向電極Ｆは、行選択線ＨＬ、列データ線ＶＬとは異なる図示しない基板に配置されており、全ての画素Ｐｘで共通となっている。また、画素Ｐｘの周知のレイアウトを図５に示す。図５は、画素Ｐｘのレイアウトの一例を示す平面図である。

次に、このような構造の画素ＰｘにおけるトランジスタＴｒの周知の製造工程を図６に示す。図６（ａ）乃至（ｆ）は、図５におけるＡ−Ａ′断面を示し、トランジスタＴｒの製造工程の一例を示す模式図である。尚、後述の実施形態１によるトランジスタＴｒの製造工程は、半導体膜ＳＦの形成領域を除き図６に示す製造工程に準拠するものである。

最初に、基板Ｐに第１電極層ＧＦを形成し、所定の形状にパターニングしゲート電極Ｇを形成する（図６（ａ）、（ｂ））。次に第１絶縁膜ＩＦを形成する（図６（ｃ））。必要に応じて、例えば、電極パッド用の第１絶縁膜ＩＦのパターニングを行なう。尚、図５で示した構造では、第１絶縁膜ＩＦのパターニングは不要なので、図示を省略している。次に、第２電極層ＳＤＦを形成した後、所定の形状にパターニングしソース電極Ｓ、ドレイン電極Ｄを形成する（図６（ｄ）、（ｅ））。最後に半導体膜ＳＦを所定位置に形成し（図６（ｆ））、トランジスタＴｒを完成する。なお図示しないが、必要に応じて半導体膜ＳＦを外部雰囲気から遮断するための保護膜ＰＦを形成する。

基板Ｐの材料としては、ガラス、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）などを用いる。

第１電極層ＧＦ、第２電極層ＳＤＦは、蒸着、スパッタ技術などを用いて形成され、材料としては、Ａｕ，Ａｇ，Ｐｄ，Ａｌ，Ｃｒ，Ｐｔ，Ｃｕ，ＩＴＯなどを用いる。また、パターニング方法としては、フォトリソグラフィー技術を用いる。

第１絶縁膜ＩＦは、スピンコート法、ＣＶＤ法、スパッタ法などを用いて形成され、材料としては、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン等の無機酸化物や、窒化ケイ素、窒化アルミニウム等の無機窒化物、あるいは、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、光ラジカル重合系、光カチオン重合系の光硬化性樹脂、アクリロニトリル成分を含有する共重合体、ポリビニルフェノール、ポリビニルアルコール、ノボラック樹脂、シアノエチルプルラン等の有機化合物を用いる。また、パターニング方法としては、フォトリソグラフィー技術を用いる。

半導体膜ＳＦは、インクジェット法やディスペンサ法による液滴塗布法を用いて形成され、材料としては、ペンタセン誘導体、ペンタセン前駆体、オリゴチオフェン前駆体、ポルフィリン前駆体などの有機材料を溶媒に溶解したものを用いる。液滴塗布後、乾燥させて得た膜をそのまま半導体膜としたり、あるいは、加熱処理などを行なったりして半導体膜を得る。

図７にトランジスタＴｒの別例による製造工程を示す。図７（ａ）乃至（ｄ）は、図５におけるＡ−Ａ′断面を示し、トランジスタＴｒの製造工程の別例を示す模式図である。

第１電極層ＧＦ、第２電極層ＳＤＦの形成に、インクジェット法やディスペンサ法のように所定位置へ直接材料膜を形成できる方法を用いるものであり、図７中パターニング成膜と表した（図７（ａ）、（ｃ））。材料としては、ＡｇナノインクやＡｕナノインクなどを用いる。パターニング成膜工程では、成膜工程とパターニング工程を１つにできるので、工程が簡略化される。尚、図７（ａ）乃至（ｄ）に示す工程では、第１電極層ＧＦ、第２電極層ＳＤＦのみをパターニング成膜で形成したが、これに限られるものではなく、第１絶縁膜ＩＦもパターニング成膜が可能である。

次に、実施形態１による画素アレイの構成を図８を用いて説明する。図８は、実施形態１による画素アレイ１０の構成を示す平面模式図である。図８中、破線で囲われたＡ部の領域が１画素Ｐｘを示す。

実施形態１による画素レイアウトは、図８に示す様に、前述の図５で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Ｐｘが周期的に配置されている。

隣接する４つの画素Ｐｘ１１〜Ｐｘ２２にそれぞれ設けられたトランジスタＴｒ１１〜Ｔｒ２２は、本発明における行信号線に該当する２本の行選択線ＨＬ１、ＨＬ２、列信号線に該当する２本の列データ線ＶＬ１、ＶＬ２を挟んで近接して配置されている。また、行選択線ＨＬ１、ＨＬ２、及び列データ線ＶＬ１、ＶＬ２は、本発明におけるＴＦＴ分離手段として機能するものである。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Ｐｘの等価回路は前述の図３に示したものと同様であり、電気的な特性に差異はない。

半導体膜ＳＦは、４つの画素Ｐｘ１１〜Ｐｘ２２のトランジスタＴｒ１１〜Ｔｒ２２に渡って連続して共通に形成されている。従来の画素アレイ１１を図９に示す。従来の画素アレイ１１においては、半導体膜ＳＦは、トランジスタＴｒ毎に分離して形成されている。

図８、図９を比較すると分かるように、実施形態１による半導体膜ＳＦは、従来の場合よりも大きな面積にわたって形成することができるので、インクジェット等の液滴塗布法による半導体膜ＳＦの形成では、液滴体積を従来よりも大きくすることができる。例えば、図８と図９の比較では、実施形態１の構成における液滴寸法は従来の場合の約２倍であるから、液滴体積は約８倍とすることができる。これにより、トランジスタＴｒのサイズ縮小化に伴い、従来要求されていた液滴の微細化を強いられることなく、容易に半導体膜ＳＦを形成することができる。

実施形態１による画素レイアウトにおいては、４つの画素Ｐｘ１１〜Ｐｘ２２のトランジスタＴｒ１１〜Ｔｒ２２が同一の半導体膜ＳＦを共有している。しかしながら、４つのトランジスタＴｒ１１〜Ｔｒ２２は電気的に分離されている。具体的には以下に説明する。

図１０に半導体膜ＳＦを共有する４つの画素Ｐｘ１１〜Ｐｘ２２のレイアウト図、図１１（ａ）、図１１（ｂ）に、それぞれ図１０におけるＡ−Ａ′断面、Ｂ−Ｂ′断面を示す。

まず、図１１（ａ）に示す様に、半導体膜ＳＦは、２つのトランジスタＴｒ１１、Ｔｒ２１のドレイン電極Ｄ１１、Ｄ２１に渡って形成されているが、２つのトランジスタＴｒ１１、Ｔｒ２１のゲート電極Ｇ１１、Ｇ２１にそれぞれ接続された行選択線ＨＬ１、ＨＬ２がドレイン電極Ｄ１１、Ｄ２１よりも内側にまで延在している。これにより、半導体層ＳＦの、図１１（ａ）中のＳ１、Ｓ２で示した領域は、ゲート電圧により電荷密度制御がなされる。前述の様に、画素アレイ１０の駆動時には、行選択線ＨＬは１本のみが活性化され、その他は不活性化されるのでゲート電極Ｇ１１、Ｇ２１のうち少なくとも一方はオフ駆動される。つまり領域Ｓ１、Ｓ２の少なくとも一方は電流が遮断されるような電荷密度制御がなされるため、たとえ２つのドレイン電極Ｄ１１、Ｄ２１間に電位差があったとしてもドレイン電極Ｄ１１、Ｄ２１間の電流は遮断され、電気的に分離される。

次に、図１１（ｂ）に示す様に、半導体膜ＳＦは、２つの列データ線ＶＬ１、ＶＬ２に渡って形成されている。２つの列データ線ＶＬ１、ＶＬ２の間の半導体膜ＳＦの下部には特にゲート電極が形成されておらず、電荷密度制御がなされないため、この部分には漏れ電流が発生するが、この漏れ電流は列データ線ＶＬ１、ＶＬ２同士にしか流れない。列データ線ＶＬは前述のように列ドライバＶＤに接続されており、列ドライバＶＤは、通常漏れ電流よりも十分に大きな電流駆動能力を備えているので、漏れ電流による列データ線ＶＬの電位変化は無視できる。よって、それぞれのトランジスタＴｒ１１〜Ｔｒ１２は漏れ電流に影響されることなく、電気的に分離される。

尚、実施形態１による画素レイアウトにおいては、図１０中Ｂ１部、Ｂ２部に示す様に、行選択線ＨＬ１、ＨＬ２の一部が、半導体膜ＳＦを迂回するように配線されている。これは、２つの列データ線ＶＬ１、ＶＬ２と半導体膜ＳＦ、行選択線ＨＬ１、ＨＬ２による寄生トランジスタの形成を避けるためである。寄生トランジスタが形成されてしまうと、行選択線ＨＬ１、ＨＬ２が活性化したときに大きな電流が２つの列データ線ＶＬ１、ＶＬ２に流れてしまう。

この様に、本発明の実施形態１による画素アレイ１０においては、従来よりも大きな液滴を用いて半導体膜ＳＦを形成することが可能となり、トランジスタＴｒの縮小化に伴う液滴微細化の技術的困難を回避できる。また、半導体膜ＳＦを共有するトランジスタＴｒの電気的分離も同時に達成される。これにより、画素Ｐｘの電気的特性に影響を及ぼすことなく、容易に高密度化を実現することが可能となる。

〔実施形態２〕
実施形態２による画素アレイの構成を図１２を用いて説明する。図１２は、実施形態２による画素アレイ２０の構成を示す平面模式図である。実施形態２による画素アレイ２０は、実施形態１の場合の変形例である。

実施形態２による画素アレイ２０は、図１２に示す様に、行選択線ＨＬ１、ＨＬ２が直線状に配置され、ここからゲート電極Ｇ（Ｇ１１〜Ｇ２２）が半導体膜ＳＦに向かってＬ字状に形成されている。半導体膜ＳＦは、４つの画素Ｐｘ１１〜Ｐｘ２２のトランジスタＴｒ１１〜Ｔｒ２２に渡って連続して共通に形成されている。上下に隣接するトランジスタＴｒ１１、Ｔｒ２１、及びトランジスタＴｒ１２、Ｔｒ２２は、ゲート電極Ｇ（Ｇ１１〜Ｇ２２）のそれぞれ上下に対向する端部に形成されたＣ１１部〜Ｃ２２部によって電気的に分離される。また、左右に隣接するトランジスタＴｒ１１、Ｔｒ１２、及びトランジスタＴｒ２１、Ｔｒ２２は、列データ線ＶＬ１、ＶＬ２によって、実施形態１の場合と同様にして電気的に分離される。

これにより、実施形態１の場合と同様の効果を得ることができる。また、実施形態１の場合に比べて行選択線ＨＬの長さを短くすることができ、配線抵抗による駆動速度の低下を抑えることができる。

〔実施形態３〕
実施形態３による画素アレイの構成を図１３を用いて説明する。図１３は、実施形態３による画素アレイ３０の構成を示す平面模式図である。実施形態３による画素アレイ３０は、実施形態１の場合の変形例であり、画素Ｐｘが３つ単位で配列されたデルタ配列である。画素Ｐｘを３つ単位で配列することによりＲ，Ｇ，Ｂの３原色のカラー表示を行うことができる。

隣接する３つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２にそれぞれ設けられたトランジスタＴｒ１２、Ｔｒ１３、Ｔｒ２２は、２本の行選択線ＨＬ１、ＨＬ２、２本の列データ線ＶＬ２、ＶＬ３を挟んで近接して配置されている。半導体膜ＳＦは、３つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２のトランジスタＴｒ１２、Ｔｒ１３、Ｔｒ２２に渡って連続して共通に形成されている。このような構成においても、３つのトランジスタＴｒ１２、Ｔｒ１３、Ｔｒ２２は、２本の行選択線ＨＬ１、ＨＬ２、２本の列データ線ＶＬ２、ＶＬ３によって、実施形態１の場合と同様にして電気的に分離され、実施形態１の場合と同様の効果を得ることができる。

従来の画素アレイ３１を図１４に示す。従来の画素アレイ１１においては、半導体膜ＳＦは、トランジスタＴｒ毎に分離して形成されている。

〔実施形態４〕
実施形態４による画素アレイの構成を説明する。実施形態４による画素アレイ４０は、１つの画素Ｐｘに２つのトランジスタＴｒを有する。

最初に、２つのトランジスタＴｒを有する画素Ｐｘの周知の等価回路、及び構造を図１５、図１６を用いて説明する。図１５は、画素Ｐｘの等価回路の一例を示す図である。図１６は、画素Ｐｘの概略構造を示す断面図である。尚、後述の実施形態４による画素Ｐｘの等価回路は、図１５に示す等価回路と同様であり、また、実施形態４による画素Ｐｘの構造は、半導体膜ＳＦの形成領域を除き図１６に示す構造と略同様である。

画素Ｐｘは、図１５、図１６に示す様に、２つのトランジスタＴｒ１、Ｔｒ２を有す。トランジスタＴｒ１のゲート電極Ｇ１が行選択線ＨＬに、ソース電極Ｓ１が列データ線ＶＬに接続されている。トランジスタＴｒ１のドレイン電極Ｄ１は、トランジスタ２のゲート電極Ｇ２に接続されている。トランジスタ２のソース電極Ｓ２は電源線ＶｃＬに接続され、ドレイン電極Ｄ２は、表示層ＥＦの電極、すなわち画素電極Ｅに接続されている。尚、トランジスタＴｒ２のソース電極Ｓ２とゲート電極Ｇ２の間には図示しない電気容量が形成されている。表示層ＥＦは、例えば有機ＥＬ（エレクトロルミネッセンス）層からなっている。画素電極Ｅと対向して対向電極Ｆが設けられている。トランジスタＴｒ２の電気容量に蓄積された電圧に依存してトランジスタＴｒ２のソース電極Ｓ２、ドレイン電極Ｄ２間に電流が流れ、この電流が画素電極Ｅから表示層ＥＦを通して対向電極Ｆに流れることで、表示層ＥＦの状態が変化する（発光する）。対向電極Ｆは、行選択線ＨＬ、列データ線ＶＬ、電源線ＶｃＬとは異なる基板に配置されており、全ての画素Ｐｘで共通となっている。また、画素Ｐｘの周知のレイアウトを図１７に示す。図１７は、画素Ｐｘのレイアウトの一例を示す平面図である。

次に、このような構造の画素ＰｘにおけるトランジスタＴｒの周知の製造工程を図１８に示す。図１８（ａ）乃至（ｇ）は、図１７におけるＡ−Ａ′断面を示し、トランジスタＴｒの製造工程の一例を示す模式図である。尚、本製造工程の詳細は、前述の図６、図７に示した工程と略同様なので、その説明は省略する。また、後述の実施形態４によるトランジスタＴｒの製造工程は、半導体膜ＳＦの形成領域を除き図１８に示す製造工程に準拠するものである。

次に、実施形態４による画素アレイの構成を図１９を用いて説明する。図１９は、実施形態４による画素アレイ４０の構成を示す平面模式図である。

実施形態４による画素レイアウトは、図１９に示す様に、前述の図１７で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Ｐｘが周期的に配置されている。

隣接する４つの画素Ｐｘ１１、Ｐｘ１２、Ｐｘ２１、Ｐｘ２２にそれぞれ設けられ、図１７中のトランジスタＴｒ１に該当するトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１は、２本の行選択線ＨＬ１、ＨＬ２、２本の列データ線ＶＬ１、ＶＬ２を挟んで近接して配置されている。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Ｐｘの等価回路は前述の図１５に示したものと同様であり、電気的な特性に差異はない。また、半導体膜ＳＦ１は、４つの画素Ｐｘ１１、Ｐｘ１２、Ｐｘ２１、Ｐｘ２２のトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１に渡って連続して共通に形成されている。

一方、隣接する４つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２、Ｐｘ２３にそれぞれ設けられ、図１７中のトランジスタＴｒ２に該当するトランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２は、２本の行選択線ＨＬ１、ＨＬ２、及び本発明における列共通線に該当する電源線ＶｃＬ１を挟んで近接して配置されている。尚、電源線ＶｃＬ１は、本発明におけるＴＦＴ分離手段として機能するものである。半導体膜ＳＦ２は、４つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２、Ｐｘ２３のトランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２に渡って連続して共通に形成されている。

従来の画素アレイ４１を図２０に示す。従来の画素アレイ４１においては、半導体膜ＳＦは、トランジスタＴｒ毎に分離して形成されている。

図１９、図２０を比較すると分かるように、実施形態４による半導体膜ＳＦは、従来の場合よりも大きな面積にわたって形成することができるので、インクジェット等の液滴塗布法による半導体膜形成では、液滴体積を従来よりも大きくすることができる。例えば、図１９と図２０の比較では、実施形態４の構成における液滴寸法は従来の場合の約２倍であるから、液滴体積は約８倍とすることができる。これにより、トランジスタＴｒのサイズ縮小化に伴い、従来要求されていた液滴の微細化を強いられることなく、容易に半導体膜ＳＦを形成することができる。

実施形態４による画素レイアウトにおいては、４つの画素Ｐｘ１１、Ｐｘ１２、Ｐｘ２１、Ｐｘ２２のトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１が同一の半導体膜ＳＦ１を共有している。また、４つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２、Ｐｘ２３のトランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２が同一の半導体膜ＳＦ２を共有している。しかしながら、それぞれのトランジスタＴｒは電気的に分離されている。具体的には以下に説明する。

まず、４つのトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１は、２本の行選択線ＨＬ１、ＨＬ２、２本の列データ線ＶＬ１、ＶＬ２によって、実施形態１の場合と同様にして電気的に分離される。

次に、トランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２について、上下に隣接するトランジスタＴｒ１２２、Ｔｒ２２２、及びＴｒ１３２、Ｔｒ２３２は、２本の行選択線ＨＬ１、ＨＬ２によって、実施形態１の場合と同様にして電気的に分離される。また、左右に隣接するトランジスタＴｒ１２２、Ｔｒ１３２、及びＴｒ２２２、Ｔｒ２３２は、電圧が固定された電源線ＶｃＬ１によって電気的に分離される。電源線ＶｃＬ１は、これに接触している半導体膜ＳＦの部分の電位を強制的に固定するものであり、半導体膜ＳＦの固定電位部分を越えて隣接トランジスタＴｒ間には電流が流れない。これにより、実施形態１の場合と同様の効果を得ることができる。

〔実施形態５〕
実施形態５による画素アレイの構成を図２１を用いて説明する。図２１は、実施形態５による画素アレイ５０の構成を示す平面模式図である。

実施形態５による画素レイアウトは、図２１に示す様に、前述の図５で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Ｐｘが周期的に配置されている。

隣接する４つの画素Ｐｘ１１〜Ｐｘ２２にそれぞれ設けられたトランジスタＴｒ１１〜Ｔｒ２２は、行共通線ＨｃＬ１、２本の列データ線ＶＬ１、ＶＬ２を挟んで近接して配置されている。また、行共通線ＨｃＬ１は、本発明におけるＴＦＴ分離手段として機能するものである。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Ｐｘの等価回路は前述の図３に示したものと同様であり、電気的な特性に差異はない。半導体膜ＳＦは、４つの画素Ｐｘ１１〜Ｐｘ２２のトランジスタＴｒ１１〜Ｔｒ２２に渡って連続して共通に形成されている。

上下に隣接するトランジスタＴｒ１１、Ｔｒ２１、及びトランジスタＴｒ１２、Ｔｒ２２は、行共通線ＨｃＬ１によって電気的に分離される。行共通線ＨｃＬ１には半導体膜ＳＦを共通化することにより生じる漏れ電流や寄生トランジスタ等をオフ駆動するための電圧が常に印加されている。このため、上下に隣接するトランジスタＴｒ１１、Ｔｒ２１、及びトランジスタＴｒ１２、Ｔｒ２２間において電流が遮断されるため電気的分離が達成される。

また、左右に隣接するトランジスタＴｒ１１、Ｔｒ１２、及びトランジスタＴｒ２１、Ｔｒ２２は、列データ線ＶＬ１、ＶＬ２によって、実施形態１の場合と同様にして電気的に分離される。これにより、実施形態１の場合と同様の効果を得ることができる。

〔実施形態６〕
実施形態６による画素アレイは、１つの画素Ｐｘに２つのトランジスタＴｒを有する。実施形態６による画素アレイの構成を図２２を用いて説明する。図２２は、実施形態６による画素アレイ６０の構成を示す平面模式図である。

実施形態６による画素レイアウトは、図２２に示す様に、前述の図１７で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Ｐｘが周期的に配置されている。

隣接する４つの画素Ｐｘ１１、Ｐｘ１２、Ｐｘ２１、Ｐｘ２２にそれぞれ設けられ、図１７中のトランジスタＴｒ１に該当するトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１は、行共通線ＨｃＬ１、２本の列データ線ＶＬ１、ＶＬ２を挟んで近接して配置されている。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Ｐｘの等価回路は前述の図１５に示したものと同様であり、電気的な特性に差異はない。また、半導体膜ＳＦ１は、４つの画素Ｐｘ１１、Ｐｘ１２、Ｐｘ２１、Ｐｘ２２のトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１に渡って連続して共通に形成されている。

一方、隣接する４つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２、Ｐｘ２３にそれぞれ設けられ、図１７中のトランジスタＴｒ２に該当するトランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２は、行共通線ＨｃＬ１、及び電源線ＶｃＬ１を挟んで近接して配置されている。半導体膜ＳＦ２は、４つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２、Ｐｘ２３のトランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２に渡って連続して共通に形成されている。

実施形態６による画素レイアウトにおいては、４つの画素Ｐｘ１１、Ｐｘ１２、Ｐｘ２１、Ｐｘ２２のトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１が同一の半導体膜ＳＦ１を共有している。また、４つの画素Ｐｘ１２、Ｐｘ１３、Ｐｘ２２、Ｐｘ２３のトランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２が同一の半導体膜ＳＦ２を共有している。しかしながら、それぞれのトランジスタＴｒは電気的に分離されている。具体的には以下に説明する。

まず、４つのトランジスタＴｒ１１１、Ｔｒ１２１、Ｔｒ２１１、Ｔｒ２２１は、行共通線ＨｃＬ１、２本の列データ線ＶＬ１、ＶＬ２によって、実施形態５の場合と同様にして電気的に分離される。

次に、トランジスタＴｒ１２２、Ｔｒ１３２、Ｔｒ２２２、Ｔｒ２３２について、上下に隣接するトランジスタＴｒ１２２、Ｔｒ２２２、及びＴｒ１３２、Ｔｒ２３２は、行共通線ＨｃＬ１によって電気的に分離される。また、左右に隣接するトランジスタＴｒ１２２、Ｔｒ１３２、及びＴｒ２２２、Ｔｒ２３２は、電源線ＶｃＬ１によって、実施形態４の場合と同様にして電気的に分離される。これにより、実施形態１の場合と同様の効果を得ることができる。

〔実施形態７〕
次に、本発明に係る画素アレイの代表的な用途の一つである、撮像装置の周知の構成を図２３を用いて説明する。図２３は、従来の画素アレイ８１を用いた撮像装置８の概略構成図である。

撮像装置８は、図２３に示す様に、画素アレイ８１で光電変換された映像信号を外部に出力するための行ドライバＨＤ、出力信号検知回路ＶｓＤがそれぞれ行選択線ＨＬ、列出力線ＶＬを介して画素アレイ８１に接続されている。１つの行選択線ＨＬには、該当する行の画素Ｐｘがすべて接続され、１つの列出力線ＶＬには該当する列の画素Ｐｘがすべて接続されている。

撮像装置８で行われる撮像動作の流れを図２４を用いて説明する。図２４は、画素駆動信号のタイムチャートである。

最初に、行ドライバＨＤにより撮像データを読み出すべき行を１つだけ選択する。行の選択は、選択する行の行選択線ＨＬを活性化し、その他の行選択線ＨＬを不活性にすることで行なわれる。活性化とは、画素Ｐｘと列出力線ＶＬとを接続する図示しないスイッチング素子（例えば、ＴＦＴ）のオン駆動を意味し、不活性化とはオフ駆動を意味する。次に撮像データを、選択された行の画素Ｐｘから、列出力線ＶＬを介して出力信号検知回路ＶｓＤに伝達する。出力信号検知回路ＶｓＤにて、画素Ｐｘからの撮像データが記憶された後、行選択線ＨＤを不活性化する。出力信号検知回路ＶｓＤにて記憶された撮像データは映像出力として１つずつ順番に外部に出力される。この動作をすべての行について行なうことで、一画面分の撮像がなされる。尚、図２４に示すタイミングチャートでは、一行の撮像データを出力信号検知回路ＶｓＤに読み出してからその行の撮像データを映像出力として出力し、これが終わってから次の行の撮像データを出力信号検知回路ＶｓＤに読み出しているが、出力信号検知回路ＶｓＤに撮像データ記憶回路を別に設けることで、ある行の撮像データの読み出しと、前の行のデータの映像出力を同時に行なうことも可能である。

次に、画素Ｐｘの周知の等価回路を図２５を用いて説明する。図２５は、画素Ｐｘの等価回路の一例を示す図である。尚、後述の実施形態７による画素Ｐｘの等価回路は、図２５に示す等価回路と同様である。

画素Ｐｘは、図２５に示す様に、トランジスタＴｒを一つ有し、ゲート電極Ｇが行選択線ＨＬに、ソース電極Ｓが列出力線ＶＬに接続されている。ドレイン電極Ｄは、光電変換層ＯＦの電極、すなわち画素電極Ｅに接続されている。光電変換層ＯＦは、例えば半導体層から構成されている。画素電極Ｅと対向して対向電極Ｆが設けられている。対向電極Ｅは、行選択線ＨＬ、列出力線ＶＬとは異なる基板に配置されており、全ての画素Ｐｘで共通となっている。トランジスタＴｒがオン駆動されるとトランジスタＴｒを介して列出力線ＶＬと画素電極Ｅとが接続される。列出力線ＶＬと画素電極Ｅの間には電圧が印加されており、入射した光量に応じた電流が光電変換層ＯＦで発生し、列出力線ＶＬに出力される。

次に、実施形態７による画素アレイの構成を図２６を用いて説明する。図２６は、実施形態７による画素アレイ７０の構成を示す平面模式図である。

隣接する４つの画素Ｐｘ１１〜Ｐｘ２２にそれぞれ設けられたトランジスタＴｒ１１〜Ｔｒ２２は、行共通線ＨｃＬ１、２本の列出力線ＶＬ１、ＶＬ２を挟んで近接して配置されている。

半導体膜ＳＦは、４つの画素Ｐｘ１１〜Ｐｘ２２のトランジスタＴｒ１１〜Ｔｒ２２に渡って連続して共通に形成されている。

上下に隣接するトランジスタＴｒ１１、Ｔｒ２１、及びトランジスタＴｒ１２、Ｔｒ２２は、行共通線ＨｃＬ１によって電気的に分離される。行共通線ＨｃＬ１には半導体膜ＳＦを共通化することにより生じる漏れ電流や寄生トランジスタ等をオフ駆動するための電圧が常に印加されている。このため、上下に隣接するトランジスタＴｒ１１、Ｔｒ２１、及びトランジスタＴｒ１２、Ｔｒ２２間において電流が遮断されるため電気的分離が達成される。

また、左右に隣接するトランジスタＴｒ１１、Ｔｒ１２、及びトランジスタＴｒ２１、Ｔｒ２２も、行共通線ＨｃＬ１によって電気的に分離される。行共通線ＨｃＬ１は、水平方向に直線状に延在する配線パターンであるが、２本の列出力線ＶＬ１、ＶＬ２間で半導体膜ＳＦが形成されている領域には、図２６中Ｄ１部、Ｄ２部に示す様に、垂直方向にも延在している。この行共通線ＨｃＬ１に設けられた配線パターンＤ１部、Ｄ２部によって、左右に隣接するトランジスタＴｒ１１、Ｔｒ１２、及びトランジスタＴｒ２１、Ｔｒ２２は電気的に分離される。列出力線ＶＬ１、ＶＬ２間にはオフ駆動される部分（Ｄ１部、Ｄ２部）が挟まれるため、たとえ半導体膜ＳＦが両者間に存在しても、両者間で良好に電気的な絶縁が行なわれ、正確な信号検知が可能となる。

以上、本発明を実施の形態を参照して説明してきたが、本発明は前述の実施の形態に限定して解釈されるべきでなく、適宜変更、改良が可能であることは勿論である。例えば、実施形態１乃至７においては、１つの画素には、トランジスタが１つあるいは２つ設けられているが、３つ以上設けられていても同様の効果を得ることができる。

従来の画素アレイを用いた表示装置の概略構成図である。 表示装置における画素駆動信号のタイムチャートである。 表示装置における画素の等価回路の一例を示す図である。 従来の画素の概略構造を示す断面図である。 従来の画素レイアウトを示す図である。 ＴＦＴの製造工程の一例を示す図である。 ＴＦＴの製造工程の別例を示す図である。 本発明の実施形態１による画素アレイを示す図である。 従来の画素アレイを示す図である。 本発明の実施形態１による画素レイアウトを示す図である。 図１０におけるＡ−Ａ’、Ｂ−Ｂ’矢視図である。 本発明の実施形態２による画素アレイを示す図である。 本発明の実施形態３（デルタ配列）による画素アレイを示す図である。 従来のデルタ配列による画素アレイを示す図である。 本発明の実施形態４による画素の等価回路を示す図である。 従来の画素構造を示す断面図である。 従来の画素レイアウトを示す図である。 ＴＦＴの製造工程の一例を示す図である。 本発明の実施形態４による画素アレイを示す図である。 従来の画素アレイを示す図である。 本発明の実施形態５による画素アレイを示す図である。 本発明の実施形態６による画素アレイを示す図である。 従来の画素アレイを用いた撮像装置の概略構成図である。 撮像装置における画素駆動信号のタイムチャートである。 撮像装置における画素の等価回路を示す図である。 本発明の実施形態７による画素アレイを示す図である。 ＴＦＴの構造を示す断面図である。 ＴＦＴのレイアウトを示す図である。 ＴＦＴの半導体層における漏れ電流を説明する図である。

符号の説明

１ 表示装置
８ 撮像装置
１０、１１、２０、３０、３１、４０、４１、５０、６０、７０、８１ 画素アレイ
Ｄ ドレイン電極
Ｅ 画素電極
ＥＦ 表示層
Ｆ 対向電極
Ｇ ゲート電極
ＧＦ 第１電極層
ＨＤ 行ドライバ
ＨｃＬ 行共通線
ＨＬ 行選択線
ＩＦ 絶縁膜
ＯＦ 光電変換層
Ｐ 基板
ＰＦ 保護膜
Ｐｘ 画素
Ｓ ソース電極
ＳＦ 半導体膜（半導体層）
ＳＤＦ 第２電極層
Ｔｒ 薄膜トランジスタ（ＴＦＴ）
ＶｃＬ 電源線
ＶＤ 列ドライバ
ＶＬ 列データ線、列出力線
ＶｓＤ 出力信号検知回路

Claims (5)

1. ２次元マトリクス状に配列され、ＴＦＴをそれぞれ備えた複数の画素を有する画素アレイにおいて、
   前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記ＴＦＴは互いに近接して配置され、該ＴＦＴの半導体膜は近接する複数の前記ＴＦＴに渡って連続して形成され、
   該画素アレイは、
   前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴの駆動を制御する信号を供給する行信号線と、
   前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記ＴＦＴに接続され、該ＴＦＴに信号を供給、または該ＴＦＴから信号を読み出す列信号線と、
   を有し、
   前記行信号線は行毎に設けられ、同一時刻には多くても１本の前記行信号線にのみ前記ＴＦＴをオン状態にしうる電圧信号が印加され、
   前記半導体膜が連続して形成された複数の前記ＴＦＴのうち、
   行方向に近接して配置される各ＴＦＴは、該各ＴＦＴにそれぞれ接続される２本の前記列信号線を挟んで近接して配置されており、
   列方向に近接して配置される各ＴＦＴは、該各ＴＦＴにそれぞれ接続される２本の前記行信号線を挟んで近接して配置されていることを特徴とする画素アレイ。
2. 前記ＴＦＴを第１のＴＦＴとすると、
   １つの画素は、前記第１のＴＦＴに加えて第２のＴＦＴをさらに有しており、
   前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記第２のＴＦＴは互いに近接して配置され、該第２のＴＦＴの半導体膜は近接する複数の前記第２のＴＦＴに渡って連続して形成され、
   該画素アレイは、
   複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線をさらに有し、
   前記半導体膜が連続して形成された複数の前記第２のＴＦＴのうち、
   行方向に近接して配置される各第２のＴＦＴは、該各第２のＴＦＴに接続される前記列共通線を挟んで近接して配置されており、
   列方向に近接して配置される各第２のＴＦＴは、該各第２のＴＦＴにそれぞれ接続される２本の前記行信号線を挟んで近接して配置されていることを特徴とする請求項１に記載の画素アレイ。
3. 前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする請求項１または２に記載の画素アレイ。
4. 前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする請求項３に記載の画素アレイ。
5. 前記半導体膜の材料は、有機材料であることを特徴とする請求項１乃至４のいずれか１項に記載の画素アレイ。

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