JP6693144B2 - 薄膜トランジスタアレイおよびその製造方法 - Google Patents

Description

本発明は、薄膜トランジスタアレイおよびその製造方法に関し、特に、反射型ディスプレイ用途に適した薄膜トランジスタアレイに係る。

半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ-Ｓｉ）やポリシリコン（ｐｏｌｙ-Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）アレイが製造され、液晶ディスプレイや電気泳動ディスプレイなどに応用されている。ＴＦＴとしては、例えば図１１のようなものが用いられている。行方向に延びた複数のゲート配線と、列方向に延びた複数のソース配線の、交点近傍に形成された複数の薄膜トランジスタを有する薄膜トランジスタアレイであって、１行ごとに１本のゲート配線２’を有し、１列ごとに１本のソース配線４’を有する。ここでＴＦＴはスイッチの役割を果たしており、ゲート配線２’に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線４’に与えられた信号電圧をドレイン５に接続された画素電極７に書き込む。書き込まれた電圧は、画素電極７／ゲート絶縁膜３／キャパシタ電極１０によって構成される蓄積キャパシタに保持される。キャパシタ電極１０にはキャパシタ配線１０’から電圧が印加される。

上部画素電極９は、層間絶縁膜８の開口８Ｈを介して画素電極７に接続され、画素電極７と同電位になっている。この薄膜トランジスタアレイと、透明な対向電極を有する別基板との間に液晶や電気泳動体のような表示媒体を挟むことにより、上部画素電極９と対向電極の間の表示媒体の状態を制御し、画像を表示できる。

ここで、ＴＦＴアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。

近年、有機半導体を印刷して薄膜トランジスタアレイを作れるようになっている（特許文献１）。印刷を用いることで、高温プロセスが不要となりフレキシブル基板を用いたフレキシブルな薄膜トランジスタアレイを実現できる。また、薄膜トランジスタアレイを安価に作製できる。

特許第５５２１２７０号公報

図１１のように薄膜トランジスタでは、半導体層６がソース電極４およびドレイン電極５に接触し、かつソース電極４とドレイン電極５との間をつなぎ、このソース電極４とドレイン電極５との間をつなぐ部分はゲート絶縁膜３を介してゲート電極２と重なるように形成されている。ゲート電極２の電位で、半導体層６のうちソース電極４とドレイン電極５との間の部分（チャネル）を流れる電流を制御できる。半導体層６が、ゲート電極２と重ならない位置でソース電極４とドレイン電極５との間をつなぐことがないよう、高精細パターニングが必要である。半導体層６を真空成膜（蒸着またはスパッタ）し、フォトリソグラフィを用いて加工する場合、高精細パターニングは容易であった。しかし、印刷法や、金属マスクを介しての真空成膜では、フォトリソグラフィに比べて解像度が劣るため、薄膜トランジスタアレイを作製することは難しかった。

図１２のように特許文献１では、半導体層６をストライプにすることができ、半導体層６を印刷で容易に形成できるようになった。しかしそれでも画素１列ごとに１本の半導体層６を形成する必要があり、画素サイズが小さい場合には高精細パターニングが必要となるため、薄膜トランジスタアレイの作製が難しかった。

本発明は、係る従来技術の状況に鑑みてなされたもので、低解像パターンであっても高精細画素に適用できる、薄膜トランジスタアレイおよびその製造方法を提供することを課題とする。

上記課題を解決するための、本発明の一局面は、行方向に延びた複数のゲート配線と、列方向に延びた複数のソース配線との、交点近傍に形成された半導体層を有する複数の薄膜トランジスタと、薄膜トランジスタのそれぞれに接続された画素電極とを含む薄膜トランジスタアレイであって、１行２列の２画素をなす一対の薄膜トランジスタは、２本のゲート配線の各々と１本のソース配線に接続して形成され、一対の薄膜トランジスタの各チャネルは、平面視において一対の画素電極の中央部即ち２つの画素電極間に形成され、半導体層は、一対の薄膜トランジスタで共有するように形成され、かつ、半導体層は複数行に渡って同一の列に位置する他の一対の薄膜トランジスタとも共有するように形成され、一対の薄膜トランジスタの各チャネルが、平面視において、チャネル幅が行方向に延伸する第１のチャネルおよび第３のチャネルと、チャネル幅が列方向に延伸する第２のチャネルとからなるコの字形状であり、一対の薄膜トランジスタの各チャネルの第２のチャネルが、平面視において列方向の同一線上に並ぶ、薄膜トランジスタアレイである。

また、一対の薄膜トランジスタの各チャネルが、平面視においてソース配線を挟んで１個ずつ配置されていてもよい。

また、一対の薄膜トランジスタごとに、１本のキャパシタ配線を有し、各画素電極との間で蓄積容量を成してもよい。

また、１本のキャパシタ配線が、一対の薄膜トランジスタごとの、隣接する２本のゲート配線の間に配置されていてもよい。

また、一対の薄膜トランジスタの各チャネルの領域の列方向の寸法が１行のピッチの半分未満であり、各チャネルが列方向に２つ並んでいてもよい。

また、半導体層が、平面視において所定幅のストライプ形状であり、列方向の同一線上に並んだチャネルの一部が、平面視において半導体層の中央に位置してもよい。

また、基板上に、１行当り２本のゲート配線と、各々のゲート配線に接続されたゲート電極とを有し、その上にゲート絶縁膜を有し、その上に２列当り１本のソース配線と、ソース配線に接続された１行当たり２個のソース電極と、各々のソース電極からチャネル部を隔てて配置されたドレイン電極と、各々のドレイン電極に接続された画素電極とを有し、その上に２列当り１本の半導体層を有し、その上に各画素電極上に開口を有する層間絶縁膜を有し、その上に前記開口を介して画素電極に接続された上部画素電極を有してもよい。

本発明の他の局面は、基板上に、１行当り２本のゲート配線と、各々のゲート配線に接続されたゲート電極とを形成する工程と、その上にゲート絶縁膜を形成する工程と、その上に２列当り１本のソース配線と、ソース配線に接続された１行当たり２個のソース電極と、各々のソース電極からチャネル部を隔てて配置されたドレイン電極と、各々のドレイン電極に接続された画素電極とを形成する工程と、その上に２列当り１本の半導体層を形成する工程と、その上に各画素電極上に開口を有する層間絶縁膜を形成する工程と、その上に前記開口を介して画素電極に接続された上部画素電極を形成する工程とを含み、ソース配線と、ソース電極と、ドレイン電極と、画素電極とを形成する工程において、１行２列の２画素をなす一対の薄膜トランジスタの各チャネルが、平面視において、チャネル幅が行方向に延伸する第１のチャネルおよび第３のチャネルと、チャネル幅が列方向に延伸する第２のチャネルとからなるコの字形状に形成され、かつ、一対の薄膜トランジスタの各チャネルの第２のチャネルが、平面視において列方向の同一線上に並んで形成される、薄膜トランジスタアレイの製造方法である。

また、１行当り２本のゲート配線と、各々のゲート配線に接続されたゲート電極とを形成する工程において、１行当り１本のキャパシタ配線と、キャパシタ配線に接続された２個のキャパシタ電極を同時に形成してもよい。

本発明によれば、低解像度パターンを用いても高精細の薄膜トランジスタアレイを提供できる。

本発明の第１の実施形態に係る薄膜トランジスタアレイを示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＡ−Ｂの断面図（ｃ） 第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 第１の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 本発明の第２の実施形態に係る薄膜トランジスタアレイを示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＣ−Ｄの断面図（ｃ） 第２の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 第２の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 本発明の第３の実施形態に係る薄膜トランジスタアレイを示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＥ−Ｆの断面図（ｃ） 第３の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 第３の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 本発明の第４の実施形態に係る薄膜トランジスタアレイ示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＧ−Ｈの断面図（ｃ） 第４の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 第４の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 本発明の第５の実施形態に係る薄膜トランジスタアレイ示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＩ−Ｊの断面図（ｃ） 第５の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 第５の実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図および断面図 従来技術に係る薄膜トランジスタアレイを示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＫ−Ｌの断面図（ｃ） 従来技術に係る薄膜トランジスタアレイを示す平面図（ａ）：半導体まで、平面図（ｂ）：上部画素電極まで、およびＭ−Ｎの断面図（ｃ）

本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。

（第１の実施形態）
本発明の第１の実施形態に係る薄膜トランジスタアレイを図１に、製造工程を図２Ａ〜図２Ｂに示す。図１の（ａ）は薄膜トランジスタアレイの２行２列の４画素分の平面図（半導体層６形成までの途中図）、図１の（ｂ）は１行２列の２画素分の平面図（上部画素電極９形成までの完成図）、図１の（ｃ）は線Ａ−Ｂでの断面図である。図２Ａ〜図２Ｂは、各工程後の１行２列の２画素分の平面図および線Ａ−Ｂでの断面図である。

図１の（ａ）や図２Ａの（ａ）〜（ｄ）に示すように、本実施形態に係る薄膜トランジスタアレイは、行方向（平面図において紙面左右方向、以下同じ）に延びた複数のゲート配線２’（２’Ｌおよび２’Ｒ）と、列方向（平面図において紙面上下方向、以下同じ）に延びた複数のソース配線４’の、交点近傍にマトリクス状に配置して形成された半導体層を有する複数の薄膜トランジスタと、薄膜トランジスタのそれぞれに接続された画素電極７（７Ｌおよび７Ｒ）とを有する薄膜トランジスタアレイであって、１行２列の２画素をなす一対の薄膜トランジスタは、２本のゲート配線２’（２’Ｌおよび２’Ｒ）の各々と１本のソース配線４’に接続して形成され、一対の薄膜トランジスタの各チャネルは、平面視において一対の画素電極の中央部即ち２つの画素電極間付近に配置して形成され、半導体層６は一対の薄膜トランジスタで共有するように形成され、かつ、半導体層６は複数行に渡って同一の列に位置する他の一対の薄膜トランジスタとも共有して形成される。ここでゲート配線２’はゲート電極２（２Ｌおよび２Ｒ）に通電するための部分、ゲート電極２はチャネルに電圧を印加する部分であり、一部が兼ねられている（図２Ａの（ａ）の斜線部）。またソース配線４’はソース電極４（４Ｌおよび４Ｒ）に通電するための部分、ソース電極４はチャネルに接続する部分であり、一部が兼ねられている（図２Ａの（ｃ）の斜線部）。さらにドレイン電極５（５Ｌおよび５Ｒ）はチャネルに接続する部分、画素電極７（７Ｌおよび７Ｒ）は画素電位となる部分であり、明確に区別はできないが、便宜上図２Ａの（ｃ）では破線を境界として区別している。

また、さらに行方向に並んで配置された薄膜トランジスタは１本のキャパシタ配線１０’を有し、キャパシタ配線１０’に接続されたキャパシタ電極１０（１０Ｌおよび１０Ｒ）は各画素電極７（７Ｌおよび７Ｒ）との間で蓄積容量を成している。キャパシタ配線１０’は、１行２列の２画素ごとに有する２本のゲート配線２’（２’Ｌおよび２’Ｒ）の間に配置されている。キャパシタ配線１０’はキャパシタ電極１０に通電する部分、キャパシタ電極１０（１０Ｌおよび１０Ｒ）は画素電極７（７Ｌおよび７Ｒ）との間で蓄積容量をなす部分であり、図２Ａの（ａ）でキャパシタ電極１０（１０Ｌおよび１０Ｒ）はキャパシタ配線１０’を兼ねている。

図１の（ａ）および図２Ａの（ｄ）に示すように、各チャネルは、平面視においてソース配線４’の左右に、ソース配線４’を挟んで１個ずつ配置されており、各チャネルの領域の列方向の寸法が１行のピッチの半分未満であり、各チャネルが列方向に２つ並んでいる。チャネルが、平面視において、チャネル幅が行方向に延伸する第１のチャネルおよび第３のチャネルと、チャネル幅が列方向に延伸する第２のチャネルとからなるコの字形状であり、コの字形状のうちの列方向に延伸する縦チャネル部分（第２のチャネル）が同一線上に並んでいる。しかも、半導体層６が所定幅のストライプ形状であり、コの字形状のうちの縦チャネル部分（第２のチャネル）が、平面視において半導体層６の中央に位置する。

具体的には、図１の（ｃ）に示すように、基板１上に、１行当り２本のゲート配線２’（２’Ｌおよび２’Ｒ）と、各々のゲート配線２’に接続されたゲート電極２（２Ｌおよび２Ｒ）と、１行当り１本のキャパシタ配線１０’と、そのキャパシタ配線１０’に接続された２個のキャパシタ電極１０（１０Ｌおよび１０Ｒ）とを有する。これらの上にゲート絶縁膜３を有し、ゲート絶縁膜３の上に２列当り１本のソース配線４’と、そのソース配線４’に接続された１行当たり２個のソース電極４（４Ｌおよび４Ｒ）と、各々のソース電極４からチャネル部を隔てて配置されたドレイン電極５（５Ｌおよび５Ｒ）と、各々のドレイン電極５に接続された画素電極７（７Ｌおよび７Ｒ）とを有する。その上に一対の薄膜トランジスタ当り１本の半導体層６を有する。一対の薄膜トランジスタの半導体層６はつながっており、さらに半導体層６は上下の行の一対の薄膜トランジスタともつながっている。各々の半導体層６は、電気的にソース電極４によって分離され、独立したチャネルになっている。

図１の（ａ）の一対の薄膜トランジスタアレイでは、２つのコの字形チャネルの縦チャネル部分が、平面視において同一線上に並んでおり、それが半導体層６の中央にあることにより、半導体層６が細くなってもトランジスタとしての機能を保ち、かつアライメント余裕が大きくなる。また、キャパシタ配線１０’が２本のゲート配線２’（２’Ｌおよび２’Ｒ）の間にあることにより、チャネル間以外の部分でキャパシタ配線１０’の幅を広くすることができ、またゲート配線２’を直線的にすることができて好ましい。

そして図１の（ａ）の薄膜トランジスタアレイの上に、各画素電極７上に開口８Ｈを有する層間絶縁膜８を有し、その上に開口８Ｈを介して画素電極７に接続された上部画素電極９を有する（図１の（ｂ）や図２Ｂの（ｅ）〜（ｇ））。なお、半導体層６と層間絶縁膜８との間には、半導体層６を覆う保護層６’をさらに有することが望ましいが、半導体層６が層間絶縁膜８の溶剤等から悪影響を受けない場合には保護層６’は不要である。

第１の実施形態に係る薄膜トランジスタアレイの製造工程を図２Ａ〜図２Ｂに示す。初めに、絶縁基板１上に、ゲート電極２、それに接続されたゲート配線２’、キャパシタ電極１０、それに接続されたキャパシタ配線１０’を形成する（図２Ａの（ａ））。絶縁基板１としては、ガラス等の無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）等の有機物を用いることができる。ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。真空成膜しフォトリソグラフィ＋エッチングで加工してもよいし、印刷法を用いてもよい。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。

次に、ゲート絶縁膜３を形成する（図２Ａの（ｂ））。ゲート絶縁膜３は、ほぼ全面に形成するが、ゲート接続部やキャパシタ接続部上には形成しない。ゲート絶縁膜３の材料としては、ＳｉＯ_２、ＳｉＮ等の無機絶縁膜や、ポリビニルフェノール、エポキシ等の有機絶縁膜を用いることができる。その形成は、スパッタや、液剤の塗布および焼成で行うことができる。あるいは、感光性樹脂をゲート絶縁膜３として使用してもよい。

さらに、ソース電極４、それに接続されたソース配線４’、ドレイン電極５、それに接続された画素電極７を形成する（図２Ａの（ｃ））。ソース電極４およびドレイン電極５は、ゲート絶縁膜３を介して、ゲート電極２と重なっている。また、画素電極７は、ゲート絶縁膜３を介して、キャパシタ電極１０と重なっている。ソース電極４、ソース配線４’、ドレイン電極５、画素電極７の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。真空成膜しフォトリソグラフィ＋エッチングで加工してもよいし、印刷法を用いてもよい。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。

次に、ソース電極４とドレイン電極５との間を含む領域に、半導体層６を形成し（図２Ａの（ｄ））、必要なら、さらに、半導体層６を覆うように保護層６’を形成する（図２Ｂの（ｅ））。半導体層６としては、シリコン半導体、酸化物半導体、有機半導体等を用いることができる。その形成は、真空成膜（ＣＶＤやスパッタ）とフォトリソグラフィやメタルマスクとの組合せ、または印刷法で行うことができるが、特に印刷またはマスク成膜で行うと、本発明を有効に生かすことができる。印刷法としては、フレキソ印刷、スクリーン印刷等が好適である。保護層６’としては、ＳｉＯ_２やＳｉＮ、またはフッ素系樹脂を用いることができる。その形成には、ＣＶＤやスパッタと、フォトリソグラフィやメタルマスクとの組合せ、または印刷法を用いることができる。印刷法としては、スクリーン印刷、フレキソ印刷等が好適である。

そして、画素電極７上に開口８Ｈを有する層間絶縁膜８を形成する（図２Ｂの（ｆ））。層間絶縁膜８としては、エポキシ、アクリル等の有機絶縁膜が好適である。層間絶縁膜８は、スクリーン印刷等の印刷法で形成できるが、感光性樹脂を用いてもよい。

さらに、上部画素電極９を形成する（図２Ｂの（ｇ））。上部画素電極９は、層間絶縁膜８の開口８Ｈを介して、画素電極７に接続されている。上部画素電極９としては、Ａｇインクやカーボンインク等が好適である。スクリーン印刷、グラビアオフセット印刷等の印刷法で形成できる。

なお、ソース電極４、ソース配線４’、ドレイン電極５、および画素電極７を形成する工程と、半導体層６を形成する工程の順序は、逆でもよい。

（第２の実施形態）
本発明の第２の実施形態に係る薄膜トランジスタアレイを図３に、製造工程を図４Ａ〜図４Ｂに示す。図３の（ａ）は薄膜トランジスタアレイの２行２列の４画素分の平面図（半導体層６形成までの途中図）、図３の（ｂ）は１行２列の２画素分の平面図（上部画素電極９形成までの完成図）、図３の（ｃ）は線Ｃ−Ｄでの断面図である。図４Ａ〜図４Ｂは、各工程後の１行２列の２画素分の平面図および線Ｃ−Ｄでの断面図である。

図３の（ａ）や図４Ａの（ａ）〜（ｄ）に示すように、本実施形態に係る薄膜トランジスタアレイは、行方向に延びた複数のゲート配線２’（２’Ｌおよび２’Ｒ）と、列方向に延びた複数のソース配線４’の、交点近傍にマトリクス状に配置して形成された半導体層を有する複数の薄膜トランジスタと、薄膜トランジスタのそれぞれに接続された画素電極７（７Ｌおよび７Ｒ）とを有する薄膜トランジスタアレイであって、１行２列の２画素をなす一対の薄膜トランジスタは、２本のゲート配線２’（２’Ｌおよび２’Ｒ）の各々と１本のソース配線４’に接続して形成され、一対の薄膜トランジスタの各チャネルは、平面視において一対の画素電極の中央部即ち２つの画素電極間付近に配置して形成され、半導体層６は一対の薄膜トランジスタで共有するように形成され、かつ、半導体層６は複数行に渡って同一の列に位置する他の一対の薄膜トランジスタとも共有して形成される。ここでゲート配線２’はゲート電極２（２Ｌおよび２Ｒ）に通電するための部分、ゲート電極２はチャネルに電圧を印加する部分であり、一部が兼ねられている（図４Ａの（ａ）の斜線部）。またソース配線４’はソース電極４（４Ｌおよび４Ｒ）に通電するための部分、ソース電極４はチャネルに接続する部分であり、一部が兼ねられている（図４Ａの（ｃ）の斜線部）。さらにドレイン電極５（５Ｌおよび５Ｒ）はチャネルに接続する部分、画素電極７（７Ｌおよび７Ｒ）は画素電位となる部分であり、明確に区別はできないが、便宜上図４Ａの（ｃ）では破線部を境界として区別している。

図３の（ａ）および図４Ａの（ｄ）に示すように、各チャネルは、平面視においてソース配線４’の左右に、ソース配線４’を挟んで１個ずつ配置されており、各チャネルの領域の列方向の寸法が１行のピッチの半分未満であり、各チャネルが列方向に２つ並んでいる。チャネルが、平面視においてコの字形状であり、コの字形状のうちの列方向に延伸する縦チャネル部分が同一線上に並んでいる。しかも、半導体層６が所定幅のストライプ形状であり、コの字形状のうちの縦チャネル部分が、平面視において半導体層６の中央に位置する。

具体的には、図３の（ｃ）に示すように、基板１上に、１行当り２本のゲート配線２’（２’Ｌおよび２’Ｒ）と、各々のゲート配線２’に接続されたゲート電極２（２Ｌおよび２Ｒ）とを有する。これらの上にゲート絶縁膜３を有し、ゲート絶縁膜３の上に２列当り１本のソース配線４’と、そのソース配線４’に接続された１行当たり２個のソース電極４（４Ｌおよび４Ｒ）と、各々のソース電極４からチャネル部を隔てて配置されたドレイン電極５（５Ｌおよび５Ｒ）と、各々のドレイン電極５に接続された画素電極７（７Ｌおよび７Ｒ）とを有する。その上に一対の薄膜トランジスタ当り１本の半導体層６を有する。一対の薄膜トランジスタの半導体層６はつながっており、さらに半導体層６は上下の行の一対の薄膜トランジスタともつながっている。各々の半導体層６は、電気的にソース電極４によって分離され、独立したチャネルになっている。

図３の（ａ）の一対の薄膜トランジスタアレイでは、２つのコの字形チャネルの縦チャネル部分が、平面視おいて同一線上に並んでおり、それが半導体層６の中央にあることにより、半導体層６が細くなってもトランジスタとしての機能を保ち、かつアライメント余裕が大きくなる。

そして図３の（ａ）の薄膜トランジスタアレイの上に、各画素電極７上に開口８Ｈを有する層間絶縁膜８を有し、その上に前記開口８Ｈを介して画素電極７に接続された上部画素電極９を有する（図３の（ｂ）や図４Ｂの（ｅ）〜（ｇ））。なお、半導体層６と層間絶縁膜８との間には、半導体層６を覆う保護層６’をさらに有することが望ましいが、半導体層６が層間絶縁膜８の溶剤等から悪影響を受けない場合には保護層６’は不要である。

第２の実施形態に係る薄膜トランジスタアレイの製造工程を図４Ａ〜図４Ｂに示す。キャパシタ電極１０とキャパシタ配線１０’を有しないこと以外は、第１の実施形態と同様なので、説明を省略する。

（第３の実施形態）
本発明の第３の実施形態に係る薄膜トランジスタアレイを図５に、製造工程を図６Ａ〜図６Ｂに示す。図５の（ａ）は薄膜トランジスタアレイの２行２列の４画素分の平面図（半導体層６形成までの途中図）、図５の（ｂ）は１行２列の２画素分の平面図（上部画素電極９形成までの完成図）、図５の（ｃ）は線Ｅ−Ｆでの断面図である。図６Ａ〜図６Ｂは、各工程後の１行２列の２画素分の平面図および線Ｅ−Ｆでの断面図である。

図５の（ａ）や図６Ａの（ａ）〜（ｄ）に示すように、本実施形態に係る薄膜トランジスタアレイは、行方向に延びた複数のゲート配線２’（２’Ｌおよび２’Ｒ）と、列方向に延びた複数のソース配線４’の、交点近傍にマトリクス状に配置して形成された半導体層を有する複数の薄膜トランジスタと、薄膜トランジスタのそれぞれに接続された画素電極７（７Ｌおよび７Ｒ）とを有する薄膜トランジスタアレイであって、１行２列の２画素をなす一対の薄膜トランジスタは、２本のゲート配線２’（２’Ｌおよび２’Ｒ）の各々と１本のソース配線４’に接続して形成され、一対の薄膜トランジスタの各チャネルは、平面視において一対の画素電極の中央部即ち２つの画素電極間付近に配置して形成され、半導体層６は一対の薄膜トランジスタで共有するように形成され、かつ、半導体層６は複数行に渡って同一の列に位置する他の一対の薄膜トランジスタとも共有して形成される。ここでゲート配線２’はゲート電極２（２Ｌおよび２Ｒ）に通電するための部分、ゲート電極２はチャネルに電圧を印加する部分であり、一部が兼ねられている（図６Ａの（ａ）の斜線部）。またソース配線４’はソース電極４（４Ｌおよび４Ｒ）に通電するための部分、ソース電極４はチャネルに接続する部分であり、一部が兼ねられている（図６Ａの（ｃ）の斜線部）。さらにドレイン電極５（５Ｌおよび５Ｒ）はチャネルに接続する部分、画素電極７は画素電位となる部分であり、明確に区別はできないが、便宜上図６Ａの（ｃ）では破線を境界として区別している。

また、さらに行方向に並んで配置された薄膜トランジスタは１本のキャパシタ配線１０’を有し、キャパシタ配線１０’に接続されたキャパシタ電極１０（１０Ｌおよび１０Ｒ）は各画素電極７（７Ｌおよび７Ｒ）との間で蓄積容量を成している。キャパシタ配線１０’は、１行２列の２画素ごとに有する２本のゲート配線２’（２’Ｌおよび２’Ｒ）の間に配置されている。キャパシタ配線１０’はキャパシタ電極１０に通電する部分、キャパシタ電極１０（１０Ｌおよび１０Ｒ）は画素電極７（７Ｌおよび７Ｒ）との間で蓄積容量をなす部分であり、図６Ａの（ａ）でキャパシタ電極１０（１０Ｌおよび１０Ｒ）はキャパシタ配線１０’を兼ねている。

図５の（ａ）および図６Ａの（ｄ）に示すように、各チャネルは、平面視においてソース配線４’の左右に、ソース配線４’を挟んで１個ずつ配置されており、各チャネルの領域の列方向の寸法が１行のピッチの半分未満であり、各チャネルが列方向に２つ並んでいる。チャネルが、平面視においてコの字形状であるが、コの字形状のうちの列方向に延伸する縦チャネル部分が同一線上には並んでいない。半導体層６が所定幅のストライプ形状であるが、コの字形状のうちの縦チャネル部分が、平面視において半導体層６の中央から少し外れて位置している。

具体的には、図５の（ｃ）に示すように、基板１上に、１行当り２本のゲート配線２’（２’Ｌおよび２’Ｒ）と、各々のゲート配線２’に接続されたゲート電極２（２Ｌおよび２Ｒ）と、１行当り１本のキャパシタ配線１０’と、そのキャパシタ配線１０’に接続された２個のキャパシタ電極１０（１０Ｌおよび１０Ｒ）とを有する。これらの上にゲート絶縁膜３を有し、ゲート絶縁膜３の上に２列当り１本のソース配線４’と、そのソース配線４’に接続された１行当たり２個のソース電極４（４Ｌおよび４Ｒ）と、各々のソース電極４からチャネル部を隔てて配置されたドレイン電極５（５Ｌおよび５Ｒ）と、各々のドレイン電極５に接続された画素電極７（７Ｌおよび７Ｒ）とを有する。その上に一対の薄膜トランジスタ当り１本の半導体層６を有する。一対の薄膜トランジスタの半導体層６はつながっており、さらに半導体層６は上下の行の一対の薄膜トランジスタともつながっている。各々の半導体層６は、電気的にソース電極４によって分離され、独立したチャネルになっている。

図５の（ａ）の一対の薄膜トランジスタアレイでは、２つのコの字形チャネルの縦チャネル部分が、平面視において同一線上に並んでおらず、それが半導体層６の中央から少し外れていることにより、半導体層６をあまり細くできないが、トランジスタとしての機能に問題はない。また、キャパシタ配線１０’が２本のゲート配線２’（２’Ｌおよび２’Ｒ）の間にあることにより、チャネル間以外の部分でキャパシタ配線１０’の幅を広くすることができ、またゲート配線２’を直線的にすることができて好ましい。

そして図５の（ａ）の薄膜トランジスタアレイの上に、各画素電極７上に開口８Ｈを有する層間絶縁膜８を有し、その上に開口８Ｈを介して画素電極７に接続された上部画素電極９を有する（図５の（ｂ）や図６Ｂの（ｅ）〜（ｇ））。なお、半導体層６と層間絶縁膜８との間には、半導体層６を覆う保護層６’をさらに有することが望ましいが、半導体層６が層間絶縁膜８の溶剤等から悪影響を受けない場合には保護層６’は不要である。

第３の実施形態に係る薄膜トランジスタアレイの製造工程を図６Ａ〜図６Ｂに示す。電極形状が異なること以外は、第１の実施形態と同様なので、説明を省略する。

（第４の実施形態）
本発明の第４の実施形態に係る薄膜トランジスタアレイを図７に、製造工程を図８Ａ〜図８Ｂに示す。図７の（ａ）は薄膜トランジスタアレイの２行２列の４画素分の平面図（半導体層６形成までの途中図）、図７の（ｂ）は１行２列の２画素分の平面図（上部画素電極９形成までの完成図）、図７の（ｃ）は線Ｇ−Ｈでの断面図である。図８Ａ〜図８Ｂは、各工程後の１行２列の２画素分の平面図および線Ｇ−Ｈでの断面図である。

図７の（ａ）や図８Ａの（ａ）〜（ｄ）に示すように、本実施形態に係る薄膜トランジスタアレイは、行方向に延びた複数のゲート配線２’（２’Ｌおよび２’Ｒ）と、列方向に延びた複数のソース配線４’の、交点近傍にマトリクス状に配置して形成された半導体層を有する複数の薄膜トランジスタと、薄膜トランジスタのそれぞれに接続された画素電極７（７Ｌおよび７Ｒ）とを有する薄膜トランジスタアレイであって、１行２列の２画素をなす一対の薄膜トランジスタは、２本のゲート配線２’（２’Ｌおよび２’Ｒ）の各々と１本のソース配線４’に接続して形成され、一対の薄膜トランジスタの各チャネルは、平面視において一対の画素電極の中央部即ち２つの画素電極間付近に配置して形成され、半導体層６は一対の薄膜トランジスタで共有するように形成され、かつ、半導体層６は複数行に渡って同一の列に位置する他の一対の薄膜トランジスタとも共有して形成される。ここでゲート配線２’はゲート電極２（２Ｌおよび２Ｒ）に通電するための部分、ゲート電極２はチャネルに電圧を印加する部分であり、一部が兼ねられている（図８Ａの（ａ）の斜線部）。またソース配線４’はソース電極４（４Ｌおよび４Ｒ）に通電するための部分、ソース電極４はチャネルに接続する部分であり、一部が兼ねられている（図８Ａの（ｃ）の斜線部）。さらにドレイン電極５（５Ｌおよび５Ｒ）はチャネルに接続する部分、画素電極７（７Ｌおよび７Ｒ）は画素電位となる部分であり、明確に区別はできないが、便宜上図８Ａの（ｃ）では破線部を境界として区別している。

図７の（ａ）および図８Ａの（ｄ）に示すように、各チャネルは、平面視においてソース配線４’の左右に、ソース配線４’を挟んで１個ずつ配置されているが、各チャネルの領域の列方向の寸法が１行のピッチの半分以上であり、各チャネルが列方向に２つ並んでいない。チャネルが、平面視においてコの字形状であるが、コの字形状のうちの列方向に延伸する縦チャネル部分が同一線上に並んでいない。半導体層６が所定幅のストライプ形状であるが、コの字形状のうちの縦チャネル部分が、平面視において半導体層６の中央に位置しない。

具体的には、図７の（ｃ）に示すように、基板１上に、１行当り２本のゲート配線２’（２’Ｌおよび２’Ｒ）と、各々のゲート配線２’に接続されたゲート電極２（２Ｌおよび２Ｒ）とを有する。これらの上にゲート絶縁膜３を有し、ゲート絶縁膜３の上に２列当り１本のソース配線４’と、そのソース配線４’に接続された１行当たり２個のソース電極４（４Ｌおよび４Ｒ）と、各々のソース電極４からチャネル部を隔てて配置されたドレイン電極５（５Ｌおよび５Ｒ）と、各々のドレイン電極５に接続された画素電極７（７Ｌおよび７Ｒ）とを有する。その上に一対の薄膜トランジスタ当り１本の半導体層６を有する。一対の薄膜トランジスタの半導体層６はつながっており、さらに半導体層６は上下の行の一対の薄膜トランジスタともつながっている。各々の半導体層６は、電気的にソース電極４によって分離され、独立したチャネルになっている。

図７の（ａ）の一対の薄膜トランジスタアレイでは、２つのコの字形チャネルの縦チャネル部分が、平面視において同一線上に並んでおらず、それが半導体層６の中央にないことにより、半導体層６をあまり細くできないが、トランジスタとしての機能に問題はない。

そして図７の（ａ）の薄膜トランジスタアレイの上に、各画素電極７上に開口８Ｈを有する層間絶縁膜８を有し、その上に開口８Ｈを介して画素電極７に接続された上部画素電極９を有する（図７の（ｂ）や図８Ｂの（ｅ）〜（ｇ））。なお、半導体層６と層間絶縁膜８との間には、半導体層６を覆う保護層６’をさらに有することが望ましいが、半導体層６が層間絶縁膜８の溶剤等から悪影響を受けない場合には保護層６’は不要である。

第４の実施形態に係る薄膜トランジスタアレイの製造工程を図８Ａ〜図８Ｂに示す。電極形状が異なること以外は、第１の実施形態と同様なので、説明を省略する。

（第５の実施形態）
本発明の第５の実施形態に係る薄膜トランジスタアレイを図９に、製造工程を図１０Ａ〜図１０Ｂに示す。図９の（ａ）は薄膜トランジスタアレイの２行２列の４画素分の平面図（半導体層６形成までの途中図）、図９の（ｂ）は１行２列の２画素分の平面図（上部画素電極９形成までの完成図）、図９の（ｃ）は線Ｉ−Ｊでの断面図である。図１０Ａ〜図１０Ｂは、各工程後の１行２列の２画素分の平面図および線Ｉ−Ｊでの断面図である。

図９の（ａ）や図１０Ａの（ａ）〜（ｄ）に示すように、本実施形態に係る薄膜トランジスタアレイは、行方向に延びた複数のゲート配線２’（２’Ｌおよび２’Ｒ）と、列方向に延びた複数のソース配線４’の、交点近傍にマトリクス状に配置して形成された半導体層を有する複数の薄膜トランジスタと、薄膜トランジスタのそれぞれに接続された画素電極７（７Ｌおよび７Ｒ）とを有する薄膜トランジスタアレイであって、１行２列の２画素をなす一対の薄膜トランジスタは、２本のゲート配線２’（２’Ｌおよび２’Ｒ）の各々と１本のソース配線４’に接続して形成され、一対の薄膜トランジスタの各チャネルは、平面視において一対の画素電極の中央部即ち２つの画素電極間付近に配置して形成され、半導体層６は一対の薄膜トランジスタで共有するように形成されであり、かつ、半導体層６は複数行に渡って同一の列に位置する他の一対の薄膜トランジスタとも共有して形成される。ここでゲート配線２’はゲート電極２に通電するための部分、ゲート電極２はチャネルに電圧を印加する部分であり、一部が兼ねられている（図１０Ａの（ａ）の斜線部）。またソース配線４’はソース電極４（４Ｌおよび４Ｒ）に通電するための部分、ソース電極４はチャネルに接続する部分であり、一部が兼ねられている（図１０Ａの（ｃ）の斜線部）。さらにドレイン電極５（５Ｌおよび５Ｒ）はチャネルに接続する部分、画素電極７（７Ｌおよび７Ｒ）は画素電位となる部分であり、明確に区別はできないが、便宜上図１０Ａの（ｃ）では破線を境界として区別している。

また、さらに行方向に並んで配置された薄膜トランジスタは１本のキャパシタ配線１０’を有し、キャパシタ配線１０’に接続されたキャパシタ電極１０（１０Ｌおよび１０Ｒ）は各画素電極７（７Ｌおよび７Ｒ）との間で蓄積容量を成している。キャパシタ配線１０’は、前記１行２列の２画素ごとに有する２本のゲート配線２’（２’Ｌおよび２’Ｒ）の間に配置されている。キャパシタ配線１０’はキャパシタ電極１０に通電する部分、キャパシタ電極１０（１０Ｌおよび１０Ｒ）は画素電極７（７Ｌおよび７Ｒ）との間で蓄積容量をなす部分であり、図１０Ａの（ａ）でキャパシタ電極１０（１０Ｌおよび１０Ｒ）はキャパシタ配線１０’を兼ねている。

図９の（ａ）および図１０Ａの（ｄ）に示すように、各チャネルは、平面視においてソース配線４’の左右に、ソース配線４’を挟んで１個ずつ配置されており、各チャネルの領域の列方向の寸法が隣接する２本のゲート配線間の距離の半分未満であるが、各チャネルが列方向に２つ並んでいない。チャネルが、平面視においてコの字形状であるが、コの字形状のうちの列方向に延伸する縦チャネル部分が同一線上には並んでいない。半導体層６が所定幅のストライプ形状であるが、コの字形状のうちの縦チャネル部分が、平面視において半導体層６の中央から少し外れて位置している。

具体的には、図９の（ｃ）に示すように、基板１上に、１行当り２本のゲート配線２’（２’Ｌおよび２’Ｒ）と、各々のゲート配線２’に接続されたゲート電極２（２Ｌおよび２Ｒ）と、１行当り１本のキャパシタ配線１０’と、そのキャパシタ配線１０’に接続された２個のキャパシタ電極１０（１０Ｌおよび１０Ｒ）とを有する。これらの上にゲート絶縁膜３を有し、ゲート絶縁膜３の上に２列当り１本のソース配線４’と、そのソース配線４’に接続された１行当たり２個のソース電極４（４Ｌおよび４Ｒ）と、各々のソース電極４からチャネル部を隔てて配置されたドレイン電極５（５Ｌおよび５Ｒ）と、各々のドレイン電極５に接続された画素電極７（７Ｌおよび７Ｒ）とを有する。その上に一対の薄膜トランジスタ当り１本の半導体層６を有する。一対の薄膜トランジスタの半導体層６はつながっており、さらに半導体層６は上下の行の一対の薄膜トランジスタともつながっている。各々の半導体層６は、電気的にソース電極４によって分離され、独立したチャネルになっている。

図９の（ａ）の一対の薄膜トランジスタアレイでは、２つのコの字形チャネルの縦チャネル部分が、平面視において同一線上に並んでおらず、それが半導体層６の中央から少し外れていることにより、半導体層６をあまり細くできないが、トランジスタとしての機能に問題はない。また、キャパシタ配線１０’が２本のゲート配線２’（２’Ｌおよび２’Ｒ）の間にあることにより、チャネル間以外の部分でキャパシタ配線１０’の幅を広くすることができ、またゲート配線２’を直線的にすることができて好ましい。

そして図９の（ａ）の薄膜トランジスタアレイの上に、各画素電極７上に開口８Ｈを有する層間絶縁膜８を有し、その上に開口８Ｈを介して画素電極７に接続された上部画素電極９を有する（図９の（ｂ）や図１０Ｂの（ｅ）〜（ｇ））。なお、半導体層６と層間絶縁膜８との間には、半導体層６を覆う保護層６’をさらに有することが望ましいが、半導体層６が層間絶縁膜８の溶剤等から悪影響を受けない場合には保護層６’は不要である。

第５の実施形態に係る薄膜トランジスタアレイの製造工程を図１０Ａ〜図１０Ｂに示す。電極形状が異なること以外は、第１の実施形態と同様なので、説明を省略する。

本発明によれば、画素２列ごとに１本の低解像度の半導体層を用いても高精細の薄膜トランジスタアレイを提供できる。画素ピッチが２００μｍ以下の場合や、さらには画素ピッチが１５０μｍ以下の場合に、本発明は特に有用である。一方、画素ピッチが８５μｍ未満では、人間の目で別の点として認識することができず、高精細化する意味が薄れる。

また、ソース配線数が半分になることで、必要なソースドライバの数を半分に減らすことができる。ただし、ゲート配線数が倍になり、必要なゲートドライバの数は倍になる。また本発明の基本単位である横２画素の画像データを、縦２画素に並べ替えた駆動を行う必要がある。

（実施例１）
本発明の実施例１について、図１、図２Ａ〜図２Ｂを用いて説明する。１画素のサイズは１２７μｍ角である。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、およびキャパシタ配線１０’を形成した（図２Ａの（ａ））。次に、アクリル樹脂をダイコートした後、焼成によって１μｍ厚のゲート絶縁膜３を形成した（図２Ａの（ｂ））。さらに、Ａｇインクを反転オフセット印刷することによってソース電極４、ソース配線４’、ドレイン電極５、および画素電極７を形成した（図２Ａの（ｃ））。そして、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図２Ａの（ｄ））。半導体層６は、６０μｍ幅、２５４μｍピッチとした。この段階で、薄膜トランジスタアレイは図１の（ａ）の状態である。

次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、保護層６’を形成した（図２Ｂの（ｅ））。保護層６’は、１００μｍ幅、２５４μｍピッチとした。そして、感光性アクリル樹脂を２μｍスピンコートした後、露光および現像によって層間絶縁膜８を形成した（図２Ｂの（ｆ））。さらに、銀インクをグラビアオフセット印刷、焼成して上部画素電極９を形成（図２Ｂの（ｇ））することにより、図１の（ｂ）、（ｃ）の薄膜トランジスタアレイを作製した。

こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟むことにより、高精細の反射型電気泳動ディスプレイが得られた。

（実施例２）
本発明の実施例２について、図３、図４Ａ〜図４Ｂを用いて説明する。１画素のサイズは１２７μｍ角である。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、およびキャパシタ配線１０’を形成した（図４Ａの（ａ））。次に、アクリル樹脂をダイコートした後、焼成によって１μｍ厚のゲート絶縁膜３を形成した（図４Ａの（ｂ））。さらに、Ａｇインクを反転オフセット印刷することによってソース電極４、ソース配線４’、ドレイン電極５、および画素電極７を形成した（図４Ａの（ｃ））。そして、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図４Ａの（ｄ））。半導体層６は、６０μｍ幅、２５４μｍピッチとした。この段階で、薄膜トランジスタアレイは図３の（ａ）の状態である。

次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、保護層６’を形成した（図４Ｂの（ｅ））。保護層６’は、１００μｍ幅、２５４μｍピッチとした。そして、感光性アクリル樹脂を２μｍスピンコートした後、露光および現像によって層間絶縁膜８を形成した（図４Ｂの（ｆ））。さらに、銀インクをグラビアオフセット印刷、焼成して上部画素電極９を形成（図４Ｂの（ｇ））することにより、図３の（ｂ）、（ｃ）の薄膜トランジスタアレイを作製した。

こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間にポリマー分散液晶を挟むことにより、高精細の反射型液晶ディスプレイが得られた。

（参考例３）
本発明の参考例３について、図５、図６Ａ〜図６Ｂを用いて説明する。１画素のサイズは１２７μｍ角である。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、およびキャパシタ配線１０’を形成した（図６Ａの（ａ））。次に、アクリル樹脂をダイコートした後、焼成によって１μｍ厚のゲート絶縁膜３を形成した（図６Ａの（ｂ））。さらに、Ａｇインクを反転オフセット印刷することによってソース電極４、ソース配線４’、ドレイン電極５、および画素電極７を形成した（図６Ａの（ｃ））。そして、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図６Ａの（ｄ））。半導体層６は、６０μｍ幅、２５４μｍピッチとした。この段階で、薄膜トランジスタアレイは図５の（ａ）の状態である。

次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、保護層６’を形成した（図６Ｂの（ｅ））。保護層６’は、１００μｍ幅、２５４μｍピッチとした。そして、感光性アクリル樹脂を２μｍスピンコートした後、露光および現像によって層間絶縁膜８を形成した（図６Ｂの（ｆ））。さらに、銀インクをグラビアオフセット印刷、焼成して上部画素電極９を形成（図６Ｂの（ｇ））することにより、図５の（ｂ）、（ｃ）の薄膜トランジスタアレイを作製した。

こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間にポリマー分散液晶を挟むことにより、高精細の反射型液晶ディスプレイが得られた。

（参考例４）
本発明の参考例４について、図７、図８Ａ〜図８Ｂを用いて説明する。１画素のサイズは１２７μｍ角である。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、およびキャパシタ配線１０’を形成した（図８Ａの（ａ））。次に、アクリル樹脂をダイコートした後、焼成によって１μｍ厚のゲート絶縁膜３を形成した（図８Ａの（ｂ））。さらに、Ａｇインクを反転オフセット印刷することによってソース電極４、ソース配線４’、ドレイン電極５、および画素電極７を形成した（図８Ａの（ｃ））。そして、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図８Ａの（ｄ））。半導体層６は、６０μｍ幅、２５４μｍピッチとした。この段階で、薄膜トランジスタアレイは図７、（ａ）の状態である。

次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、保護層６’を形成した（図８Ｂの（ｅ））。保護層６’は、１００μｍ幅、２５４μｍピッチとした。そして、感光性アクリル樹脂を２μｍスピンコートした後、露光および現像によって層間絶縁膜８を形成した（図８Ｂの（ｆ））。さらに、銀インクをグラビアオフセット印刷、焼成して上部画素電極９を形成（図８Ｂの（ｇ））することにより、図７の（ｂ）、（ｃ）の薄膜トランジスタアレイを作製した。

こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間にポリマー分散液晶を挟むことにより、高精細の反射型液晶ディスプレイが得られた。

（参考例５）
本発明の参考例５について、図９、図１０Ａ〜図１０Ｂを用いて説明する。１画素のサイズは１２７μｍ角である。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、ゲート配線２’、キャパシタ電極１０、およびキャパシタ配線１０’を形成した（図１０Ａの（ａ））。次に、アクリル樹脂をダイコートした後、焼成によって１μｍ厚のゲート絶縁膜３を形成した（図１０Ａの（ｂ））。さらに、Ａｇインクを反転オフセット印刷することに
よってソース電極４、ソース配線４’、ドレイン電極５、および画素電極７を形成した（図１０Ａの（ｃ））。そして、ポリチオフェン溶液をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図１０Ａの（ｄ））。半導体層６は、６０μｍ幅、２５４μｍピッチとした。この段階で、薄膜トランジスタアレイは図９の（ａ）の状態である。

次に、フッ素化樹脂をスクリーン印刷、１００℃焼成することにより、保護層６’を形成した（図１０Ｂの（ｅ））。保護層６’は、１００μｍ幅、２５４μｍピッチとした。そして、感光性アクリル樹脂を２μｍスピンコートした後、露光および現像によって層間絶縁膜８を形成した（図１０Ｂの（ｆ））。さらに、銀インクをグラビアオフセット印刷、焼成して上部画素電極９を形成（図１０Ｂの（ｇ））することにより、図９の（ｂ）、（ｃ）の薄膜トランジスタアレイを作製した。

こうして作製した薄膜トランジスタアレイと、透明電極を有するＰＥＴ基板との間に電気泳動体を挟むことにより、高精細の反射型電気泳動ディスプレイが得られた。

以上の説明から理解できるように、本発明には、以下の効果がある。画素２列ごとに１本の低解像度の半導体層を用いても高精細の薄膜トランジスタアレイを提供できる。また、ソース配線が半分になることで、必要なソースドライバの数を半分に減らすことができる。

本発明は、液晶表示装置、電子ペーパー等の薄膜トランジスタアレイに適用可能である。

１ 絶縁基板
２ ゲート電極
２Ｌ ゲート電極（左）
２Ｒ ゲート電極（右）
２’ ゲート配線
２’Ｌ ゲート配線（左）
２’Ｒ ゲート配線（右）
３ ゲート絶縁膜
４ ソース電極
４Ｌ ソース電極（左）
４Ｒ ソース電極（右）
４’ ソース配線
５ ドレイン電極
５Ｌ ドレイン電極（左）
５Ｒ ドレイン電極（右）
６ 半導体層
６’ 保護層
７ 画素電極
７Ｌ 画素電極（左）
７Ｒ 画素電極（右）
８ 層間絶縁膜
８Ｈ 層間絶縁膜の開口
９ 上部画素電極
１０ キャパシタ電極
１０Ｌ キャパシタ電極（左）
１０Ｒ キャパシタ電極（右）
１０’ キャパシタ配線

Claims (9)

1. 行方向に延びた複数のゲート配線と、列方向に延びた複数のソース配線との、交点近傍に形成された半導体層を有する複数の薄膜トランジスタと、前記薄膜トランジスタのそれぞれに接続された画素電極とを含む薄膜トランジスタアレイであって、
   １行２列の２画素をなす一対の薄膜トランジスタは、２本の前記ゲート配線の各々と１本の前記ソース配線に接続して形成され、
   前記一対の薄膜トランジスタの各チャネルは、平面視において一対の前記画素電極間に形成され、
   前記半導体層は、前記一対の薄膜トランジスタで共有するように形成され、かつ、前記半導体層は複数行に渡って同一の列に位置する他の前記一対の薄膜トランジスタとも共有するように形成され、
   前記一対の薄膜トランジスタの各チャネルが、平面視において、チャネル幅が行方向に延伸する第１のチャネルおよび第３のチャネルと、チャネル幅が列方向に延伸する第２のチャネルとからなるコの字形状であり、
   前記一対の薄膜トランジスタの各チャネルの前記第２のチャネルが、平面視において列方向の同一線上に並ぶ、薄膜トランジスタアレイ。
2. 前記一対の薄膜トランジスタの各チャネルが、平面視において前記ソース配線を挟んでそれぞれ配置されている、請求項１に記載の薄膜トランジスタアレイ。
3. 前記一対の薄膜トランジスタごとに、１本のキャパシタ配線を有し、各前記画素電極との間で蓄積容量を成す、請求項１または２に記載の薄膜トランジスタアレイ。
4. 前記１本のキャパシタ配線が、前記一対の薄膜トランジスタごとの、前記隣接する２本のゲート配線の間に配置されている、請求項３に記載の薄膜トランジスタアレイ。
5. 前記一対の薄膜トランジスタの各チャネルの領域の列方向の寸法が１行のピッチの半分未満であり、各チャネルが列方向に並んでいる、請求項１〜４のいずれか１項に記載の薄膜トランジスタアレイ。
6. 前記半導体層が、平面視において所定幅のストライプ形状であり、かつ、列方向の同一線上に並んだ前記チャネルの一部が、平面視において前記半導体層の中央に位置する、請求項１〜５のいずれか１項に記載の薄膜トランジスタアレイ。
7. 基板上に、１行当り２本の前記ゲート配線と、各々の前記ゲート配線に接続されたゲート電極とを有し、
   その上にゲート絶縁膜を有し、
   その上に２列当り１本の前記ソース配線と、前記ソース配線に接続された１行当り２個のソース電極と、各々の前記ソース電極からチャネル部を隔てて配置されたドレイン電極と、各々の前記ドレイン電極に接続された前記画素電極とを有し、
   その上に２列当り１本の前記半導体層を有し、
   その上に各前記画素電極上に開口を有する層間絶縁膜を有し、
   その上に前記開口を介して各前記画素電極に接続された上部画素電極を有する、請求項１〜６のいずれか１項に記載の薄膜トランジスタアレイ。
8. 基板上に、１行当り２本のゲート配線と、各々の前記ゲート配線に接続されたゲート電極とを形成する工程と、
   その上にゲート絶縁膜を形成する工程と、
   その上に２列当り１本のソース配線と、前記ソース配線に接続された１行当り２個のソース電極と、各々の前記ソース電極からチャネル部を隔てて配置されたドレイン電極と、各々の前記ドレイン電極に接続された画素電極とを形成する工程と、
   その上に２列当り１本の半導体層を形成する工程と、
   その上に各前記画素電極上に開口を有する層間絶縁膜を形成する工程と、
   その上に前記開口を介して各前記画素電極に接続された上部画素電極を形成する工程とを含み、
   前記ソース配線と、前記ソース電極と、前記ドレイン電極と、前記画素電極とを形成する工程において、１行２列の２画素をなす一対の薄膜トランジスタの各チャネルが、平面視において、チャネル幅が行方向に延伸する第１のチャネルおよび第３のチャネルと、チャネル幅が列方向に延伸する第２のチャネルとからなるコの字形状に形成され、かつ、前記一対の薄膜トランジスタの各チャネルの前記第２のチャネルが、平面視において列方向の同一線上に並んで形成される、薄膜トランジスタアレイの製造方法。
9. 前記１行当り２本のゲート配線と、各々の前記ゲート配線に接続されたゲート電極とを形成する工程において、１行当り１本のキャパシタ配線と、前記キャパシタ配線に接続された２個のキャパシタ電極を同時に形成する、請求項８に記載の薄膜トランジスタアレイの製造方法。