CN101677021A - 移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置 - Google Patents
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Abstract
本发明涉及一种移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置，该移位寄存器的级包括：上拉模块，根据从第一低压信号输入端、第二低压信号输入端和高压信号输入端输入的信号，向输出端输出驱动信号；下拉模块，向输出端输出关断信号；上拉驱动模块，根据从输入端输入的信号，驱动上拉模块；下拉驱动模块，根据从复位信号输入端输入的信号，驱动下拉模块；从第一低压信号输入端输入的信号和从第二低压信号输入端输入的信号为相位相反的信号，从第一低压信号输入端输入的信号和从高压信号输入端输入的信号为相位相同的信号。本发明向移位寄存器内输入低压信号的方法防止薄膜晶体管的栅极门限电压上升的缺陷。
Description
技术领域
本发明涉及一种移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置。
背景技术
移位寄存器是一种常见的半导体器件，经常使用在各种电子产品中，如液晶显示装置(Liquid Crystal Display，以下简称为LCD)等。液晶显示装置中的移位寄存器是n级(n-stage)移位寄存器。
在液晶显示装置中，每一个栅线与移位寄存器的一个级电连接。液晶显示装置在工作时，与每一个栅线对应连接的级依次向面板输出驱动信号。
图1为现有的移位寄存器的级的示意图。如图1所示，移位寄存器的级包括：上拉模块110、下拉模块120、上拉驱动模块130、下拉驱动模块140和转换(inverter)模块150。
上拉模块110根据从时钟信号输入端输入的信号向输出端输出驱动信号，该上拉模块110包括第十五薄膜晶体管(Thin Firm Transistor，简称为TFT)T15。第十五薄膜晶体管T15的栅极与上拉节点电连接，其源极与时钟信号输入端电连接，其漏极与输出端电连接。
上拉驱动模块130用于驱动上拉模块110，该上拉驱动模块130包括：第一薄膜晶体管T1和电容C。其中，第一薄膜晶体管T1的栅极和源极分别与输入端电连接，其漏极与上拉节点电连接；电容C的一端与所述上拉节点电连接，其另一端与输出节点电连接。
下拉模块120用于向输出端输出关断信号，该下拉模块120包括第十三薄膜晶体管T13和第十四薄膜晶体管T14。其中，第十三薄膜晶体管T13的栅极与转换模块150电连接，其源极与关断信号输入端电连接，其漏极与输出节点电连接；第十四薄膜晶体管T14的栅极与复位信号输入端电连接，其源极与关断信号输入端电连接，其漏极与输出节点电连接。
下拉驱动模块140用于驱动下拉模块120，该下拉驱动模块140包括第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第十薄膜晶体管T10。其中，第六薄膜晶体管T6的栅极与时钟阻碍信号输入端电连接，其源极与输入端电连接，其漏极与上拉节点电连接；第七薄膜晶体管T7的栅极与时钟信号输入端电连接，其源极与上拉节点电连接，其漏极与输出节点电连接；第八薄膜晶体管T8的栅极与时钟阻碍信号输入端电连接，其源极与关断信号输入端电连接，其漏极与输出节点电连接；第十薄膜晶体管T10的栅极复位信号输入端电连接，其源极与关断信号输入端电连接，其漏极与上拉节点电连接。
转换模块150用于驱动第十三薄膜晶体管T13，该转换模块150包括第二薄膜晶体管T2、第三薄膜晶体管T3、第十一薄膜晶体管T11和第十二薄膜晶体管T12。其中，第二薄膜晶体管T2的栅极和源极分别与时钟信号输入端电连接，其漏极第三薄膜晶体管T3的栅极电连接；第三薄膜晶体管T3的栅极与第二薄膜晶体管T2的漏极电连接，其源极与时钟信号输入端电连接，其漏极与第十三薄膜晶体管T13的栅极电连接；第十一薄膜晶体管T11的栅极与输出节点电连接，其源极与关断信号输入端电连接，其漏极与第二薄膜晶体管T2的漏极电连接；第十二薄膜晶体管T12的栅极与输出节点电连接，其源极与关断信号输入端电连接，其漏极与第十三薄膜晶体管T13的栅极电连接。
图2为现有的移位寄存器的级的时序图。如图2所示，上述级的工作原理如下：
第一阶段，输入端为高电平信号、时钟阻碍信号输入端为高电平信号。其中，向输入端输入的信号为STV信号，或者前端级的输出端信号；向时钟阻碍信号输入端输入的信号为时钟阻碍信号。此时，输入端的高电平信号导通第一薄膜晶体管T1，时钟阻碍信号输入端的高电平信号分别导通第六薄膜晶体管T6和第八薄膜晶体管T8；通过第一薄膜晶体管T1和第六薄膜晶体管T6高电平信号传输到上拉节点，通过第八薄膜晶体管T8关断信号输入端的关断信号传输到输出节点。此时，电容C被充电。
第二阶段，时钟信号输入端为高电平。向时钟信号输入端输入时钟信号。此时，在上拉节点产生自举(bootstrapping)效应并放大上拉节点的电压，最终向输出端传输驱动信号。
第三阶段，时钟阻碍信号输入端为高电平，复位信号输入端为高电平。其中，向复位信号输入端输入的信号为后端级的输出端信号。此时，时钟阻碍信号端的高电平信号导通第六薄膜晶体管T6和第八薄膜晶体管T8；复位信号输入端的高电平信号导通第十薄膜晶体管T10和第十四薄膜晶体管T14。此时，通过第十薄膜晶体管T10和第十四薄膜晶体管T14分别向上拉节点和输出节点传输关断信号。
第四阶段，时钟信号输入端为高电平。此时，时钟信号通过第二薄膜晶体管T2和第三薄膜晶体管T3，导通第十三薄膜晶体管T13，并且通过第十三薄膜晶体管T13将关断信号传输到输出节点。
第五阶段，时钟阻碍信号输入端为高电平。此时，时钟阻碍信号端的高电平信号导通第六薄膜晶体管T6和第八薄膜晶体管T8，并且通过第八薄膜晶体管T8将关断信号传输到输出节点。
然后，第一阶段重新开始前，第四阶段和第五阶段一次重复。
在现有技术中，时钟信号和时钟阻碍信号都是30v左右的高电压。因此通过上述的工作原理可知，第二薄膜晶体管T2、第六薄膜晶体管T6和第八薄膜晶体管T8长时间被输入高电压，从而第二薄膜晶体管T2、第六薄膜晶体管T6和第八薄膜晶体管T8容易引起栅极门限电压(threshold voltage)的上升。因此在正常的情况下，时钟信号和时钟阻碍信号无法导通第二薄膜晶体管T2、第六薄膜晶体管T6和第八薄膜晶体管T8，从而有可能引发电路错误。
发明内容
本发明的目的是提供一种移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置，以防止移位寄存器在高压信号下工作时产生薄膜晶体管的栅极门限电压上升的缺陷。
为实现上述目的，本发明提供了一种移位寄存器的级，包括：
上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；
下拉模块，向所述输出端输出关断信号；
上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；
下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；
从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
其中，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。
其中，所述第二控制信号为前端级输出的驱动信号。
为了实现上述目的，本发明还提供了一种栅线驱动器，包括：由多个级构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断信号，每一个所述级包括：上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；下拉模块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
其中，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。
其中，所述第二控制信号为前端级输出的驱动信号。
为了实现上述目的，本发明还提供了一种阵列基板，包括基板，形成在所述基板的显示区域的有源阵列和形成在所述基板的一侧的栅线驱动器，所述栅线驱动器包括：由多个级构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断信号，每一个所述级包括：上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；下拉模块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
其中，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。
其中，所述第二控制信号为前端级输出的驱动信号。
为了实现上述目的，本发明还提供了一种液晶显示装置，包括阵列基板和彩膜基板，所述阵列基板包括基板，在所述基板的显示区域形成的有源阵列和在所述基板的一侧形成的栅线驱动器，所述栅线驱动器包括：由多个级构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断信号，每一个所述级包括：上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；下拉模块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
在本发明中，向移位寄存器内输入低压信号，并且使移位寄存器输出驱动信号，从而可以使移位寄存器在低压信号的控制下工作，从而可以防止移位寄存器的薄膜晶体管的栅极门限电压上升的缺陷，从而可以在比较宽泛的温度范围内稳定的工作。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为现有的移位寄存器的级的示意图；
图2为现有的移位寄存器的级的时序图；
图3为本发明的移位寄存器的级的结构示意图；
图4为本发明的移位寄存器的级的时序图；
图5为本发明的栅极驱动器结构示意图；
图6为本发明的信号生成器的结构示意图。
具体实施方式
图3为本发明的移位寄存器的级的结构示意图。如图3所示，移位寄存器的级包括：上拉模块210、下拉模块220、上拉驱动模块230、下拉驱动模块240和转换模块250。
上拉模块210，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号。该上拉模块210包括第十五薄膜晶体管(Thin Firm Transistor，简称为TFT)T15。第十五薄膜晶体管T15的栅极与上拉节点电连接，其源极与高压信号输入端电连接，其漏极与输出端电连接。
上拉驱动模块230，根据从所述输入端输入的信号，驱动所述上拉模块210。从所述输入端输入的信号为STV信号或者前端级的输出端信号。该上拉驱动模块230包括：第一薄膜晶体管T1和电容C。其中，第一薄膜晶体管T1的栅极和源极分别与输入端电连接，其漏极与上拉节点电连接；电容C的一端与所述上拉节点电连接，其另一端与输出节点电连接。
下拉模块220，向所述输出端输出关断信号。该下拉模块220包括第十三薄膜晶体管T13和第十四薄膜晶体管T14。其中，第十三薄膜晶体管T13的栅极与转换模块150电连接，其源极与关断信号输入端电连接，其漏极与输出节点电连接；第十四薄膜晶体管T14的栅极与复位信号输入端电连接，其源极与关断信号输入端电连接，其漏极与输出节点电连接。
下拉驱动模块240，根据从所述复位信号输入端输入的信号，驱动所述下拉模块220。该下拉驱动模块240包括第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第十薄膜晶体管T10。其中，第六薄膜晶体管T6的栅极与第二低压信号输入端电连接，其源极与输入端电连接，其漏极与上拉节点电连接；第七薄膜晶体管T7的栅极与第一低压信号输入端电连接，其源极与上拉节点电连接，其漏极与输出节点电连接；第八薄膜晶体管T8的栅极与第二低压信号输入端电连接，其源极与关断信号输入端电连接，其漏极与输出节点电连接；第十薄膜晶体管T10的栅极复位信号输入端电连接，其源极与关断信号输入端电连接，其漏极与上拉节点电连接。
转换模块250用于驱动第十三薄膜晶体管T13，该转换模块250包括第二薄膜晶体管T2、第三薄膜晶体管T3、第十一薄膜晶体管T11和第十二薄膜晶体管T12。其中，第二薄膜晶体管T2的栅极和源极分别与第一低压信号输入端电连接，其漏极第三薄膜晶体管T3的栅极电连接；第三薄膜晶体管T3的栅极与第二薄膜晶体管T2的漏极电连接，其源极与第一低压信号输入端电连接，其漏极与第十三薄膜晶体管T13的栅极电连接；第十一薄膜晶体管T11的栅极与输出节点电连接，其源极与关断信号输入端电连接，其漏极与第二薄膜晶体管T2的漏极电连接；第十二薄膜晶体管T12的栅极与输出节点电连接，其源极与关断信号输入端电连接，其漏极与第十三薄膜晶体管T13的栅极电连接。
从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号。从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
图4为本发明的移位寄存器的级的时序图。如图4所示，上述级的工作原理如下：
第一阶段，输入端为高电平信号、第二低压信号输入端为高电平信号。其中，向输入端输入的信号为STV信号，或者前端级的输出端信号；向第二低压信号输入端输入的信号为第二低压信号。此时，输入端的高电平信号导通第一薄膜晶体管T1，第二低压信号输入端的高电平信号分别导通第六薄膜晶体管T6和第八薄膜晶体管T8；通过第一薄膜晶体管T1和第六薄膜晶体管T6高电平信号传输到上拉节点，通过第八薄膜晶体管T8关断信号输入端的关断信号传输到输出节点。此时，电容C被充电。
第二阶段，第一低压信号输入端为高电平，高压信号输入端为高电平。向第一低压信号输入端输入第一低压信号，向高压信号输入端输入第一高压信号。此时，在第一阶段中被充电的电容C，在自举效应的作用下，维持上拉节点的电压，使得第十五薄膜晶体管T15维持导通状态。并且，第一高压信号通过第十五薄膜晶体管T15传输到输出端。此时，第一低压信号导通第七薄膜晶体管T7，使得上拉节点的电压传输到第十二薄膜晶体管T12的栅极，并导通第十二薄膜晶体管T12。此时，从关断信号输入端输入的关断信号通过第十二薄膜晶体管T12传输到第十三薄膜晶体管T13的栅极，并关断第十三薄膜晶体管T13，从而有助于第一高压信号传输到输出端。
第三阶段，第二低压信号输入端为高电平，复位信号输入端为高电平。其中，向复位信号输入端输入的信号为后端级的输出端信号。此时，第二低压信号端的高电平信号导通第六薄膜晶体管T6和第八薄膜晶体管T8；复位信号输入端的高电平信号导通第十薄膜晶体管T10和第十四薄膜晶体管T14。此时，通过第十薄膜晶体管T10和第十四薄膜晶体管T14分别向上拉节点和输出节点传输关断信号。
第四阶段，第一低压信号输入端为高电平。此时，第一低压信号通过第二薄膜晶体管T2和第三薄膜晶体管T3，导通第十三薄膜晶体管T13，并且通过第十三薄膜晶体管T13将关断信号传输到输出节点。
第五阶段，第二低压信号输入端为高电平。此时，第二低压信号端的高电平信号导通第六薄膜晶体管T6和第八薄膜晶体管T8，并且通过第八薄膜晶体管T8将关断信号传输到输出节点。
然后，第一阶段重新开始前，第四阶段和第五阶段依次重复。
在本实施例中，向移位寄存器内输入低压信号，并且使移位寄存器输出驱动信号，具体为：向第七薄膜晶体管T7的栅极输入的第一低压信号，以及分别向第六薄膜晶体管T6的栅极和第八薄膜晶体管T8的栅极输入的第二低压信号都是低电压信号，并且向上拉模块输入高电压(30V左右)，使得移位寄存器输出驱动信号，从而可以防止移位寄存器长期在高电压下工作时产生的薄膜晶体管的栅极门限电压上升的缺陷，从而可以在比较宽泛的温度范围内稳定的工作。
图5为本发明的栅极驱动器结构示意图。如图5所示，本发明的栅极驱动器包括由多个级构成的移位寄存器，用于向多个栅线输出驱动信号。另外，本发明的栅极驱动器还包括：第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号。
其中，第一低压信号和第二低压信号是两个相位相反的信号；第一高压信号和第二高压信号是两个相位相反的信号。并且第一低压信号、第二低压信号、第一高压信号和第二高压信号的频率相同。
其中，与奇数行栅线电连接的级的第一低压信号输入端CLK_L输入第一低压信号，第二低压信号输入端CLKB_L输入第二低压信号，高压信号输入端CLK_H输入第一高压信号，关断信号输入端VSS输入关断信号，输入端输入前端级的输出信号。
其中，与偶数行栅线点连接的级的第一低压信号输入端CLK_L输入第二低压信号，第二低压信号输入端CLKB_L输入第一低压信号，高压信号输入端CLK_H输入第二高压信号，关断信号输入端VSS输入关断信号，输入端输入前端级的输出信号。
并且与第一行栅线电连接的级的输入端输入STV信号。
在本实施例中所使用的级与上述实施例中公开的级的结构相同，其工作原理也相同，因此在这里不再赘述。
本实施例，通过使用性能稳定的级提高了移位寄存器整体的性能，从而也提高了栅极驱动器的稳定性。
在本实施例中所说的栅极驱动器可以用于液晶显示装置。当该栅极驱动器用于液晶显示装置时，可以将该栅线驱动器直接形成在阵列基板的一侧，也可以形成在电路板上，并将该电路板与阵列基板连接。
本发明的液晶显示装置包括阵列基板(array substrate)和彩膜基板(colorfilter substrate)，所述阵列基板包括基板，在所述基板的显示区域形成的有源阵列和在所述基板的一侧形成的栅线驱动器。其中，阵列基板和彩膜基板构成面板，并且栅线驱动器与上面所说的栅线驱动器的结构相同，因此在这里不再赘述。
图6为本发明的信号生成器的结构示意图。如图6所示，本发明的信号生成器包括：时序控制器(timing controller)、第一高压逻辑驱动器(HighVoltage TFT-LCD Logic Driver)、第二高压逻辑驱动器。其中，时序控制器生成STV信号、CPV信号和OE信号。此时，在第一高压逻辑驱动器中根据第一DCDC模块生成的信号，将STV信号、CPV信号和OE信号转换为第一低压信号和第二低压信号；在第二高压逻辑驱动器中根据第二DCDC模块生成的信号，将STV信号、CPV信号和OE信号转换为第一高压信号和第二高压信号。
由于生成的各个信号与栅极驱动器的连接关系，已将在上面的实施例中充分公开，因此在这里对该连接关系不进行赘述。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1、一种移位寄存器的级，其特征在于，包括：
上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；
下拉模块，向所述输出端输出关断信号；
上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；
下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；
从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
2、根据权利要求1所述的移位寄存器的级，其特征在于，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。
3、根据权利要求1所述的移位寄存器的级，其特征在于，所述高压信号为前端级输出的驱动信号。
4、一种栅线驱动器，包括：由多个级构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断信号，其特征在于，每一个所述级包括：
上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；
下拉模块，向所述输出端输出关断信号；
上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；
下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；
从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
5、根据权利要求4所述的栅线驱动器，其特征在于，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。
6、根据权利要求4所述的栅线驱动器，其特征在于，所述高压信号为前端级输出的驱动信号。
7、一种阵列基板，包括基板，形成在所述基板的显示区域的有源阵列和形成在所述基板的一侧的栅线驱动器，所述栅线驱动器包括：由多个级构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断信号，
其特征在于，每一个所述级包括：
上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；
下拉模块，向所述输出端输出关断信号；
上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；
下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；
从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
8、根据权利要求7所述的阵列基板，其特征在于，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。
9、根据权利要求7所述的阵列基板，其特征在于，所述高压信号为前端级输出的驱动信号。
10、一种液晶显示装置，包括阵列基板和彩膜基板，所述阵列基板包括基板，在所述基板的显示区域形成的有源阵列和在所述基板的一侧形成的栅线驱动器，所述栅线驱动器包括：由多个级构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断信号，
其特征在于，每一个所述级包括：
上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；
下拉模块，向所述输出端输出关断信号；
上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；
下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；
从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。
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