CN108399884B - 移位寄存电路 - Google Patents

Abstract

本发明提供一种移位寄存电路。第n级移位寄存器具有输入单元、上拉单元、下拉控制单元、及下拉单元。输入单元依据第(n‑i)级扫描信号控制第一节点电压。上拉单元依据第一时钟信号输出第n级扫描信号至输出端。下拉控制单元依据第二时钟信号产生下拉控制信号。下拉单元依据下拉控制信号调整输出端电压。上拉单元包括耦接在第一节点与第二节点之间的电压耦合单元、及第一晶体管，其控制端耦接第(n‑j)级的第一节点、第一端接收第一时钟信号、第二端耦接第二节点。下拉单元包括第二晶体管，其第一端耦接第二节点、第二端耦接参考电压、控制端接收下拉控制信号。

Description

移位寄存电路

技术领域

本发明涉及一种显示驱动电路，且特别涉及一种使用移位寄存器的显示驱动电路。

背景技术

用于显示面板的显示驱动电路包括栅极驱动电路(gate driver)，栅极驱动电路可利用多个移位寄存器依序地输出多个扫描信号，扫描信号分别传送至显示面板的多个栅极线以驱动面板的像素阵列。随着显示面板的图像解析度日渐提升以及画面更新率(framerate)的增加，如何设计适合的移位寄存器乃目前业界致力课题之一。

发明内容

本发明涉及一种移位寄存电路，可以有效减少输出扫描信号的下降时间。

根据本发明的一方面，提出一种移位寄存电路，包括多级移位寄存器，其中的第n级移位寄存器包括：输入单元、上拉单元、下拉控制单元、及下拉单元。输入单元依据第(n-i)级扫描信号控制第一节点的电压电平。上拉单元耦接在第一节点与输出端之间，依据第一时钟信号输出第n级扫描信号至输出端。下拉控制单元耦接第一节点，依据第二时钟信号产生下拉控制信号。下拉单元耦接第一节点，依据下拉控制信号将输出端的电压电平调整至第一参考电压。上拉单元包括：第一晶体管及电压耦合单元。第一晶体管的控制端耦接第(n-j)级的第一节点，第一晶体管的第一端用以接收第一时钟信号，第一晶体管的第二端耦接一第二节点。电压耦合单元耦接在第一节点与第二节点之间。下拉单元包括第二晶体管，第二晶体管的第一端耦接第二节点，第二晶体管的第二端耦接至第一参考电压，第二晶体管的控制端用以接收下拉控制信号。其中n，i，j皆为正整数。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1绘示依照本发明第一实施例的移位寄存电路示意图。

图2绘示依照本发明第一实施例的第n级移位寄存器示意图。

图3绘示依照本发明第一实施例的上拉单元示意图。

图4绘示依照本发明第一实施例的下拉单元示意图。

图5绘示对应于图2电路的信号时序图。

图6绘示依照本发明第一实施例包含重置单元的第n级移位寄存器示意图。

图7绘示依照本发明第一实施例单向扫描的第n级移位寄存器电路图。

图8绘示依照本发明第一实施例双向扫描的第n级移位寄存器电路图。

图9绘示对应于图8电路在反向扫描操作时的信号时序图。

【符号说明】

1：移位寄存电路

101：输入单元

102、102′：上拉单元

103：下拉控制单元

104、104′：下拉单元

105：电压耦合单元

106：重置单元

A(n)：下拉控制信号

D2U：反向扫描控制信号

G(1)、G(2)、G(3)、G(4)、G(n-i)、G(n)、G(n-2)、G(n-1)、G(n+2)：输出端

HC1、HC2、HC3、HC4：时钟信号

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15：晶体管

Q(n)、Q(n-j)、Q(n-1)：第一节点

R1：电阻

RST：重置信号

SR(1)、SR(2)、SR(3)、SR(4)、SR(n)：移位寄存器

ST(n)：第二节点

t1、t2、t3、t4、t5、t6、t7、t8：时间点

U2D：顺向扫描控制信号

VGH：第二参考电压

VGL：第一参考电压

具体实施方式

以下将以附图及详细叙述清楚说明本揭示内容的精神，本领域技术人员在了解本揭示内容的实施例后，当可由本揭示内容所教示的技术，加以改变及修饰，其并不脱离本揭示内容的精神与范围。

关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅为了区别以相同技术用语描述的元件或操作。

关于本文中所使用的“电性耦接”，可指二或多个元件相互直接作物理或电性接触，或是相互间接作物理或电性接触，而“电性耦接”还可指二或多个元件相互操作或动作。

关于本文中所使用的“包含”、“包含”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。

关于本文中所使用的“和/或”，包含所述事物的任一或全部组合。

关于本文中所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。某些用以描述本公开的用词将在下或在此说明书的别处讨论，以提供本领域技术人员在有关本公开的描述上额外的引导。

图1绘示依照本发明第一实施例的移位寄存电路1示意图。移位寄存电路1包括多级移位寄存器SR(1)、SR(2)、SR(3)、SR(4)等等，图1虽绘示四级移位寄存器，然而应当理解移位寄存电路1包括的移位寄存器数量不仅限于四级，其数量可以相关于显示面板的栅极线数量。多个移位寄存器SR(1)～SR(4)依序串接，在各自的输出端G(1)～G(4)分别输出扫描信号传送至显示面板的栅极线。

图1为表示多个移位寄存器彼此连接的简化示意图，移位寄存器之间的信号传输不仅限于图1的方式。以顺向扫描(forward scanning)为例，移位寄存器SR(2)可以接收来自移位寄存器SR(1)的信号，例如是输出端G(1)的扫描信号或是移位寄存器SR(1)内部的其他信号，据以使移位寄存器SR(2)产生输出端G(2)的扫描信号。而移位寄存器SR(3)可以接收来自移位寄存器SR(1)和/或移位寄存器SR(2)的信号，据以产生输出端G(3)的扫描信号。亦即，各个移位寄存器所接收的信号不仅限于来自在前一级移位寄存器，也可以来自前两级的移位寄存器。以反向扫描(reverse scanning)为例，移位寄存器SR(1)可以接收来自移位寄存器SR(2)和/或移位寄存器SR(3)的信号，据以产生输出端G(1)的扫描信号。本发明并不以此为限。

此外，各个移位寄存器SR(1)～SR(4)可以接收相同或不同的时钟信号。举例而言，若是在移位寄存电路1使用两种相位的第一时钟信号与第二时钟信号，且第一时钟信号与第二时钟信号具有相位差(phase offset)，则移位寄存器SR(1)与SR(3)可依据第一时钟信号产生输出端G(1)与G(3)的扫描信号，移位寄存器SR(2)与SR(4)可依据第二时钟信号产生输出端G(2)与G(4)的扫描信号。若是使用四种相位(multi-phase)的时钟信号，第一时钟信号、第二时钟信号、第三时钟信号、与第四时钟信号彼此之间具有相位差，则移位寄存器SR(1)可依据第一时钟信号产生输出端G(1)的扫描信号，移位寄存器SR(2)可依据第二时钟信号产生输出端G(2)的扫描信号，移位寄存器SR(3)可依据第三时钟信号产生输出端G(3)的扫描信号，移位寄存器SR(4)可依据第四时钟信号产生输出端G(4)的扫描信号。当移位寄存电路1串接更多级的移位寄存器时，其余移位寄存器的操作可根据上述内容以此类推，在此不再重复赘述。

请参考图2，图2绘示依照本发明第一实施例的第n级移位寄存器示意图。第n级移位寄存器SR(n)包括：输入单元101、上拉单元102、下拉控制单元103、及下拉单元104。输入单元101可耦接至第(n-i)级移位寄存器的输出端G(n-i)，依据第(n-i)级扫描信号控制第一节点Q(n)的电压电平，i为正整数。例如当i＝1时，输入单元101接收第(n-1)级移位寄存器SR(n-1)输出端G(n-1)提供的第(n-1)级扫描信号；当i＝2时，输入单元101接收第(n-2)级移位寄存器SR(n-2)输出端G(n-2)提供的第(n-2)级扫描信号。上拉单元102耦接在第一节点Q(n)与输出端G(n)之间，上拉单元102依据时钟信号HC1输出第n级扫描信号至输出端G(n)。下拉控制单元103耦接第一节点Q(n)，下拉控制单元103依据时钟信号HC3产生下拉控制信号A(n)。下拉单元104耦接第一节点Q(n)，下拉单元104依据下拉控制信号A(n)将输出端G(n)的电压电平调整至第一参考电压VGL，例如为低参考电压。其中时钟信号HC1与时钟信号HC3之间的相位差例如为180度。其中n为正整数。

移位寄存器SR(n)内第一节点Q(n)的电压电平相关于移位寄存器SR(n)的操作模式，例如当第一节点Q(n)为低电压电平时，移位寄存器SR(n)为非操作状态，输出端G(n)维持低电压电平；当第一节点Q(n)为高电压电平时，即表示要驱动对应的栅极线，移位寄存器SR(n)为操作状态，输出端G(n)会提供高电压电平的扫描信号。

上拉单元102可使得输出端G(n)的电压电平上升，下拉单元104可使得输出端G(n)的电压电平下降。上拉单元102包括晶体管M1及电压耦合单元105。晶体管M1的控制端耦接第(n-j)级的第一节点Q(n-j)，其中j为正整数。举例而言，第(n-j)级移位寄存器SR(n-j)与第n级移位寄存器SR(n)具有相同的结构，在第(n-j)级移位寄存器SR(n-j)内部同样具有第一节点Q(n-j)，位置即如同图2所示第n级移位寄存器SR(n)内部第一节点Q(n)的位置。第n级移位寄存器SR(n)的晶体管M1，其控制端耦接第(n-j)级移位寄存器SR(n-j)的第一节点Q(n-j)。晶体管M1的第一端用以接收时钟信号HC1，晶体管M1的第二端耦接第二节点ST(n)。电压耦合单元105耦接在第一节点Q(n)与第二节点ST(n)之间，电压耦合单元105可以例如是电容。

下拉单元104耦接第一节点Q(n)、第二节点ST(n)、及输出端G(n)。下拉单元104包括晶体管M2，晶体管M2的第一端耦接第二节点ST(n)，晶体管M2的第二端耦接至第一参考电压VGL，晶体管M2的控制端用以接收下拉控制信号A(n)。在图2所示的实施例中，晶体管皆是使用n型薄膜晶体管(n-type thin-film transistor，以下简称N型晶体管)作为例子，然而应当理解图中所示的晶体管也可使用其他类型的晶体管取代，而驱动波型也应该作适应性改变。本说明书以下将使用N型晶体管作为范例，以维持说明一致并且易于理解。

图3绘示依照本发明第一实施例的上拉单元示意图。在本发明公开的一实施例，上拉单元102包括晶体管M3，晶体管M3的控制端耦接第一节点Q(n)，晶体管M3的第一端用以接收第一时钟信号HC1，晶体管M3的第二端耦接输出端G(n)用以输出第n级扫描信号。如图3所示，晶体管M3可作为输出端G(n)的上拉晶体管使用。当第一节点Q(n)为高电压电平时，晶体管M3导通，晶体管M3可藉由时钟信号HC1的时序，将输出端G(n)的电压电平拉高至接近于时钟信号HC1的高电压电平用以输出第n级扫描信号。需说明的是，图3所示仅为一种上拉单元102的实施例，晶体管M3也可取代为多个晶体管的组合，本发明并不以此为限。

图4绘示依照本发明第一实施例的下拉单元示意图。在本发明公开的一实施例，下拉单元104具有晶体管M4及晶体管M5，其中每个晶体管均具有第一端、第二端、及控制端。晶体管M2、晶体管M4、晶体管M5的控制端皆耦接于下拉控制信号A(n)，晶体管M5的第一端耦接在第一节点Q(n)以作为第一节点Q(n)的下拉晶体管，晶体管M2的第一端耦接在第二节点ST(n)以作为第二节点ST(n)的下拉晶体管，晶体管M4的第一端耦接于输出端G(n)以作为输出端G(n)的下拉晶体管。图4所示仅为一种下拉单元104的实施例，各个节点的下拉晶体管也可取代为多个晶体管的组合，本发明并不以此为限。

以下将说明第n级移位寄存器SR(n)的操作模式，请参考图5，图5绘示对应于图2电路的信号时序图，其中上拉单元102可参考图3、下拉单元104可参考图4，在此例中使用四种相位的时钟信号HC1、HC2、HC3、HC4，彼此之间具有的相位差为90度。第一节点Q(n)的电压电平提升(从时间点t3到时间点t6)可以区分为三个阶段，以下对于各阶段分别描述。在以下的范例中，使用i＝2以及j＝1作为范例说明，然而本发明并不限于此，在不同实施例中也可选择耦接至不同的前级移位寄存器。

在第一阶段：时间点t3到时间点t5，第一节点Q(n)电压是由输入单元101依据第(n-2)级移位寄存器输出端G(n-2)提供的第(n-2)级扫描信号而提升。输出端G(n-2)的扫描信号在时间点t3电压上升，使得第一节点Q(n)在时间点t3电压上升。

在第二阶段：时间点t5到时间点t6，时钟信号HC1在时间点t5时上升到高电压电平，此时第(n-1)级的第一节点Q(n-1)仍为高电压，晶体管M1为导通，时钟信号HC1会传送到第二节点ST(n)。经由电压耦合单元105的耦合效应，以及晶体管M3的耦合效应，在时间点t5时电压上升的时钟信号HC1，会使得第一节点Q(n)的电压更进一步上升。如图5所示，第一节点Q(n)在第二阶段的电压比在第一阶段的电压更高。

在第三阶段：时间点t6到时间点t7，由于时钟信号HC1电压下降且第(n-1)级的第一节点Q(n-1)电压下降，此时第一节点Q(n)的电压会低于第二阶段。然而，第一节点Q(n)在第三阶段的电压会高于第一阶段的电压，详细说明如下。

请先观察第(n-1)级的第一节点Q(n-1)电压变化，在时间点t5时，时钟信号HC1电压上升，经由如图3所示晶体管M1的耦合效应，可以稍微提高第(n-1)级的第一节点Q(n-1)的电压。同样的，在第(n+1)级移位寄存器SR(n+1)内，时钟信号HC2在时间点t6的电压上升，经由第(n+1)级移位寄存器SR(n+1)内部的晶体管M1的耦合效应，可以稍微提高第n级的第一节点Q(n)的电压。

如上所述，藉由晶体管M1，可以使得第一节点Q(n)在第三阶段的电压电平提高，如此即提高了晶体管M3栅极到源极的电压差，等效减小了晶体管M3的电阻值，可以使得流经晶体管M3的电流变大。此时晶体管M4将输出端G(n)的电压电平往下拉至第一参考电压VGL，由于电流变大，放电速度变快，而可以减少输出端G(n)扫描信号的下降时间(fall time)，能够实现更快速的操作。亦即，第一节点Q(n)第三阶段的电压可对应到输出端G(n)电压下降的速度，藉由提升第一节点Q(n)第三阶段的电压，能够提升电路的操作速度。

在时间点t7时，时钟信号HC3电压上升，下拉控制单元103产生的下拉控制信号A(n)电压随之上升，启动下拉单元104操作，可通过晶体管M5将第一节点Q(n)电压往下拉。晶体管M2可提供稳压作用，在移位寄存器SR(n)非操作时段，亦即第一节点Q(n)维持低电压电平时，通过晶体管M2路径对第二节点ST(n)放电，可使得第二节点ST(n)稳定维持在低电压电平，清空电压耦合单元105存储的电荷。

以下更说明移位寄存器SR(n)的多个实施例。图6绘示依照本发明第一实施例包含重置单元的第n级移位寄存器示意图。相较于图2，图6所示实施例还包括重置单元106，重置单元106可依据重置信号RST调整下拉控制信号A(n)的电压电平，当进行重置时(例如重置信号RST为高电压电平)，可使得下拉控制信号A(n)为高电压电平，如图4所示，晶体管M5、M2、M4分别下拉第一节点Q(n)、第二节点ST(n)、输出端G(n)的电压电平。其中重置单元106包含晶体管M9，晶体管M9的第一端耦接于晶体管M9的控制端，用以接收重置信号RST，晶体管M9的第二端耦接于下拉控制单元103的输出端，以调整下拉控制信号A(n)的电压电平。

图7绘示依照本发明第一实施例单向扫描的第n级移位寄存器电路图，图7绘示如图6各个单元的一种范例电路实作方式，此范例中i＝2，j＝1，然而本发明并不仅限于此数值。

在本发明公开的一实施例，移位寄存器SR(n)还可包括晶体管M8，晶体管M8的第一端耦接输入单元101，晶体管M8的第二端耦接第一节点Q(n)，晶体管M8的控制端耦接第二参考电压VGH，例如为高参考电压。由于晶体管M8的控制端是接到直流的第二参考电压VGH，因此可视为一个维持导通的开关元件，晶体管M8的第一端及第二端可视为具有实质相等的电压电平，故晶体管M8为可选择性设置，在前述图2及图6实施例中即未包含晶体管M8。晶体管M8的作用在于使得输入单元101所看到的移位寄存器SR(n)的电路负载(RC loading)不会太大。

移位寄存器SR(n)还可包括晶体管M7，晶体管M7的第一端耦接输入单元101，晶体管M7的第二端耦接输出端G(n)，晶体管M7的控制端耦接输出端G(n)。由于晶体管即使在关闭时仍可能存在漏电电流，为了避免第一节点Q(n)的电压经由晶体管M8及晶体管M5组成的路径漏电，因此设置耦接至输出端G(n)的晶体管M7，可以达到防止漏电的效果。晶体管M7亦为可选择性设置，在前述图2及图6实施例中即未包含晶体管M7。

输入单元101包括晶体管M12，当第(n-2)级扫描信号为高电压电平时晶体管M12导通，提升第一节点Q(n)的电压电平。重置单元106包括晶体管M9，晶体管M9为二极管连接形式(diode-connected)的晶体管，当重置信号RST为高电压电平时，提升下拉控制信号A(n)的电压电平。

下拉控制单元103包括晶体管M10、晶体管M11、及电阻R1，晶体管M10的控制端耦接时钟信号HC3，晶体管M11的控制端耦接第一节点Q(n)。当移位寄存器SR(n)在操作阶段时，即第一节点Q(n)为高电压电平时，下拉控制信号A(n)为低电压电平，藉由设置电阻R1可以确保下拉控制信号A(n)的电压电平足够低，电阻R1为可选择性设置。当时钟信号HC3电压上升时，晶体管M10导通，则可使得下拉控制信号A(n)的电压上升，进而启动下拉单元104对多个节点下拉电压。

在本发明公开的一实施例，上拉单元102内的电压耦合单元105可以是以晶体管M6形成的等效电容，晶体管M6的控制端耦接第一节点Q(n)，晶体管M6的第一端及第二端皆耦接第二节点ST(n)，因此晶体管M6的作用相当于电容。

在本发明公开的一实施例，下拉单元104除了如图4所示的晶体管M5、M2、M4，还包括晶体管M13。晶体管M13的控制端用以接收第(n+2)级扫描信号，晶体管M13的第一端耦接至输出端G(n)，晶体管M13的第二端耦接至第一参考电压VGL。此处使用例子为i＝2，i也可以是其他正整数，则晶体管M12的控制端用以接收第(n-i)级扫描信号，晶体管M13的控制端用以接收第(n+i)级扫描信号。通过晶体管M13与晶体管M4耦接在第一参考电压VGL与输出端G(n)之间，可以增加对于输出端G(n)的下拉强度，下拉单元104受控于下拉控制信号A(n)以及后级扫描信号G(n+i)，晶体管M13为可选择性设置。

在本发明公开的一实施例，显示面板的栅极驱动电路可支持双向扫描功能，例如可从面板上方依序扫描至面板下方的顺向扫描，也可从面板下方依序扫描至面板上方的反向扫描。请参考图8，图8绘示依照本发明第一实施例双向扫描的第n级移位寄存器电路图。与图7所示的实施例的差异包括输入单元101以及上拉单元102。

在图8所示的实施例中，输入单元101包括晶体管M12与晶体管M14，晶体管M12的控制端接收第(n-2)级扫描信号，晶体管M14的控制端接收第(n+2)级扫描信号。此处使用例子为i＝2，i也可以是其他正整数，输入单元101依据第(n-i)级扫描信号、第(n+i)级扫描信号、顺向扫描控制信号U2D、及反向扫描控制信号D2U，调整第一节点Q(n)的电压电平，其中顺向扫描控制信号U2D及反向扫描控制信号D2U可以是两个相位互补的信号，也可以为两个电压电平相反的信号，本发明不以此为限。

与图7相比，图8实施例所示上拉单元102′还包括晶体管M15，晶体管M15的控制端耦接第(n+j)级的第一节点(图8使用的例子为j＝1)，晶体管M15的第一端用以接收第一时钟信号HC1，晶体管M15的第二端耦接第二节点ST(n)。

当显示面板执行顺向扫描时(从上往下)，顺向扫描控制信号U2D为高电压电平，反向扫描控制信号D2U为低电压电平，时钟信号HC1可通过晶体管M1提高前级移位寄存器SR(n-1)的第一节点Q(n-1)在第三阶段的电压电平；当显示面板执行反向扫描时(从下往上)，顺向扫描控制信号U2D为低电压电平，反向扫描控制信号D2U为高电压电平，时钟信号HC1可通过晶体管M15提高前级移位寄存器SR(n+1)的第一节点Q(n+1)在第三阶段的电压电平。

图9绘示对应于图8电路于反向扫描操作时的信号时序图。操作原理类似于图5所叙述，仅是改变为由下往上扫描。第一节点Q(n)的电压电平提升同样可区分为三个阶段。第一阶段：时间点t3到时间点t5，第一节点Q(n)电压是由输入单元101依据第(n+2)级移位寄存器输出端G(n+2)提供的第(n+2)级扫描信号而提升。第二阶段：时间点t5到时间点t6，在时间点t5时电压上升的时钟信号HC1，会使得第一节点Q(n)的电压更进一步上升。第三阶段：时间点t6到时间点t7，时钟信号HC2在时间点t6的电压上升，经由第(n-1)级移位寄存器SR(n-1)内部的晶体管M15的耦合效应，可以提高第n级的第一节点Q(n)在第三阶段的电压。

根据本发明实施例所提出的移位寄存电路，藉由于上拉单元与下拉单元设置适当的晶体管，可以使得移位寄存器内第一节点在第三阶段的电压电平提高，而能够缩短移位寄存器输出端扫描信号的下降沿的下降时间(falling time)，提高电路操作速度，故能适用于多种高速应用，例如游戏应用、高解析度、高画面更新率的显示面板。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (11)

1.一种移位寄存电路，包括多级移位寄存器，该多级移位寄存器其中的第n级移位寄存器包括：

输入单元，依据第(n-i)级扫描信号控制第一节点的电压电平；

上拉单元，耦接于该第一节点与输出端之间，依据第一时钟信号输出第n级扫描信号至该输出端；

下拉控制单元，耦接该第一节点，依据该第一节点的电压电平与第二时钟信号产生下拉控制信号；以及

下拉单元，耦接该第一节点，依据该下拉控制信号将该输出端的电压电平和该第一节点的电压电平调整至第一参考电压；

其中该上拉单元包括：

第一晶体管，该第一晶体管的控制端耦接第(n-j)级的第一节点，该第一晶体管的第一端用以接收该第一时钟信号，该第一晶体管的第二端耦接第二节点；以及

电压耦合单元，耦接于该第一节点与该第二节点之间；

其中该下拉单元包括：

第二晶体管，该第二晶体管的第一端耦接该第二节点，该第二晶体管的第二端耦接至该第一参考电压，该第二晶体管的控制端用以接收该下拉控制信号；

其中n，i，j皆为正整数。

2.如权利要求1所述的移位寄存电路，其中该第n级移位寄存器的该上拉单元还包括：

第三晶体管，该第三晶体管的控制端耦接该第一节点，该第三晶体管的第一端用以接收该第一时钟信号，该第三晶体管的第二端耦接该输出端用以输出该第n级扫描信号。

3.如权利要求1所述的移位寄存电路，其中该第n级移位寄存器的该下拉单元还包括：

第四晶体管，该第四晶体管的控制端用以接收第(n+i)级扫描信号，该第四晶体管的第一端耦接至该输出端，该第四晶体管的第二端耦接至该第一参考电压。

4.如权利要求1所述的移位寄存电路，其中该第n级移位寄存器的该上拉单元还包括：

第五晶体管，该第五晶体管的控制端耦接第(n+j)级的第一节点，该第五晶体管的第一端用以接收该第一时钟信号，该第五晶体管的第二端耦接该第二节点。

5.如权利要求4所述的移位寄存电路，其中该第n级移位寄存器的该输入单元依据该第(n-i)级扫描信号、第(n+i)级扫描信号、顺向扫描控制信号、及反向扫描控制信号，调整该第一节点的电压电平，其中该顺向扫描控制信号及该反向扫描控制信号的相位互补。

6.如权利要求1所述的移位寄存电路，其中该电压耦合单元包括第六晶体管，该第六晶体管的控制端耦接该第一节点，该第六晶体管的第一端及第二端皆耦接该第二节点。

7.如权利要求1所述的移位寄存电路，其中该第n级移位寄存器还包括：

重置单元，依据重置信号调整该下拉控制信号的电压电平。

8.如权利要求1所述的移位寄存电路，其中该第n级移位寄存器还包括：

第七晶体管，该第七晶体管的第一端耦接该输入单元，该第七晶体管的第二端耦接该输出端，该第七晶体管的控制端耦接该输出端。

9.如权利要求1所述的移位寄存电路，其中该第n级移位寄存器还包括：

第八晶体管，该第八晶体管的第一端耦接该输入单元，该第八晶体管的第二端耦接该第一节点，该第八晶体管的控制端耦接第二参考电压。

10.如权利要求1所述的移位寄存电路，其中i＝2，j＝1。

11.如权利要求1所述的移位寄存电路，其中该下拉单元耦接该第一节点、该第二节点、及该输出端。

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