CN210692046U - 移位寄存器、栅极驱动电路以及显示装置 - Google Patents

移位寄存器、栅极驱动电路以及显示装置 Download PDF

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Abstract

本实用新型提供一种移位寄存器、栅极驱动电路以及显示装置，涉及显示技术领域，能够提高显示装置的分辨率。其中移位寄存器包括第一输入子电路、第二输入子电路、第一输出子电路、第二输出子电路和控制子电路。第一输入子电路配置为在输入信号端和第一电压信号端的控制下，将第一时钟信号端提供的第一时钟信号传输至第一输出子电路。第二输入子电路配置为在第一时钟信号的控制下，将输入信号端提供的输入信号传输至第二输出子电路。第一输出子电路配置为在第一输入子电路的控制下，将第二电压信号端提供的第二电压信号传输至第一输出信号端。第二输出子电路配置为在第二输入子电路的控制下，将第一电压信号端提供的第一电压信号传输至第一输出信号端。

Description

移位寄存器、栅极驱动电路以及显示装置
技术领域
本实用新型涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路以及显示装置。
背景技术
GOA(Gate Driver On Array，阵列基板行驱动)电路是一种用于对栅极信号线(Gate线)进行逐行扫描驱动的一项技术。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，可以降低显示面板的生产成本和制作工艺的难度。利用GOA技术集成在阵列基板上的栅极驱动电路也称为移位寄存器。
实用新型内容
本实用新型的实施例提供一种移位寄存器、栅极驱动电路以及显示装置，能够提高显示装置的分辨率。
为达到上述目的，本实用新型的实施例采用如下技术方案：
一方面，提供一种移位寄存器，所述移位寄存器包括第一输入子电路、第二输入子电路、第一输出子电路、第二输出子电路和控制子电路。
所述第一输入子电路与输入信号端、第一电压信号端、第一时钟信号端和第一输出子电路电连接；所述第一输入子电路配置为在所述输入信号端和所述第一电压信号端的控制下，将所述第一时钟信号端提供的第一时钟信号传输至所述第一输出子电路。
所述第二输入子电路与所述输入信号端、所述第一时钟信号端和所述第二输出子电路电连接；所述第二输入子电路配置为在所述第一时钟信号的控制下，将所述输入信号端提供的输入信号传输至所述第二输出子电路。
所述第一输出子电路与第二电压信号端和第一输出信号端电连接；所述第一输出子电路配置为在所述第一输入子电路的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第一输出信号端。
所述第二输出子电路与所述第一电压信号端和所述第一输出信号端电连接；所述第二输出子电路配置为在所述第二输入子电路的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第一输出信号端；其中，所述第一电压信号和所述第二电压信号不同。
所述控制子电路与所述第一电压信号端、所述第二输入子电路、所述第一输出子电路电连接；所述控制子电路配置为在所述第二输入子电路的控制下，将所述第一电压信号端提供的第一电压信号传输至第一输出子电路。
可选的，所述移位寄存器还包括第一反转子电路和第二反转子电路。
所述第一反转子电路与所述第一输出信号端、所述第一电压信号端和第二输出信号端电连接；所述第一反转子电路配置为，在所述第一输出信号端的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第二输出信号端。
所述第二反转子电路与所述第一输出信号端、所述第二电压信号端、第二时钟信号端和所述第二输出信号端电连接；所述第二反转子电路配置为，在所述第一输出信号端、所述第二时钟信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。
可选的，所述第一输入子电路包括第一晶体管、第二晶体管和第一电容。
所述第一晶体管的栅极与所述输入信号端电连接，所述第一晶体管的第一极与所述第一电压信号端电连接，所述第一晶体管的第二极与所述第二晶体管的栅极电连接。
所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一输出子电路电连接。
所述第二输入子电路包括第三晶体管，所述第三晶体管的栅极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述输入信号端电连接，所述第三晶体管的第二极与所述第二输出子电路电连接。
所述第一电容的一端与所述第二晶体管的第一极电连接，另一端与所述第二晶体管的栅极电连接。
可选的，所述第一输出子电路包括第四晶体管和第二电容。
所述第四晶体管的栅极与所述第一输入子电路电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述第一输出信号端电连接。
所述第二电容的一端与所述第四晶体管的栅极电连接，另一端与所述第四晶体管的第一极电连接。
所述第二输出子电路包括第五晶体管和第三电容；所述第五晶体管的栅极与所述第二输入子电路电连接，所述第五晶体管的第一极与所述第一电压信号端电连接，所述第五晶体管的第二极与所述第一输出信号端电连接。
所述第三电容的一端与所述第五晶体管的栅极电连接，另一端与所述第五晶体管的第二极电连接。
可选的，所述第一输出子电路还包括第六晶体管，所述第六晶体管的栅极和第二极与所述第一输出信号端电连接，所述第六晶体管的第一极与所述第二电压信号端电连接。
可选的，所述第二输出子电路还包括第七晶体管，所述第七晶体管的栅极与所述第二电压信号端电连接，所述第七晶体管的第一极与所述第二输入子电路电连接，所述第七晶体管的第二极与第五晶体管的栅极电连接。
可选的，所述控制子电路包括第八晶体管。
所述第八晶体管的栅极与所述第二输入子电路电连接，所述第八晶体管的第一极与所述第一电压信号端电连接，所述第八晶体管的第二极与所述第一输出子电路电连接。
可选的，所述第一反转子电路包括第九晶体管。
所述第九晶体管的栅极与所述第一输出信号端电连接，所述第九晶体管的第一极与所述第一电压信号端电连接，所述第九晶体管的第二极与所述第二输出信号端电连接。
所述第二反转子电路包括第十晶体管、第十一晶体管、第十二晶体管和第四电容。
所述第十晶体管的栅极与所述第一输出信号端电连接，所述第十晶体管的第一极与所述第一电压信号端电连接，所述第十晶体管的第二极与所述第十一晶体管的第二极电连接。
所述第十一晶体管的栅极与所述第二时钟信号端电连接，所述第十一晶体管的第一极与所述第二电压信号端电连接。
所述第十二晶体管的栅极与所述第十一晶体管的第二极电连接，所述第十二晶体管的第一极与所述第二电压信号端电连接，所述第十二晶体管的第二极与所述第九晶体管的第二极电连接。
所述第四电容的一端与所述第十二晶体管的栅极电连接，另一端与所述第十二晶体管的第二极电连接。
另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的移位寄存器。
所述栅极驱动电路的多个级联的移位寄存器中，第一级移位寄存器的输入信号端连接起始信号端。
除了第一级移位寄存器以外，其余移位寄存器的输入信号端连接上一级移位寄存器的第二输出信号端。
又一方面，提供一种显示装置，包括显示面板，所述显示面板中包括如上所述的栅极驱动电路。
本实用新型实施例提供了一种移位寄存器、栅极驱动电路以及显示装置。其中的该移位寄存器包括第一输入子电路、第二输入子电路、第一输出子电路、第二输出子电路和控制子电路，可以向6T1C型的像素驱动电路提供其所需的第一扫描信号gate1和第二扫描信号gate2。而现有的7T1C型的像素驱动电路所使用的移位寄存器并不能适用于本申请中的6T1C型的像素驱动电路，所以本申请提出了一种可以适用于6T1C型的像素驱动电路的移位寄存器，而该6T1C型的像素驱动电路相对于7T1C型的像素驱动电路的尺寸更小，相应的与该6T1C型的像素驱动电路对应的亚像素P的尺寸也可以做的更小，从而可以提高显示装置的分辨率。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本实用新型实施例提供的一种显示面板的俯视结构示意图；
图1b为本实用新型实施例提供的一种像素驱动电路的结构示意图；
图2为本实用新型实施例提供的一种像素驱动电路的时序图；
图3为本实用新型实施例提供的一种移位寄存器的结构示意图；
图4为本实用新型实施例提供的另一种移位寄存器的结构示意图；
图5为本实用新型实施例提供的另一种移位寄存器的结构示意图；
图6为本实用新型实施例提供的一种移位寄存器的时序图；
图7为本实用新型实施例提供的另一种移位寄存器的结构示意图；
图8a-图8b为本实用新型实施例提供的另一种移位寄存器的结构示意图；
图9a-图9d为本实用新型实施例提供的另一种移位寄存器的结构示意图；
图10为本实用新型实施例提供的一种多个移位寄存器级联的结构示意图；
图11为本实用新型实施例提供的一种多个移位寄存器与多行亚像素连接的结构示意图。
附图标记：
1-移位寄存器；10-第一输入子电路；11-第二输入子电路；12-第一输出子电路；13-第二输出子电路；14-控制子电路；15-第一反转子电路；16-第二反转子电路；Input-输入信号端；Init-初始信号端；VGH-第一电压信号端；VGL-第二电压信号端；CK1-第一时钟信号端；CK2-第二时钟信号端；Out1-第一输出信号端；Out2-第二输出信号端；2-显示面板；20-像素驱动电路；D-发光器件；P-亚像素。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
有机发光二极管(Organic Light Emitting Diode，OLED)显示装置、微型发光二极管(Micro Light Emitting Diode，Micro LED)显示装置以及迷你发光二极管(MiniLight Emitting Diode，Mini LED)显示装置，因具有体积小、功耗低、显示效果好、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
本实用新型的实施例提供一种显示装置，该显示装置至少包括显示面板。如图1a所示，该显示面板包括多个亚像素P，在每个亚像素P中均设置有像素驱动电路20和与该像素驱动电路20连接的待驱动元件D。其中，待驱动元件D为电流驱动型的发光器件，进一步地，发光器件可以为电流型发光二极管，例如，微型发光二极管、迷你发光二极管、有机电致发光二极管或量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)。
如图1b所示，上述的像素驱动电路20的结构例如为6T1C型的像素驱动电路。在该像素驱动电路20中，包括驱动晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6和电容C。其中，驱动晶体管M1的栅极与节点N电连接，驱动晶体管M1的第一极与晶体管M5的第二极电连接，驱动晶体管M1的第二极与晶体管M3的第一极以及晶体管M6的第一极电连接。晶体管M2的栅极与第二扫描信号端Gate2电连接，晶体管M2的第一极与数据信号端Data电连接，晶体管M2的第二极与驱动晶体管M1的第一极电连接。晶体管M3的栅极与第一扫描信号端Gate1电连接，晶体管M3的第二极与节点N点连接。晶体管M4的栅极与第一扫描信号端Gate1电连接，晶体管M4的第一极与复位信号端Vinit电连接，晶体管M4的第二极与发光器件D的阳极电连接。晶体管M5的栅极与第一使能信号端EM1电连接，晶体管M5的第一极与电源电压信号端VDD电连接。晶体管M6的栅极与第二使能信号端EM2电连接，晶体管M6的第二极与发光器件D的阳极电连接。电容C的一端与电源电压信号端VDD电连接，另一端与节点N电连接。
示例的，晶体管M3和晶体管M4例如为N型晶体管，驱动晶体管M1、晶体管M2、晶体管M5、晶体管M6例如为P型晶体管。
结合图1b和图2，在S1阶段，第一扫描信号端Gata1提供的第一扫描信号gata1为高电平，晶体管M3和晶体管M4开启，其中，晶体管M3的开启是为下一阶段做准备，晶体管M4用于对发光器件D的阳极进行复位；在S2阶段，第二扫描信号端Gata2提供的第二扫描信号gata2为低电平，晶体管M2开启，数据信号端Data提供的数据信号以及驱动晶体管M1的阈值电压被写入节点N，以及对电容C进行充电，从而实现了对驱动晶体管M1的阈值电压的补偿。在S3阶段，晶体管M3关闭，数据信号端Data继续向驱动晶体管的第一极传输数据信号。在第S4阶段，第一使能信号端EM1为低电平，晶体管M5开启，电源电压信号传输至驱动晶体管M1。在S5阶段，第二使能信号端EM2提供的第二使能信号为低电平，晶体管M6开启，使得驱动晶体管M1与发光器件D电连接，发光器件D开始发光。
在上述驱动发光器件D发光的过程中，需要向像素驱动电路20中的第一扫描信号端Gate1和第二扫描信号端Gate2提供如图2所示的第一扫描信号gate1和第二扫描信号gate2。其中，第一扫描信号gate1和第二扫描信号gate2间隔的时间范围例如为1H～2H，H为数据信号端Data提供的数据信号写入一行亚像素所需的时间。
基于上述，本实用新型的实施例提供了一种可以向上述像素驱动电路20传输第一扫描信号gate1和第二扫描信号gate2的移位寄存器。如图3所示，该移位寄存器1包括第一输入子电路10、第二输入子电路11、第一输出子电路12、第二输出子电路13和控制子电路14。
第一输入子电路10与输入信号端Input、第一电压信号端VGH、第一时钟信号端CK1和第一输出子电路12电连接。其中，输入信号端Input用于接收输入信号，并向该第一输入子电路10输入该输入信号；第一电压信号端VGH用于接收第一电压信号，并向该第一输入子电路10输入第一电压信号；第一时钟信号端CK1用于接收第一时钟信号，并向该第一输入子电路10输入第一时钟信号。
第一输入子电路10用于在输入信号端Input和第一电压信号端VGH的控制下，将第一时钟信号端CK1提供的第一时钟信号传输至第一输出子电路12。
第二输入子电路11与输入信号端Input、第一时钟信号端CK1和第二输出子电路13电连接。第二输入子电路11用于在第一时钟信号的控制下，将输入信号端Input提供的输入信号传输至第二输出子电路13。其中，输入信号端Input用于接收输入信号，并向该第二输入子电路11输入该输入信号；第一时钟信号端CK1用于接收第一时钟信号，并向该第二输入子电路11输入第一时钟信号。
第一输出子电路12与第二电压信号端VGL和第一输出信号端Out1电连接。第一输出子电路12用于在第一输入子电路10的控制下，将第二电压信号端VGL提供的第二电压信号传输至第一输出信号端Out1。其中，第二电压信号端VGL用于接收第二电压信号，并向该第一输出子电路12输入第二电压信号。
第二输出子电路13与第一电压信号端VGH和第一输出信号端Out1电连接。第二输出子电路13用于在第二输入子电路11的控制下，将第一电压信号端VGH提供的第一电压信号传输至第一输出信号端Out1。其中，第一电压信号端VGH用于接收第一电压信号，并向该第二输出子电路13输入第一电压信号。
上述的第一电压信号和第二电压信号不同。示例的，第一电压信号例如为栅极开启电压信号；第二电压信号例如为栅极关断电压。
控制子电路14与第一电压信号端VGH、第二输入子电路11、第一输出子电路12电连接。控制子电路14用于在第二输入子电路11的控制下，将第一电压信号端VGH提供的第一电压信号传输至第一输出子电路12，以控制第一输出子电路12关闭。
因此，控制子电路14用于保证第二输出子电路13在进行信号输出时，第一输出子电路12无信号输出，从而保证移位寄存器1输出的准确性和稳定性。
如图3所示，移位寄存器1通过第一输入子电路10控制第一输出子电路12的输出，以及通过第二输入子电路11、控制子电路14控制第二输出子电路13的输出，从而可以将从输入信号端Input输入的输入信号转换为第一输出信号。
在上述的移位寄存器1中，输入信号端Input所接收的输入信号即为第一扫描信号gate1，第一扫描信号gate1在经过移位寄存器1的转换后变为第二扫描信号gate2进行输出。而移位寄存器1的输入信号端Input和第一输出信号端Out1均需与像素驱动电路20电连接，从而便可以将第一扫描信号gate1和第二扫描信号gate2传输至像素驱动电路20中。
本实用新型实施例提供了一种移位寄存器1，该移位寄存器1包括第一输入子电路10、第二输入子电路11、第一输出子电路12、第二输出子电路13和控制子电路14，可以向6T1C型的像素驱动电路20提供其所需的第一扫描信号gate1和第二扫描信号gate2。而现有的7T1C型的像素驱动电路所使用的移位寄存器并不能适用于本申请中的6T1C型的像素驱动电路20，所以本申请提出了一种可以适用于6T1C型的像素驱动电路20的移位寄存器1，而该6T1C型的像素驱动电路20相对于7T1C型的像素驱动电路的尺寸更小，相应的与该6T1C型的像素驱动电路20对应的亚像素P的尺寸也可以做的更小，从而可以提高显示面板2的分辨率。
可选的，如图4所示，移位寄存器1还包括第一反转子电路15和第二反转子电路16。
第一反转子电路15与第一输出信号端Out1、第一电压信号端VGH和第二输出信号端Out2电连接。第一反转子电路15用于在第一输出信号端Out1的控制下，将第一电压信号端VGH提供的第一电压信号传输至第二输出信号端Out2。
第二反转子电路16与第一输出信号端Out1、第二电压信号端VGL、第二时钟信号端CK2和第二输出信号端Out2电连接。第二时钟信号端CK2用于接收第二时钟信号，并将该第二时钟信号输入第二反转子电路16。
第二反转子电路16用于在第一输出信号端Out1、第二时钟信号的控制下，将第二电压信号端VGL提供的第二电压信号传输至第二输出信号端Out2。
第一反转子电路15和第二反转子电路16用于将第一输出信号转换为第二输出信号，其中第二输出信号用于作为下一级移位寄存器1的输入信号，从而用于实现多个移位寄存器1的级联。
可选的，如图5所示，第一输入子电路10包括第一晶体管T1、第二晶体管T2和第一电容C1。
第一晶体管T1的栅极与输入信号端Input电连接，第一晶体管T1的第一极与第一电压信号端VGH电连接，第一晶体管T1的第二极与第二晶体管T2的栅极电连接。具体的，第一晶体管T1的第二极与第一节点N1连接，第二晶体管T2的栅极也与第一节点N1连接，从而使得第一晶体管T1的第二极与第二晶体管T2的栅极电连接。
输入信号端Input用于控制第一晶体管T1的开启和关断，从而控制第一电压信号端VGH提供的第一电压信号向第一节点N1的传输，实现对第二晶体管T2的栅极的控制。
第二晶体管T2的第一极与第一时钟信号端CK1电连接，第二晶体管T2的第二极与第一输出子电路12连接。第二晶体管T2用于向第一输出子电路12传输第一时钟信号端CK1提供的第一时钟信号。
第一电容C1的一端与第二晶体管T2的第一极电连接，另一端与第二晶体管T2的栅极电连接。第一电容C1用于使第一节点N1的电位随第一时钟信号发生跳变。
第一输入子电路10用于控制第一输出子电路12的信号输出。第一输入子电路10通过第一晶体管T1的输出信号控制第二晶体管T2的开启和关断，从而控制了时钟信号向第一输出子电路12的传输，时钟信号进一步可以控制第一输出子电路12的信号输出。
第二输入子电路11包括第三晶体管T3，第三晶体管T3的栅极与第一时钟信号端CK1电连接，第三晶体管T3的第一极与输入信号端Input电连接，第三晶体管T3的第二极与第二输出子电路13电连接。
第一时钟信号端CK1提供的第一时钟信号可以控制第三晶体管T3的开启和关断，从而控制了输入信号端Input提供的输入信号向第二输出子电路13的传输，输入信号进一步可以控制第二输出子电路13的信号输出。
上述第一输入子电路10和第二输入子电路11的结构简单，便于制作。
可选的，如图5所示，第一输出子电路12包括第四晶体管T4和第二电容C2。
第四晶体管T4的栅极与第一输入子电路10电连接，第四晶体管T4的第一极与第二电压信号端VGL电连接，第四晶体管T4的第二极与第一输出信号端Out1电连接。其中，第一输入子电路10与第二节点N2电连接，第四晶体管T4的栅极也与第二节点N2电连接。
当第四晶体管T4在第一输入子电路10的控制下开启时，第二电压信号端VGL提供的第二电压信号将传输至第一输出信号端Out1。
第二电容C2的一端与第二节点N2电连接，另一端与第四晶体管T4的第一极电连接。第二电容C2用于存储电荷保持第二节点N2的电位。
第二输出子电路13包括第五晶体管T5和第三电容C3。第五晶体管T5的栅极与第二输入子电路11电连接，第五晶体管T5的第一极与第一电压信号端VGH电连接，第五晶体管T5的第二极与第一输出信号端Out1电连接。其中，第二输入子电路11与第三节点N3电连接，第五晶体管的栅极也与第三节点N3电连接，从而实现了第二输入子电路11与第五晶体管的栅极电连接。
当第五晶体管T5在第二输入子电路11的控制下开启时，第一电压信号端VGH提供的第一电压信号将从第一输出信号端Out1输出。
第三电容C3的一端与第三节点N3电连接，另一端与第五晶体管T5的第二极电连接。第三电容C3用于存储电荷保持第三节点N3的电位。
示例的，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5均为P型晶体管或者均为N型晶体管，或者部分为P型晶体管，部分为N型晶体管，本申请在此不做限定。
而本领域技术人员可以理解到，当第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5的类型不同时，对应的时序图也可能不同，所以本申请中的时序图并不因此而限定。
本申请中在分析移位寄存器1工作原理的过程时，以第一晶体管T1至第五晶体管T5均为P型晶体管为例进行说明。
如图6所示，移位寄存器1工作阶段的顺序依次是S2-S3-S4-S5-S1，S1阶段至S5阶段的时间之和等于显示一帧画面的时间。其中，S4阶段和S5的阶段会进行循环，循环的时间与显示一帧画面的时间有关，而显示一帧画面的时间与显示面板的分辨率相关。
结合图5和图6，在S2阶段，输入信号端Input提供的输入信号为高电平，第一晶体管T1关断。第一时钟信号端CK1提供的第一时钟信号为低电平，由于第一电容C1的作用，第一节点N1为低电位，第二晶体管T2开启，第一输入子电路10向第一输出子电路12输出第一时钟信号；与第一输入子电路10电连接的第二节点N2为低电位，第四晶体管T4开启，第一输出子电路12向第一输出信号端Out1输出第二电压信号端VGL提供的第二电压信号。
第一时钟信号为低电平，第三晶体管T3开启，输入信号端Input提供的输入信号为高电平，第二输入子电路11向第二输出子电路13传输输入信号，与第二输入子电路11电连接的第三节点N3为高电位，第五晶体管T5关断，第二输出子电路13无信号输出。
从而，在S2阶段，第一输出信号端Out1输出的第一输出信号等于第二电压信号。
在S3阶段，输入信号端Input提供的输入信号为低电平，第一晶体管T1开启，第一电压信号端VGH提供的第一电压信号传输至第一节点N1，第一节点N1为高电位，第二晶体管T2关断，第一输入子电路10无信号输出，由于第二电容C2的作用，第二节点N2保持S2阶段的电位，即第二节点N2为低电位；第四晶体管T4开启，第一输出子电路12向第一输出信号端Out1输出第二电压信号端VGL提供的第二电压信号。
第一时钟信号为高电平，第三晶体管T3关断，由于第三电容C3的作用，第三节点N3保持S2阶段的电位，即第三节点N3为高电位，第五晶体管T5关断，第二输出子电路13无信号输出。
从而，在S3阶段，第一输出信号端Out1输出的第一输出信号等于第二电压信号。
在S4阶段，输入信号端Input提供的输入信号为低电平，第一晶体管T1开启，第一电压信号端VGH提供的第一电压信号传输至第一节点N1，第一节点N1为高电位，第二晶体管T2关断，第一输入子电路10无信号输出。
第一时钟信号为低电平，第三晶体管T3开启，输入信号端Input提供的输入信号为低电平，第三节点N3为低电位，第五晶体管T5和第八晶体管T8开启。其中，第八晶体管T8开启后，可以将第一电压信号端VGH提供的第一电压信号传输至第二节点N2，使得第二节点N2的电位变为高电位，第四晶体管T4关断，第一输出子电路12无信号输出。第五晶体管T5开启后，第二输出子电路13向第一输出信号端Out1输出第一电压信号端VGH提供的第一电压信号。
从而，在S4阶段，第一输出信号端Out1输出的第一输出信号等于第一电压信号。
在S5阶段，输入信号端Input提供的输入信号为低电平，第一晶体管T1开启，第一电压信号端VGH提供的第一电压信号传输至第一节点N1，第一节点N1为高电位，第二晶体管T2关断，第一输入子电路10无信号输出。
由于第二电容C2的作用，第二节点N2保持S4阶段的高电位，第四晶体管T4关断，第一输出子电路12无信号输出。
第一时钟信号为高电平，第三晶体管T3关断，由于第三电容C3的作用，第三节点N3保持S4阶段的电位，即第三节点N3为低电位，第五晶体管T5开启，第二输出子电路13向第一输出信号端Out1输出第一电压信号端VGH提供的第一电压信号。
从而，在S5阶段，第一输出信号端Out1输出的第一输出信号等于第一电压信号。
在S1阶段，输入信号端Input提供的输入信号为高电平，第一晶体管T1关断。第一时钟信号为高电平，由于第一电容C1的作用，第一节点N1为高电位，第二晶体管T2关断，第一输入子电路10无信号输出。
第二节点N2保持S5阶段的高电位，第四晶体管T4关断，第一输出子电路12无输出信号。
第一时钟信号为高电平，第三晶体管T3关断，由于第三电容C3的作用，第三节点N3保持S5阶段的低电位，第五晶体管T5开启，第二输出子电路13向第一输出信号端Out1输出第一电压信号端VGH提供的第一电压信号。
从而，在S1阶段，第一输出信号端Out1输出的第一输出信号等于第一电压信号。
上述移位寄存器1的结构简单，且能够准确控制第一输出信号端Out1输出第一输出信号，制作简单、生产成本较低。
可选的，如图7所示，第一输出子电路12还包括第六晶体管T6，第六晶体管T6的栅极和第二极与第一输出信号端Out1电连接，第六晶体管T6的第一极与第二电压信号端VGL电连接。
其中，第六晶体管T6的栅极与第四节点N4电连接，第四节点N4与第一输出信号端Out1电连接。
在S2和S3阶段，第四晶体管T4向第一输出信号端Out1输出第二电压信号(即，第一输出信号等于第二电压信号)时，第四节点N4为低电位，第六晶体管T6开启，将第二电压信号端VGL提供的第二电压信号传输至第一输出信号端Out1，用于减小第一输出信号端Out1输出的第一输出信号，提高第一输出信号端Out1的输出能力。
需要说明的是，当第一输出信号等于第二电压信号时，第二电压信号为一负值电压，因为当第六晶体管T6再将一个负值的第二电压信号传输至第一输出信号端Out1时，第一输出信号等于两个第二电压信号之和，所以第一输出信号是减小的。
可选的，如图8a和图8b所示，第二输出子电路13还包括第七晶体管，第七晶体管T7的栅极与第二电压信号端VGL电连接，第七晶体管T7的第一极与第二输入子电路11电连接，第七晶体管T7的第二极与第五晶体管T5的栅极电连接。
由于第七晶体管T7的栅极与第二电压信号端VGL电连接，且第二电压信号为低电压信号，所以第七晶体管T7处于常开状态，在第三晶体管T3关断时，第七晶体管T7可以使得第三节点N3的电位更稳定，保证第五晶体管T5的工作性能稳定。
可选的，如图8a和图8b所示，控制子电路14包括第八晶体管T8。
第八晶体管T8的栅极与第二输入子电路11电连接，第八晶体管T8的第一极与第一电压信号端VGH电连接，第八晶体管T8的第二极与第一输出子电路12电连接。
在第三节点N3为低电位时，第八晶体管T8开启，将第一电压信号端VGH提供的第一电压信号传输至第二节点N2，关断第四晶体管T4，使得第一输出子电路12无信号输出。
可选的，如图9a-图9d所示，第一反转子电路15包括第九晶体管T9。
第九晶体管T9的栅极与第一输出信号端Out1电连接，第九晶体管T9的第一极与第一电压信号端VGH电连接，第九晶体管T9的第二极与第二输出信号端Out2电连接。
第二反转子电路16包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第四电容C4。
第十晶体管T10的栅极与第一输出信号端Out1电连接，第十晶体管T10的第一极与第一电压信号端VGH电连接，第十晶体管T10的第二极与第十一晶体管T11的第二极电连接。
第十一晶体管T11的栅极与第二时钟信号端CK2电连接，第十一晶体管T11的第一极与第二电压信号端VGL电连接。
第十二晶体管T12的栅极与第十一晶体管T11的第二极电连接，第十二晶体管T12的第一极与第二电压信号端VGL电连接，第十二晶体管T12的第二极与第九晶体管T9的第二极电连接。
第四电容C4的一端与第十二晶体管T12的栅极电连接，另一端与第十二晶体管T12的第二极电连接。第四电容C4用于保持第五节点N5的电位。
示例的，第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12均为P型晶体管。
示例的，下面结合图6和图9a，对第一反转子电路15和第二反转子电路16的工作过程进行解释。
在S2阶段，第一输出信号端Out1输出的第一输出信号为低电平，第九晶体管T9开启，将第一电压信号端VGH提供的第一电压信号传输至第二输出信号端Out2，使得第二输出信号端Out2输出的第二输出信号等于第一电压信号。
第一输出信号端Out1输出的第一输出信号为低电平，第十晶体管T10开启，将第一电压信号端VGH提供的第一电压信号传输至第五节点N5，第五节点N5为高电位，第十二晶体管T12关断。第二时钟信号为高电平，第十一晶体管T11关断。
从而，在S2阶段，第二输出信号端Out2输出的第二输出信号等于第一电压信号。
在S3阶段，第一输出信号端Out1输出的第一输出信号为低电平，第九晶体管T9开启，将第一电压信号端VGH提供的第一电压信号传输至第二输出信号端Out2，使得第二输出信号端Out2输出的第二输出信号等于第一电压信号。
第一输出信号端Out1输出的第一输出信号为低电平，第十晶体管T10开启，将第一电压信号端VGH提供的第一电压信号传输至第五节点N5，第五节点N5为高电位，第十二晶体管T12关断。第二时钟信号为高电平，第十一晶体管T11关断。
从而，在S3阶段，第二输出信号端Out2输出的第二输出信号等于第一电压信号。
在S4阶段，第一输出信号端Out1输出的第一输出信号为高电平，第九晶体管T9关断，第十晶体管T10关断。
第二时钟信号为低电平，第十一晶体管T11开启，将第二电压信号端VGL提供的第二电压信号传输至第五节点N5，第五节点N5为低电位，第十二晶体管T12开启，将第二电压信号端VGL提供的第二电压信号传输至第二输出信号端Out2。
从而，在S4阶段，第二输出信号端Out2输出的第二输出信号等于第二电压信号。
在S5阶段，第一输出信号端Out1输出的第一输出信号为高电平，第九晶体管T9关断，第十晶体管T10关断。
第二时钟信号为低电平，第十一晶体管T11开启，将第二电压信号端VGL提供的第二电压信号传输至第五节点N5，第十二晶体管T12开启，将第二电压信号端VGL提供的第二电压信号传输至第二输出信号端Out2。
从而，在S5阶段，第二输出信号端Out2输出的第二输出信号等于第二电压信号。
在S1阶段，第一输出信号端Out1输出的第一输出信号为高电平，第九晶体管T9关断，第十晶体管T10关断。
第二时钟信号为低电平，第十一晶体管T11开启，将第二电压信号端VGL提供的第二电压信号传输至第五节点N5，第十二晶体管T12开启，将第二电压信号端VGL提供的第二电压信号传输至第二输出信号端Out2。
从而，在S1阶段，第二输出信号端Out2输出的第二输出信号等于第二电压信号。
本实用新型实施例还提供一种栅极驱动电路，如图10所示，该栅极驱动电路包括多个级联的如上所述的移位寄存器1。
在栅极驱动电路的多个级联的移位寄存器1中，第一级移位寄存器的输入信号端Input连接起始信号端Init，始信号端Init用于提供起始信号，使栅极驱动电路开始工作。
除了第一级移位寄存器以外，其余移位寄存器的输入信号端Input连接上一级移位寄存器的第二输出信号端Out2。
由于上述可知，第二输出信号端Out2是用于和下一级移位寄存器电连接的，因此对于最后一级移位寄存器，其可以设置第二输出信号端Out2，也可以不设置第二输出信号端Out2，在最后一级移位寄存器1设置了第二输出信号端Out2的情况下，该第二输出信号端Out2空置。
该栅极驱动电路和上述的移位寄存器1具有相同的有益效果，因此不再赘述。
本实用新型实施例提供的显示面板还包括栅极驱动电路。
如图1a所示，在显示面板2中，多个亚像素P呈阵列分布，从而在每个亚像素P中设置的像素驱动电路20与也呈阵列分布。
如图11所示，栅极驱动电路中的每一级移位寄存器1与每一行亚像素对应连接，即栅极驱动电路中的每一级移位寄存器1与每一行亚像素所对应的像素驱动电路20电连接。每一个移位寄存器1可以使位于同一行的像素驱动电路20同时打开。
由于该显示面板中的像素驱动电路20的尺寸相对于7T1C型的像素驱动电路可以做的较小，因此对于相同尺寸的显示面板，本申请中的显示面板2的分辨率更高。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，所述移位寄存器包括第一输入子电路、第二输入子电路、第一输出子电路、第二输出子电路和控制子电路；
所述第一输入子电路与输入信号端、第一电压信号端、第一时钟信号端和第一输出子电路电连接；所述第一输入子电路配置为在所述输入信号端和所述第一电压信号端的控制下，将所述第一时钟信号端提供的第一时钟信号传输至所述第一输出子电路；
所述第二输入子电路与所述输入信号端、所述第一时钟信号端和所述第二输出子电路电连接；所述第二输入子电路配置为在所述第一时钟信号的控制下，将所述输入信号端提供的输入信号传输至所述第二输出子电路；
所述第一输出子电路与第二电压信号端和第一输出信号端电连接；所述第一输出子电路配置为在所述第一输入子电路的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第一输出信号端；
所述第二输出子电路与所述第一电压信号端和所述第一输出信号端电连接；所述第二输出子电路配置为在所述第二输入子电路的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第一输出信号端；其中，所述第一电压信号和所述第二电压信号不同；
所述控制子电路与所述第一电压信号端、所述第二输入子电路、所述第一输出子电路电连接；所述控制子电路配置为在所述第二输入子电路的控制下，将所述第一电压信号端提供的第一电压信号传输至第一输出子电路。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括第一反转子电路和第二反转子电路；
所述第一反转子电路与所述第一输出信号端、所述第一电压信号端和第二输出信号端电连接；所述第一反转子电路配置为，在所述第一输出信号端的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第二输出信号端；
所述第二反转子电路与所述第一输出信号端、所述第二电压信号端、第二时钟信号端和所述第二输出信号端电连接；所述第二反转子电路配置为，在所述第一输出信号端、所述第二时钟信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入子电路包括第一晶体管、第二晶体管和第一电容；
所述第一晶体管的栅极与所述输入信号端电连接，所述第一晶体管的第一极与所述第一电压信号端电连接，所述第一晶体管的第二极与所述第二晶体管的栅极电连接；
所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一输出子电路电连接；
所述第二输入子电路包括第三晶体管，所述第三晶体管的栅极与所述第一时钟信号端电连接，所述第三晶体管的第一极与所述输入信号端电连接，所述第三晶体管的第二极与所述第二输出子电路电连接；
所述第一电容的一端与所述第二晶体管的第一极电连接，另一端与所述第二晶体管的栅极电连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出子电路包括第四晶体管和第二电容；
所述第四晶体管的栅极与所述第一输入子电路电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述第一输出信号端电连接；
所述第二电容的一端与所述第四晶体管的栅极电连接，另一端与所述第四晶体管的第一极电连接；
所述第二输出子电路包括第五晶体管和第三电容；所述第五晶体管的栅极与所述第二输入子电路电连接，所述第五晶体管的第一极与所述第一电压信号端电连接，所述第五晶体管的第二极与所述第一输出信号端电连接；
所述第三电容的一端与所述第五晶体管的栅极电连接，另一端与所述第五晶体管的第二极电连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第一输出子电路还包括第六晶体管，所述第六晶体管的栅极和第二极与所述第一输出信号端电连接，所述第六晶体管的第一极与所述第二电压信号端电连接。
6.根据权利要求4所述的移位寄存器，其特征在于，所述第二输出子电路还包括第七晶体管，所述第七晶体管的栅极与所述第二电压信号端电连接，所述第七晶体管的第一极与所述第二输入子电路电连接，所述第七晶体管的第二极与第五晶体管的栅极电连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述控制子电路包括第八晶体管；
所述第八晶体管的栅极与所述第二输入子电路电连接，所述第八晶体管的第一极与所述第一电压信号端电连接，所述第八晶体管的第二极与所述第一输出子电路电连接。
8.根据权利要求2所述的移位寄存器，其特征在于，所述第一反转子电路包括第九晶体管；
所述第九晶体管的栅极与所述第一输出信号端电连接，所述第九晶体管的第一极与所述第一电压信号端电连接，所述第九晶体管的第二极与所述第二输出信号端电连接；
所述第二反转子电路包括第十晶体管、第十一晶体管、第十二晶体管和第四电容；
所述第十晶体管的栅极与所述第一输出信号端电连接，所述第十晶体管的第一极与所述第一电压信号端电连接，所述第十晶体管的第二极与所述第十一晶体管的第二极电连接；
所述第十一晶体管的栅极与所述第二时钟信号端电连接，所述第十一晶体管的第一极与所述第二电压信号端电连接；
所述第十二晶体管的栅极与所述第十一晶体管的第二极电连接，所述第十二晶体管的第一极与所述第二电压信号端电连接，所述第十二晶体管的第二极与所述第九晶体管的第二极电连接；
所述第四电容的一端与所述第十二晶体管的栅极电连接，另一端与所述第十二晶体管的第二极电连接。
9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-8任一项所述的移位寄存器；
所述栅极驱动电路的多个级联的移位寄存器中，第一级移位寄存器的输入信号端连接起始信号端；
除了第一级移位寄存器以外，其余移位寄存器的输入信号端连接上一级移位寄存器的第二输出信号端。
10.一种显示装置，其特征在于，包括显示面板，所述显示面板中包括如权利要求9所述的栅极驱动电路。
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