CN112086053A - 栅极驱动电路 - Google Patents

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AU Optronics Corp
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Abstract

一种栅极驱动电路，包含多级且串接的多个移位寄存器，其中第n级移位寄存器包含驱动电路以及下拉电路。驱动电路电性耦接至输出端以及第一节点，用以接收第一时钟信号并且根据第一时钟信号输出栅极信号。下拉电路电性耦接至输出端，用以接收第(n‑m)级栅极信号以及第(n+m)级栅极信号，用以根据第(n‑m)级栅极信号以及第(n+m)级栅极信号的其中之一，将栅极信号下拉至低位准电压；其中，m及n为正整数。

Description

栅极驱动电路
技术领域
本公开有关一种栅极驱动电路，尤指一种用于正向及反向扫描的栅极驱动电路。
背景技术
一般而言，显示装置中的栅极驱动电路是由多级且串接的移位寄存器组成，每级移位寄存器用以输出当级的栅极驱动信号，并通过此栅极驱动信号开启对应的像素列，使得该像素列中的每一像素皆能写入显示数据。
然而，在传统的移位寄存器电路架构下，当栅极驱动电路将其所提供的脉冲由高位准转态为低位准时，由于脉冲的下降时间(falling time)过长而导致像素写入错误的灰阶值，进而影响显示品质。因此，需要一种可以缩短脉冲下降时间的显示面板。
发明内容
本公开的第一实施态样是在提供一种栅极驱动电路，包含多级且串接的多个移位寄存器，其中第n级移位寄存器包含：驱动电路以及下拉电路。驱动电路电性耦接至输出端以及第一节点，用以接收第一时钟信号并且根据第一时钟信号输出栅极信号。下拉电路电性耦接至输出端，用以接收第(n-m)级栅极信号以及第(n+m)级栅极信号，用以根据第(n-m)级栅极信号以及第(n+m)级栅极信号的其中之一，将栅极信号下拉至低位准电压；其中，m及n为正整数。
本公开的栅极驱动电路主要是利用第(n-m)级及第(n+m)级的栅极信号帮助第n级移位寄存器的输出端可以更快的放电至低准位，达到缩短移位寄存器所提供的脉冲下降时间的功效。
附图说明
为让公开的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：
图1为根据本公开一实施例的栅极驱动电路的电路方块图；
图2为根据本公开一实施例的栅极信号的时序图；
图3为根据本公开一实施例的移位寄存器的电路图；
图4为根据本公开一实施例的移位寄存器的运作时序图；
图5为根据本公开一实施例的栅极信号G1、G8及G15的时序图；以及
图6为根据本公开一实施例的栅极信号G1、G8及G15的时序图。
符号说明
100:栅极驱动电路
300、SR1～SRn:移位寄存器
mH、1H、7H:水平扫描时间
310:驱动电路
320:下拉电路
330:上拉电路
340:稳压控制电路
350:稳压电路
Q、P:节点
G1～Gn、G(n+1)、G(n-1)、G(n+m)、G(n-m):栅极信号
CK1～CK8、XCK1～XCK8:时钟信号
T1～T9:晶体管
C1、C2:电容
VSS:低电压
OUT:输出端
U2D、D2U:选择信号
Q(n)、P(n):电压信号
VGH、2VGH:栅极高电压
VGL:栅极低电压
TP1～TP4:阶段
具体实施方式
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
请参阅图1。图1为根据本公开一实施例的栅极驱动电路100的电路方块图。如图1所绘示，栅极驱动电路100包含多级且串接的多个移位寄存器SR1～SRn。每一移位寄存器SR1～SRn分别输出对应的栅极信号G1～Gn，并且每一移位寄存器SR1～SRn分别用以接收时钟信号CK及XCK。如图1所示，第n级移位寄存器用以分别接收时钟信号CK1～CK8及XCK1～XCK8、第(n-1)级栅极信号G(n-1)、第(n+1)级栅极信号G(n+1)、第(n-m)级栅极信号G(n-m)以及第(n+m)级栅极信号G(n+m)。其中m可以实施为栅极信号的水平扫描时间。
承上述，举例而言，第1级移位寄存器用以接收时钟信号CK1及XCK1，第2级移位寄存器用以接收时钟信号CK2及XCK2，以此类推。值得注意的是，第9级移位寄存器用以接收时钟信号CK1及XCK1，因此本公开所示的移位寄存器是以8级作为一次循环，然而，本公开不限于此。
请参考图2，图2为根据本公开一实施例的栅极信号的时序图。如图2所绘示，为了能使像素有预充电(pre-charging)的时间，因此会延长栅极信号的致能时间。于此实施例中，分配给一列像素的水平扫描时间(line time)为m个水平扫描时间mH，第1级栅极信号G1与第2级栅极信号G2相差1个水平扫描时间1H，并且第1级栅极信号G1的截止时间与第8级栅极信号G8的开启时间相同，因此在图2所示的实施例中，m个水平扫描时间mH可以实施为7H。值得注意的是，m个水平扫描时间mH可以实施为不同的水平扫描时间，本公开不限于此。
请再参考图1，移位寄存器以第8级移位寄存器(n＝8)为例，第8级移位寄存器用以接收时钟信号CK及XCK、第7级栅极信号G7、第9级栅极信号G9、第1级栅极信号G1以及第15级栅极信号G15。每一级的移位寄存器用以接收前一级的栅极信号、后一级的栅极信号、前七级的栅极信号以及后七级的栅极信号。
进一步参考图3，图3为根据本公开一实施例的移位寄存器300的电路图。如图3所绘示，移位寄存器300包含驱动电路310、下拉电路320、上拉电路330、稳压控制电路340以及稳压电路350。驱动电路310电性耦接至输出端OUT以及节点Q。下拉电路320电性耦接至输出端OUT。上拉电路330以及稳压控制电路340电性耦接至节点Q。稳压电路350电性耦接至稳压控制电路340、节点Q以及输出端OUT。
承上述，驱动电路310用以接收时钟信号CK并且根据时钟信号CK输出栅极信号Gn。于此实施例中，移位寄存器以第8级移位寄存器(n＝8)为例，因此驱动电路310用以根据时钟信号CK输出第8级栅极信号G8。驱动电路310包含晶体管T1以及电容C1，晶体管T1的第一端用以接收时钟信号CK，晶体管T1的第二端电性耦接至输出端OUT，晶体管T1的控制端电性耦接至节点Q。电容C1的第一端电性耦接至节点Q，电容C1的第二端电性耦接至输出端OUT。
承上述，下拉电路320用以接收第(n-m)级栅极信号G(n-m)以及第(n+m)级栅极信号G(n+m)，用以根据第(n-m)级栅极信号以及该第(n+m)级栅极信号的其中之一，将栅极信号Gn下拉至低电压VSS。下拉电路320包含晶体管T2及T3。晶体管T2的第一端电性耦接至输出端OUT，晶体管T2的第二端电性耦接至低电压VSS，晶体管T2的控制端用以接收第(n-m)级栅极信号G(n-m)。晶体管T3的第一端电性耦接至输出端OUT，晶体管T3的第二端电性耦接至晶体管T2的第二端，晶体管T3的控制端用以接收第(n+m)级栅极信号G(n+m)。于此实施例中，晶体管T2的控制端用以接收第1级栅极信号G1，晶体管T3的第一端用以接收第15级栅极信号G15。
承上述，上拉电路330用以接收第一选择信号U2D、第二选择信号D2U、第(n-1)级栅极信号G(n-1)以及第(n+1)级栅极信号G(n+1)，用以将节点Q的第n级电压信号Q(n)抬升至高准位。上拉电路330包含晶体管T4及T5。晶体管T4的第一端用以接收第一选择信号U2D，晶体管T4的第二端电性耦接至节点Q，晶体管T4的控制端用以接收第(n-1)级栅极信号G(n-1)。晶体管T5的第一端用以接收第二选择信号D2U，晶体管T5的第二端电性耦接至晶体管T4的第二端，晶体管T5的控制端用以接收第(n+1)级栅极信号G(n+1)。于此实施例中，晶体管T4的控制端用以接收第7级栅极信号G7，晶体管T5的第一端用以接收第9级栅极信号G9。
承上述，稳压控制电路340用以接收时钟信号CK以及节点Q的第n级电压信号Q(n)，并用以控制稳压电路350。稳压控制电路340包含晶体管T6及电容C2。电容C2的第一端用以接收时钟信号CK，电容C2的第二端电性连接至节点P。晶体管T6的第一端电性耦接至节点P，晶体管T6的第二端电性耦接至低电压VSS，晶体管T6的控制端电性耦接至节点Q，用以接收节点Q的第n级电压信号Q(n)。
承上述，稳压电路350用以接收节点P的电压信号P(n)以及时钟信号XCK，并且根据节点P的电压将节点Q的电压维持在低电压VSS，以及根据时钟信号XCK将晶体管T1维持在低电压VSS位准。稳压电路350包含晶体管T7、T8及T9。晶体管T7的第一端电性耦接至节点Q，晶体管T7的第二端电性耦接至低电压VSS，晶体管T7的控制端电性耦接至节点P，用以接收节点P的第n级电压信号P(n)。晶体管T8的第一端电性耦接至电容C1的第二端，晶体管T8的第二端电性耦接至低电压VSS，晶体管T8的控制端电性耦接至节点P，用以接收节点P的第n级电压信号P(n)。晶体管T9的第一端电性耦接至输出端OUT，晶体管T9的第二端电性耦接至低电压VSS，晶体管T9的控制端用以接收时钟信号XCK。
实作上，本公开所述的晶体管可以用P型的低温多晶硅薄膜晶体管来实现，但本实施例并不以此为限。例如，晶体管也可以用P型的非晶硅(amorphous silicon)薄膜晶体管或其他型式的薄膜晶体管来实现。
值得注意的是，本公开所提出的下拉电路320可以耦接在不同的移位寄存器上，本公开以7T2C的移位寄存器为例，然而，本公开不限于此。
以下将配合图2及图4来进一步说明移位寄存器300的运作方式，图4为根据本公开一实施例的移位寄存器400的运作时序图。以正向扫描，第一选择信号U2D为栅极高电压VGH，而第二选择信号D2U为栅极低电压VGL为例。如图4所示，在阶段TP1中，第(n-1)级栅极信号G(n-1)为栅极高电压VGH，使得晶体管T4为导通状态，将节点Q电压位上拉至栅极高电压VGH。此时，晶体管T1及T6因为节点Q的电压为栅极高电压VGH而被导通，晶体管T9因为时钟信号XCK为栅极高电压VGH而被导通。然而，因为时钟信号CK为栅极低电压VGL，因此栅极信号Gn和节点P的电压都维持在栅极低电压VGL，而晶体管T7及T8为关断状态。
接着，在阶段TP2中，第(n-1)级栅极信号G(n-1)下拉至栅极低电压VGL，时钟信号CK为栅极高电压VGH，而时钟信号XCK为栅极低电压VGL。此时，晶体管T4及T5为关断状态，晶体管T1为导通状态，因此栅极信号Gn被上拉至栅极高电压VGH，同时因为电容耦合效应(coupling effect)将节点Q的第n级电压信号Q(n)抬升至约两倍的栅极高电压VGH。此时，晶体管T6为导通状态。
接着，在阶段TP3中，第(n+1)级栅极信号G(n+1)以及时钟信号XCK为栅极高电压VGH，使得晶体管T5及T9为导通状态。此时，节点Q的第n级电压信号Q(n)因为晶体管T5的导通被下拉至与第二选择信号D2U相同的电位(即栅极低电压VGL)。而栅极信号Gn因为晶体管T9的导通而被下拉至低电压VSS，由于节点Q的第n级电压信号Q(n)被下拉至栅极低电压VGL，因此晶体管T1及T6为关断状态。
接着，在阶段TP4中，由于时钟信号CK转态为栅极高电压VGH，使得节点P的第n级电压信号P(n)被上拉至栅极高电压VGH。进而导通晶体管T7及T8，使得将节点Q的第n级电压及输出端OUT的电压维持在低电压VSS。
请参考图5，图5为根据本公开一实施例的栅极信号G1、G8及G15的时序图。图4所示的时序图为移位寄存器300在输出栅极信号的时序图，然而为了使像素有预充电的时间，因此栅极信号会预先开启一段时间。如图5所示，栅极信号G1总共开启7个水平扫描时间7H，图4所绘示的栅极信号Gn仅绘示出第7个水平扫描时间，第1个～第6个水平扫描时间则为预充电的时间。以第8级栅极信号G8为例，在第8级栅极信号G8切换至栅极低电压VGL时，第15级栅极信号G15使得晶体管T3导通，因此晶体管T3可以协助晶体管T9一起将输出端OUT的电压下拉至低电压VSS，以加快第8级栅极信号G8的下降时间。
承上述，同样地，第8级栅极信号G8可以在第1级移位寄存器输出第1级栅极信号G1时，导通第1级移位寄存器的下拉电路，以加快第1级栅极信号G1的下降时间。
于另一实施例中，请参考图6，图6为根据本公开一实施例的栅极信号G1、G8及G15的时序图。以反向扫描，第一选择信号U2D为栅极低电压VGL，而第二选择信号D2U为栅极高电压VGH为例。如图6所示，以第8级栅极信号G8为例，在第8级栅极信号G8切换至栅极低电压VGL时，第1级栅极信号G1使得晶体管T2导通，因此晶体管T2可以协助晶体管T9一起将输出端OUT的电压下拉至低电压VSS，以加快第8级栅极信号G8的下降时间。同样地，第8级栅极信号G8可以在第15级移位寄存器输出第15级栅极信号G15时，导通第15级移位寄存器的下拉电路，以加快第15级栅极信号G15的下降时间。
值得注意的是，下拉电路320所接收的第(n-m)级栅极信号G(n-m)以及第(n+m)级栅极信号G(n+m)与栅极信号本身的水平扫描时间mH有关。在本公开中水平扫描时间实施为7H，并且以第1级栅极信号G1、第8级栅极信号G8以及第15级栅极信号G15为例，然而，本公开不限于此。
综上所述，本公开的栅极驱动电路主要是第(n-m)级及第(n+m)级的栅极信号帮助第n级移位寄存器的输出端可以更快的放电至低准位，并且在选择正向扫描或反向扫描时皆可以达到缩短移位寄存器所提供的脉冲下降时间的功效。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，本领域技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种栅极驱动电路，包含多级且串接的多个移位寄存器，其中第n级移位寄存器包含：
一驱动电路，电性耦接至一输出端以及一第一节点，用以接收一第一时钟信号并且根据该第一时钟信号输出一栅极信号；以及
一下拉电路，电性耦接至该输出端，用以接收一第(n-m)级栅极信号以及一第(n+m)级栅极信号，用以根据该第(n-m)级栅极信号以及该第(n+m)级栅极信号的其中之一，将该栅极信号下拉至一低位准电压；其中，m及n为正整数。
2.如权利要求1所述的栅极驱动电路，更包含：
一上拉电路，电性耦接至该第一节点，用以接收一第一选择信号、一第二选择信号、一第(n-1)级栅极信号以及一第(n+1)级栅极信号，并将该第一节点的电压抬升至一高位准电压。
3.如权利要求1所述的栅极驱动电路，更包含：
一稳压电路，电性耦接至该驱动电路以及一第二节点，用以接收该第二节点的电压以及一第二时钟信号，并且根据该第二节点的电压将该第一节点的电压维持在该低电压，以及根据该第二时钟信号将该驱动电路关断。
4.如权利要求3所述的栅极驱动电路，更包含：
一稳压控制电路，电性耦接至该稳压电路以及该第一节点，用以接收该第一时钟信号，并根据该第一时钟信号控制该稳压电路。
5.如权利要求1所述的栅极驱动电路，其中该驱动电路，更包含：
一晶体管，具有一第一端、一第二端以及一控制端，该第一端用以接收该第一时钟信号，该第二端电性耦接至该输出端，该控制端电性耦接至该第一节点；以及
一电容，具有一第三端以及一第四端，该第三端电性耦接至该第一节点，该第四端电性耦接至该输出端。
6.如权利要求1所述的栅极驱动电路，其中该下拉电路，更包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该输出端，该第一控制端用以接收该第(n-m)级栅极信号；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该输出端，该第四端电性耦接至该第二端，该第二控制端用以接收该第(n+m)级栅极信号。
7.如权利要求2所述的栅极驱动电路，其中该上拉电路，更包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端用以接收该第一选择信号，该第二端电性耦接至该第一节点，该第一控制端用以接收该第(n-1)级栅极信号；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端用以接收该第二选择信号，该第四端电性耦接至该第一节点，该第二控制端用以接收该第(n+1)级栅极信号。
8.如权利要求3所述的栅极驱动电路，其中该稳压电路，更包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该第一节点，该第二端用以接收该低位准电压，该第一控制端电性耦接至该第二节点；
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该驱动电路，该第四端用以接收该低位准电压，该第二控制端电性耦接至该第二节点；以及
一第三晶体管，具有一第五端、一第六端以及一第三控制端，该第五端电性耦接至该驱动电路，该第六端用以接收该低位准电压，该第三控制端用以接收该第二时钟信号。
9.如权利要求4所述的栅极驱动电路，其中该稳压控制电路，更包含：
一电容，具有一第一端以及一第二端，该第一端用以接收该第二时钟信号，该第二端电性耦接至该第二节点；以及
一晶体管，具有一第三端、一第四端以及一控制端，该第三端电性耦接至该第二节点，该第四端用以接收该低位准电压，该控制端电性耦接至该第一节点。
10.如权利要求6所述的栅极驱动电路，其中当该第(n-m)级栅极信号导通该第一晶体管时，该第一晶体管用以将该栅极信号下拉至该低位准电压；当该第(n+m)级栅极信号导通该第二晶体管时，该第二晶体管用以将该栅极信号下拉至该低位准电压。
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