CN108109575B - 栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路，该栅极驱动电路包多级栅极驱动单元，每级所述栅极驱动单元包括：输入模块，用于根据前级栅极驱动信号、后级栅极驱动信号与第三时钟信号控制第一节点的电压；削角模块，用于根据所述前级栅极驱动信号与控制信号调整所述第一节点的电压；输出模块，用于根据所述第一节点的电压与第二时钟信号产生本级栅极驱动信号。本发明公开的种栅极驱动电路通过在栅极驱动电路中增加一个削角模块，用于产生具有削角特征的栅极扫描信号，该具有削角特征的栅极扫描信号可以抑制显示面板上近端和远端电压馈通量的分散性，即减小近端和远端电压馈通量的电压差，进而减少显示图像的不均匀。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及一种栅极驱动电路和显示装置。

背景技术

显示装置一般包括显示面板、栅极驱动电路和源极驱动电路。其中，显示面板包括由多个像素单元形成的像素阵列，每个像素单元包含一个薄膜晶体管。在该像素阵列中，位于同一行的像素单元中的薄膜晶体管的栅极通过同一条扫描线与栅极驱动电路相连，栅极驱动电路通过多条扫描线逐行选择像素阵列中的各行像素单元；位于同一列的像素单元中的薄膜晶体管的源极或漏极通过同一条数据线与源极驱动电路相连，源极驱动电路通过多条数据线对各列像素单元施加灰阶电压，从而使显示面板呈现图像。

随着显示装置的发展，集成栅极驱动技术(Gate Driver In Array,GIA)的应用越来越广泛，它是将栅极驱动电路与显示面板集成于同一基板上，这种技术不仅能够减少数以千计的走线、使显示装置更加对称和紧凑，还能降低成本、提高显示面板的分辨率和弯折度。然而，在晶体管面板上，栅极扫描线具有一定量的电阻-电容延迟，使得栅极线靠近信号施加端的近端扫描脉冲信号和远离信号施加端的远端子扫描脉冲信号的波形不一致。随着面板尺寸的增大，栅极负载也越来越大，这种近端和远端的差异也越来越大，使得面内馈通电压不同，造成画面闪烁。

在现有技术中，通常是通过专用集成芯片来设计驱动电路中的削角电路，对栅极电源电压信号进行削角调制而得削角的电压信号并输出至栅极驱动器来决定调制后的栅极脉冲信号的波形。虽然电路构建结构相对简单，实现容易，但是成本较高。

发明内容

有鉴于此，本发明针对现有技术中所存在的上述问题提供一种可以输出具有削角波形的扫描信号的栅极驱动电路以及显示装置。

根据本发明的一方面，提供了一种栅极驱动电路，该栅极驱动电路包括多级栅极驱动单元，每级所述栅极驱动单元包括：输入模块，用于根据前级栅极驱动信号、后级栅极驱动信号与第三时钟信号控制第一节点的电压；削角模块，用于根据所述前级栅极驱动信号与控制信号调整所述第一节点的电压；输出模块，用于根据所述第一节点的电压与第二时钟信号产生本级栅极驱动信号。

优选地，每级所述栅极驱动单元还包括：下拉模块，用于根据所述第一节点的电压与第一参考信号产生第一下拉信号与第二下拉信号；稳定模块，用于根据所述第一节点的电压、所述第一下拉信号、所述第二下拉信号、第一时序信号、第二时序信号、所述第一参考信号与第二参考信号向所述输出模块提供第一稳定信号与第二稳定信号。

优选地，所述稳定模块包括第一稳定模块与第二稳定模块，所述第一稳定模块与所述第二稳定模块交替工作，以用于稳定所述输出模块产生的所述本级栅极驱动信号与本级栅极传递信号。

优选地，所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的控制端接收前级栅极传递信号，所述第一晶体管的第一通路端接收所述前级栅极驱动信号，所述第三晶体的控制端接收所述后级栅极驱动信号，所述第三晶体管的第一通路端接收所述第三时钟信号，所述第一晶体管、三晶体管的第二通路端与所述第一节点相连，产生所述第一节点的电压。

优选地，所述削角模块包括第十七晶体管，所述第十七晶体管的控制端接收所述控制信号，所述第十七晶体管的第一通路端接收所述前级栅极驱动信号，所述第十七晶体管的第二通路端与所述第一节点相连，调整所述第一节点的电压。

优选地，所述输出模块包括第二晶体管、第十四晶体管以及第一电容，所述第二晶体管、十四晶体管的控制端以及所述第一电容的第一端与所述第一节点相连，所述第二晶体管、第十四晶体管的第一通路端接收第二时钟信号，所述第二晶体管的第二通路端与第一电容的第二端相连输出所述本级栅极驱动信号，所述第十四晶体管的第二通路端输出本级栅极传递信号。

优选地，所述下拉模块包括第十二晶体管与第十三晶体管，所述第十二晶体管、第十三晶体管的控制端与所述第一节点相连以接收所述第一节点的电压，所述第十二晶体管、第十三晶体管的第一通路端接收所述第一参考信号，所述第十二晶体管的第二通路端与第二节点相连，产生所述第二节点的电压，输出所述第一下拉信号，所述十三晶体管的第二通路端与第三节点相连，产生所述第三节点的电压，输出所述第二下拉信号。

优选地，所述第一稳定模块包括第八晶体管、第十晶体管、第四晶体管、第六晶体管、第十五晶体管，所述第八晶体管的控制端与第一通路端相连接收所述第一时序信号，所述第八晶体管的第二通路端与第二节点相连调整第二节点的电压，所述第十晶体管的控制端接收所述第一时序信号，所述第十晶体管的第一通路端接收所述第一参考信号，所述第十晶体管的第二通路端与第三节点相连调整第三节点的电压，所述第四晶体管、第六晶体管、第十五晶体管的控制端与所述第二节点相连接收所述第二节点的电压，所述第四晶体管的第一通路端接收所述第一参考信号，所述第四晶体管的第二通路端与所述第一节点相连，调整所述第一节点的电压，所述第六晶体管、第十五晶体管的第一通路端接收所述第二参考信号，所述第六晶体管的第二通路端产生所述第一稳定信号，用于稳定所述本级栅极驱动信号，所述第十五晶体管的第二通路端产生所述第二稳定信号，用于稳定所述本级栅极传递信号。

优选地，所述第二稳定模块包括第九晶体管、第十一晶体管、第五晶体管、第七晶体管、第十六晶体管，所述第九晶体管的控制端与第一通路端相连接收所述第二时序信号，所述第九晶体管的第二通路端与第三节点相连调整第三节点的电压，所述第十一晶体管的控制端接收所述第二时序信号，所述第十一晶体管的第一通路端接收所述第一参考信号，所述第十一晶体管的第二通路端与第二节点相连调整第二节点的电压，所述第五晶体管、第七晶体管、第十六晶体管的控制端与所述第三节点相连接收所述第三节点的电压，所述第五晶体管的第一通路端接收所述第一参考信号，所述第五晶体管的第二通路端与所述第一节点相连，调整所述第一节点的电压，所述第七晶体管、第十六晶体管的第一通路端接收所述第二参考信号，所述第七晶体管的第二通路端产生所述第一稳定信号，用于稳定所述本级栅极驱动信号，所述第十六晶体管的第二通路端产生所述第二稳定信号，用于稳定所述本级栅极传递信号。

根据本发明的另一方面，提供一种显示装置，包括至少一个如上面任一项所述的栅极驱动电路。

本发明实施例的栅极驱动电路的有益效果是，通过在栅极驱动电路中增加一个削角模块，用于产生具有削角特征的栅极扫描信号，该具有削角特征的栅极扫描信号可以抑制显示面板上近端和远端电压馈通量的分散性，即减小近端和远端电压馈通量的电压差，进而减少显示图像的不均匀。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的特征和优点将更为清楚。

图1示出本发明实施例的显示装置的结构示意图。

图2示出本发明实施例的显示装置中栅极驱动电路的结构示意图。

图3示出本发明实施例的显示装置中第i级栅极驱动单元的示意框图。

图4示出本发明实施例的显示装置中的第i级栅极驱动单元的结构示意图。

图5示出本发明实施例的显示装置中的第i级栅极驱动单元的时序示意图。

图6示出本发明实施例的显示装置中的第i级栅极驱动单元在不同削角时间下的栅极驱动信号示意图。

图7示出本发明实施例的显示装置中的第i级栅极驱动单元在不同削角电压下的栅极驱动信号示意图。

具体实施方式

为了使本发明的目的和方案更加清楚，便于实施，下面将结合附图对本发明作进一步详细的说明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

图1示出本发明实施例的显示装置的结构示意图。

如图1所示，该显示装置包括时序控制电路1100、源极驱动电路1200、栅极驱动电路1300、显示面板1400，其中，栅极驱动电路1300可以与显示面板1400集成于同一基板上以形成集成栅极驱动结构。

时序控制电路1100用于对源极驱动电路1200和栅极驱动电路1300提供多个时钟信号以及启动信号(Start Vertical,STV)等控制信号，其中，启动信号可以是一帧的开启信号。源极驱动电路1200用于向显示面板1400提供源极驱动信号。栅极驱动电路1300用于向显示面板1400提供栅极驱动信号。

在以下对本发明实施例的描述中，如无特别说明，i为大于等于1且小于等于n的自然数。

图2示出本发明实施例的显示装置中栅极驱动电路的结构示意图。

如图2所示，该栅极驱动电路1300包括多级栅极驱动单元GIA[1]至GIA[n]。其中，各级栅极驱动单元分别具有前级驱动端，用于接收前级栅极驱动信号G[i-2]；前级传递端，用于接收前级栅极传递信号Z[i-2]；后级驱动端，用于接收后级栅极驱动信号G[i+2]；控制端，用于接收控制信号TC；时钟端，用于接收与每级栅极驱动单元对应的时钟信号CLK；第一时序端，用于接收第一时序信号V1；第二时序端，用于接收第二时序信号V2；第一参考端，用于接收第一参考信号VSQ；第二参考端，用于接收第二参考信号VGL；本级驱动端，用于输出本级栅极驱动信号G[i]；本级传递端，用于输出本级栅极传递信号Z[i]，其中，第一参考信号VSQ与第二参考信号VGL均为低电源参考信号。

如图2所示，第一级栅极驱动单元GIA[1]的前级驱动端与前级传递端接收的信号为时序控制电路直接提供或经源极驱动电路提供的第一启动信号STV1；第二级栅极驱动单元GIA[2]的前级驱动端与前级传递端接收的信号为时序控制电路直接提供或经源极驱动电路提供的第二启动信号STV2；第n-1级栅极驱动单元GIA[n-1]的后级驱动端接受的信号为时序控制电路直接提供或经源极驱动电路提供的第三启动信号STV3；第n级栅极驱动单元GIA[n]的后级驱动端接受的信号为时序控制电路直接提供或经源极驱动电路提供的第四启动信号STV4。

图3示出本发明实施例的显示装置中第i级栅极驱动单元的示意框图。

图4示出本发明实施例的显示装置中的第i级栅极驱动单元的结构示意图。需要说明的是，在本实施例中提及的晶体管均为N型薄膜晶体管，且各个晶体管的第一通路端和第二通路端可以互换(即漏极和源极可以互换)。但是本发明的实现不限于此。

如图3所示，该栅极驱动单元GIA[i]包括输入模块1310、下拉模块1320、稳定模块1330、削角模块1340以及输出模块1350。下面对第i级栅极驱动单元GIA[i]中各模块的连接关系与信号关系进行具体描述。

输入模块1310用于根据该级栅极驱动单元的前级驱动端接收到的前级栅极驱动信号G[i-2]、前级传递端接收到的前级栅极传递信号Z[i-2]、后级驱动端接收到后级栅极驱动信号G[i+2]以及时钟端接收到的对应本级栅极驱动单元的第三时钟信号CLK3提供第一节点Q1的电压，其中，输入模块1310的输出端与第一节点Q1相连。

削角模块1340用于根据该级栅极驱动单元的前级驱动端接收到的前级栅极驱动信号G[i-2]与该级栅极驱动单元的控制端接收到的控制信号TC产生削角信号，削角模块1340的输出端与第一节点Q1相连，根据削角信号调整第一节点Q1的电压。

输出模块1350的一输入端与第一节点Q1相连，根据第一节点Q1的电压与时钟端接收到的对应本级栅极驱动单元的第二时钟信号CLK2分别在本级驱动端产生本级栅极驱动信号G[i]、在本级传递端产生本级栅极传递信号Z[i]。

下拉模块1320中的一输入端与第一节点Q1相连，根据第一节点Q1的电压与第一参考信号VSQ，产生第一下拉信号ctrl1与第二下拉信号ctrl2。

稳定模块1330的两输入端分别接收第一下拉信号ctrl1与第二下拉信号ctrl2，同时根据该级栅极驱动单元的第一时序端接收的第一时序信号V1、该级栅极驱动单元的第二时序端接收的第二时序信号V2、该级栅极驱动单元的第一参考端接收的第一参考信号VSQ以及该级栅极驱动单元的第二参考端接收的第二参考信号VGL产生第一稳定信号stable1与第二稳定信号stable2，其中，第一稳定信号stable1用于稳定本级驱动端输出本级栅极驱动信号G[i]，第二稳定信号stable2用于稳定本级传递端输出本级栅极传递信号Z[i]。

如图3和图4所示，输入模块1310包括晶体管M1和晶体管M3。晶体管M1的栅极(即控制端)接收前级栅极传递信号Z[i-2]，晶体管M1的源极接收前级栅极驱动信号G[i-2]，晶体管M3的栅极接收后级栅极驱动信号G[i+2]，晶体管M3的源极接收第三时钟信号CLK3，晶体管M1、晶体管M3的漏极相连并提供第一节点Q1的电压。

削角模块1340包括晶体管M17，晶体管M17的栅极接收控制信号TC，晶体管M17的源极接收前级栅极驱动信号G[i-2]，晶体管M17的漏极与第一节点Q1相连，调整第一节点Q1的电压。

输出模块1350包括晶体管M2、晶体管M14以及第一电容C1，晶体管M2、晶体管M14的栅极以及第一电容C1第一端与第一节点Q1相连，晶体管M2、晶体管M14的源极接收第二时钟信号CLK2，晶体管M2的漏极与第一电容C1的第二端相连输出本级栅极驱动信号G[i]，晶体管M14的漏极输出本级栅极传递信号Z[i]。

下拉模块1320包括晶体管M12、晶体管M13，晶体管M12、晶体管M13的栅极与第一节点Q1相连以接收第一节点Q1的电压，晶体管M12、晶体管M13的源极接收第一参考信号VSQ，晶体管M12的漏极与第二节点Q2相连，产生第二节点的电压，输出第一下拉信号ctrl1，晶体管M13的漏极与第三节点Q3相连，产生第三节点Q3的电压，输出第二下拉信号ctrl2。

如图3和图4所示，其中，稳定模块1330包括第一稳定模块1331和第二稳定模块1332。

第一稳定模块1331包括晶体管M8、晶体管M10、晶体管M4、晶体管M6、晶体管M15，晶体管M8的栅极与源极相连接收第一时序信号V1，晶体管M8的漏极与第二节点Q2相连调整第二节点Q2的电压，晶体管M10的栅极接收第一时序信号V1，晶体管M10的源极接收第一参考信号VSQ，晶体管M10的漏极与第三节点Q3相连调整第三节点Q3的电压，晶体管M4、晶体管M6、晶体管M15的栅极与第二节点Q2相连接收第二节点Q2的电压，晶体管M4的源极接收第一参考信号VSQ，晶体管M4的漏极与第一节点Q1相连，调整第一节点Q1的电压，晶体管M6、晶体管M15的源极接收第二参考信号VGL，晶体管M6的漏极产生第一稳定信号stable1，用于稳定本级栅极驱动信号G[i]，晶体管M15的漏极产生第二稳定信号stable2，用于稳定本级栅极传递信号Z[i]。

第二稳定模块1332包括晶体管M9、晶体管M11、晶体管M5、晶体管M7、晶体管M16，晶体管M9的栅极与源极相连接收第二时序信号V2，晶体管M9的漏极与第三节点Q3相连调整第三节点Q3的电压，晶体管M11的栅极接收第二时序信号V2，晶体管M11的源极接收第一参考信号VSQ，晶体管M11的漏极与第二节点Q2相连调整第二节点Q2的电压，晶体管M5、晶体管M7、晶体管M16的栅极与第三节点Q3相连接收第三节点Q3的电压，晶体管M5的源极接收第一参考信号VSQ，晶体管M5的漏极与第一节点Q1相连，调整第一节点Q1的电压，晶体管M7、晶体管M16的源极接收第二参考信号VGL，晶体管M6的漏极产生第一稳定信号stable1，用于稳定本级栅极驱动信号G[i]，晶体管M16的漏极产生第二稳定信号stable2，用于稳定本级栅极传递信号Z[i]。

在本发明的实施例中，第一时序信号Vl与第二时序信号V2均为低频信号，第一时序信号Vl与第二时序信号V2的周期及占空比均相等、且第一时序信号Vl为高电平时，第二时序信号V2为低电平，第一时序信号Vl为低电平时，第二时序信号V2为高电平，从而使得第一稳定模块1331与第二稳定模块1332交替性地工作。具体地，例如第一时序信号Vl为高电平，第二时序信号V2为低电平，从而使得第二节点Q2能为高电平的情况如下所述。

其中，第二时钟信号CLK2与第三时钟信号CLK3的周期相同，第二时钟信号CLK2与第三时钟信号CLK3的占空比均为百分之五十，但第二时钟信号CLK2与第三时钟信号CLK3相差三分之一个周期的时间，因此当第二时钟信号CLK2由高电平变为低电平时即处于下降沿时，第三时钟信号CLK3为高电平。

每一级栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段、稳定阶段4个阶段:

预充电阶段:向前级的栅极驱动单元输出前级栅极传递信号Z[i-2]由低电平变为高电平，晶体管Ml导通，当前级栅极驱动信号G[i-2]由低电平变为高电平时，第一节点Q1通过导通的晶体管Ml被预充电，且由于前级栅极驱动单元输出的前级栅极驱动信号G[i-2]的跳变(由低电平变为高电平)使得晶体管Ml的源极与栅极之间的寄生电容藕合，使晶体管Ml的制端的电压被进一步拉高，晶体管Ml导通得更充分。而且，由于第一节点Q1被预充电，晶体管M2、晶体管M14、晶体管M12、晶体管M13均导通，第二节点Q2及第三节点Q3处的电压分别通过导通的晶体管M12、晶体管M13被拉低到第一参考低电压VSQ，因此，晶体管M4、晶体管M6、晶体管M15、晶体管M5、晶体管M7、晶体管M16均截止。

其中，本发明的晶体管Ml的栅极接收前级栅极传递信号Z[i-2]，晶体管Ml的源极接收前级栅极驱动信号G[i-2]，且前级栅极传递信号Z[i-2]由于其负载比前级栅极驱动信号G[i-2]的负载小，因此比前级栅极驱动信号G[i-2]略微早些跳变，使得晶体管Ml的源极与栅极之间的寄生电容能够藕合，第一节点Q1的电压被进一步拉高，从而使得第一节点Q1的预充电效果更好。

上拉阶段:第二时钟信号CLK2的电平由低变高时，由于在预充电阶段第一节点Q1已经被预充电，因此，晶体管M2、晶体管M14均导通，由于晶体管M2的导通，且由于第一电容Cl的自举作用，第一节点Q1处的电压被进一步拉高，使得晶体管M2导通地更加充分，从而使得本级栅极驱动单元输出的本级栅极驱动信号G[i]通过导通的晶体管M2被第二时钟信号CLK2拉高。同样地，第一节点Q1处电压的进一步拉高，使得晶体管M14导通地更加充分，从而使得本级栅极驱动单元输出的本级传递信号Z[i]通过导通的晶体管M14被第二时钟信号CLK2拉高。

其中，在本发明的实施方式中，可以直接采用晶体管M2的源极与栅极之间的寄生电容作为第一电容Cl，或者为了提升上拉效果，还可以在晶体管M2的栅极与源极之间设置独立存储电容，其中，该独立存储电容与晶体管M2的寄生电容并联并共同作为第一电容Cl，即第一电容Cl等于晶体管M2的寄生电容与独立的存储电容之和。

下拉阶段:第二时钟信号CLK2的电平由高变低时，由于在上拉阶段晶体管M2、M14均导通且此时第三时钟信号CLK3及后极栅极驱动信号G[i+3]为高电平，因此，本级栅极驱动单元输出的本级栅极驱动信号G[i]及本级栅极传递信号Z[i]分别通过导通的晶体管M2及导通的晶体管M14被第二时钟信号CLK2拉低，从而使得本级栅极驱动单元输出的本级栅极驱动信号G[i]及本级栅极传递信号Z[i]被迅速的拉低。此外，由于后级栅极驱动信号G[i+2]由低电平变为高电平，第三晶体管M3导通，因此，当第三时钟信号CLK3由高电平变为低电平时，第一节点Q1通过导通的第三晶体管M3被第三时钟信号CLK3拉低。

其中，本发明的第三晶体管M3的控制端接收后极栅极驱动信号G[i+3]，而非接收由于负载较小而造成藕合噪声相对较大的后极栅极传递信号Z[i+3]，从而使得晶体管M3能更稳定的工作，进而使得栅极驱动电路的稳定性更高。

稳定阶段:在下拉阶段时，本级栅极驱动单元输出的本级栅极驱动信号G[i]及本级栅极传递信号Z[i]分别通过导通的晶体管M2及导通的晶体管M14被第二时钟信号CLK2拉低，且第一节点Q1的电压通过导通的晶体管M3被拉低。因此，在后续的时间内，即稳定阶段，需要使第一节点Q1、本级栅极驱动单元的栅极传递信号Z[i]、本级栅极驱动单元输出的本级栅极驱动信号G[i]维持在低电平，从而获得理想的波形。

但是，由于第二时钟信号CLK2为时钟信号，其在后续的时间内(即稳定阶段之后)还会不停地产生脉冲，将会对本级栅极驱动单元输出的栅极传递信号Z[i]及本级栅极驱动单元输出的本级栅极驱动信号G[i]产生影响，为了消除这些影响，本发明实施例利用第一稳定模块及第二稳定模块来进行改善。

具体地，在后续的时间内，当第二时钟信号CLK2由低变高时，由于晶体管M2在第一节点Q1与第二时钟信号CLK2之间存在寄生电容，第一节点Q1会被寄生电容藕合而产生噪声，但当第一时序信号Vl为高电平时，晶体管M8、晶体管M10导通，从而使得第二节点Q2通过导通的晶体管M8被拉高，第三节点Q3通过导通的晶体管M10被拉低，进而使得晶体管M4、晶体管M6、晶体管M15均导通，而晶体管M15、晶体管M7、晶体管M16均截止，从而使得第一节点Q1通过导通的晶体管M4被拉低、本级栅极驱动单元输出的本级栅极驱动信号G[i]通过导通的晶体管M6被拉低，本级栅极驱动单元输出的本级栅极传递信号Z[i]通过导通的晶体管M15被拉低。

其中，在本发明的实施方式中，在稳定阶段，第一时序信号Vl与第二时序信号V2的相位始终相反，从而使得第二节点Q2与第三节点Q3的电压能交替性的为高电平，从而使得晶体管M4、晶体管M6、晶体管M15与晶体管M5、晶体管M7、晶体管M16交替性的工作，在保证栅极驱动电路稳定性的同时，减少阀值漂移带来的影响，保证栅极驱动电路的可靠性。

因此，尽管受第二时钟信号CLK2高电平的影响，第一节点Q1、本级栅极驱动单元的栅极传递信号Z[i]、本级栅极驱动单元输出的本级栅极驱动信号G[i]会被拉高，但是，下拉模块1320与稳定模块1330中晶体管的作用，其可以使第一节点Q1、本级栅极驱动单元的栅极传递信号Z[i]、本级栅极驱动单元输出的本级栅极驱动信号G[i]维持在低电平。

图5示出本发明实施例的显示装置中的第i级栅极驱动单元的时序示意图。

如图5所示，晶体管M17用于在下拉阶段时，通过在晶体管M17的栅极输入高电平的控制信号TC,使晶体管M17导通，此时，晶体管M17的源极接受的前级栅极驱动信号G[i-2]为低电平信号，晶体管M17的漏极与第一节点Q1相连，用于在T1时段对第一节点Q1的电压进行下拉，因此，第一节点Q1的电压下降的更加迅速，故产生的栅极驱动信号G[i]末端被下拉，使得该栅极驱动信号G[i]左右两端的最高电压VGH1与削角电压VGH2的高度差一致，形成末端具有削角波形的栅极驱动信号G[i]。

图6示出本发明实施例的显示装置中的第i级栅极驱动单元在不同削角时间下的栅极驱动信号示意图。

如图6所示，在不同的削角时间下，产生栅极驱动信号G[i]末端的削角波形有所不同，其中，削角时间通过调整控制信号TC的高电平时间来实现，具体地，在下拉阶段，控制信号TC的高电平时间越长，晶体管M17导通的时间越长，第一节点Q1的电压被下拉的速度越快，产生栅极驱动信号G[i]末端的削角波形越明显。

图7示出本发明实施例的显示装置中的第i级栅极驱动单元在不同削角电压下的栅极驱动信号示意图。

如图7所示，在不同的削角电压下，产生栅极驱动信号G[i]末端的削角波形有所不同，其中，削角电压VGH2可以通过调节晶体管M17的尺寸来实现，晶体管M17的尺寸越大，第一节点Q1的电压被下拉的速度越快，削角电压VGH2越低，使栅极驱动信号G[i]最高电压VGH1与削角电压VGH2的差值越大，产生栅极驱动信号G[i]末端的削角波形越明显。

根据本发明的另一方面，还提供了一种显示装置，包括至少一个上述任一种栅极驱动电路。

本发明实施例的栅极驱动电路的有益效果是，通过在栅极驱动电路中增加一个削角模块，用于产生具有削角特征的栅极扫描信号，该具有削角特征的栅极扫描信号可以抑制显示面板上近端和远端电压馈通量的分散性，即减小近端和远端电压馈通量的电压差，进而减少显示图像的不均匀。

在上文中描述了本发明的许多特定的细节，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。

Claims (7)

1.一种栅极驱动电路，包括多级栅极驱动单元，其特征在于，每级所述栅极驱动单元包括：第一晶体管、第二晶体管、第三晶体管、第十四晶体管以及单晶体管削角模块，

所述第一晶体管的控制端接收前级栅极传递信号，所述第一晶体管的第一通路端接收前级栅极驱动信号，所述第一晶体管的第二通路端与第一节点相连，

所述第三晶体管 的控制端接收后级栅极驱动信号，所述第三晶体管的第一通路端接收第三时钟信号，所述第三晶体管的第二通路端与所述第一节点相连，

所述第二晶体管的控制端与所述第一节点相连，所述第二晶体管的第一通路端接收第二时钟信号，所述第二晶体管的第二通路端输出本级栅极驱动信号，

所述第十四晶体管的控制端与所述第一节点相连，所述第十四晶体管的第一通路端接收所述第二时钟信号，所述第二晶体管的第二通路端输出本级栅极传递驱动信号，

所述单晶体管削角模块仅包括第十七晶体管，所述第十七晶体管的控制端接收控制信号，所述第十七晶体管的第一通路端接收所述前级栅极驱动信号，所述第十七晶体管的第二通路端与所述第一节点相连，

其中，所述单晶体管削角模块用于调整所述第一节点电压以调整所述本级栅极驱动信号，

在预充电阶段与上拉阶段，所述控制信号保持低电平以关断所述第十七晶体管。

2.根据权利要求1所述的栅极驱动电路，其特征在于，每级所述栅极驱动单元还包括：稳定模块、第十二晶体管以及第十三晶体管，

所述第十二晶体管的控制端与所述第一节点相连，所述第十二晶体管的第一通路端接收第一参考信号，所述第十二晶体管的第二通路端输出第一下拉信号，

所述第十三晶体管的控制端与所述第一节点相连，所述第十三晶体管的第一通路端接收第一参考信号，所述第十三晶体管的第二通路端输出第二下拉信号，

所述稳定模块，与所述第一节点相连，用于根据所述第一节点的电压、所述第一下拉信号、所述第二下拉信号、第一时序信号、第二时序信号、所述第一参考信号与第二参考信号向所述第二晶体管的第二通路端提供第一稳定信号、向所述第十四晶体管的第二通路端提供第二稳定信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述稳定模块包括第一稳定模块与第二稳定模块，

所述第一稳定模块与所述第二稳定模块交替工作，以用于稳定所述本级栅极驱动信号与所述本级栅极传递信号。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第十二晶体管的第二通路端与第二节点相连，所述第一稳定模块包括：第八晶体管、第十晶体管、第四晶体管、第六晶体管以及第十五晶体管，

所述第八晶体管的控制端与第一通路端相连接收所述第一时序信号，所述第八晶体管的第二通路端与所述第二节点相连，

所述第十晶体管的控制端接收所述第一时序信号，所述第十晶体管的第一通路端与接收所述第一参考信号，所述第十晶体管的第二通路端与第三节点相连，

所述第四晶体管的控制端与所述第二节点相连，所述第四晶体管的第一通路端与所述第一节点相连，所述第四晶体管的第二通路端接收所述第一参考信号，

所述第六晶体管的控制端与所述第二节点相连，所述第六晶体管的第一通路端接收所述第二参考信号，所述第六晶体管的第二通路端与所述第二晶体管的第二通路端相连，以提供所述第一稳定信号，

所述第十五晶体管的控制端与所述第二节点相连，所述第十五晶体管的第一通路端接收所述第二参考信号，所述第十五晶体管的第二通路端与所述第十四晶体管的第二通路端相连，以提供所述第二稳定信号。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第十三晶体管的第二通路端与所述第三节点相连，所述第二稳定模块包括：第九晶体管、第十一晶体管、第五晶体管、第七晶体管以及第十六晶体管，

所述第九晶体管的控制端与第一通路端相连接收所述第二时序信号，所述第九晶体管的第二通路端与所述第三节点相连，

所述第十一晶体管的控制端接收所述第二时序信号，所述第十一晶体管的第一通路端接收所述第一参考信号，所述第十一晶体管的第二通路端与所述第二节点相连，

所述第五晶体管的控制端与所述第三节点相连，所述第五晶体管的第一通路端与接收所述第一参考信号，所述第五晶体管的第二通路端与所述第一节点相连，

所述第七晶体管的控制端与所述第三节点相连，所述第七晶体管的第一通路端接收所述第一参考信号，所述第七晶体管的第二通路端与所述第二晶体管的第二通路端相连，以提供所述第一稳定信号，

所述第十六晶体管的控制端与所述第三节点相连，所述第十六晶体管的第一通路端接收所述第二参考信号，所述第十六晶体管的第二通路端与所述第十四晶体管的第二通路端相连，以提供所述第二稳定信号。

6.根据权利要求1至5任一项所述的栅极驱动电路，其特征在于，每级所述栅极驱动单元还包括第一电容，所述第一电容的第一端与所述第一节点相连，所述第一电容的第二端与所述第二晶体管的第二通路端相连。

7.一种显示装置，其特征在于，包括至少一个如权利要求1至6任一项所述的栅极驱动电路。

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