TWI407400B - 液晶顯示器、平面顯示器及其閘極驅動方法 - Google Patents

液晶顯示器、平面顯示器及其閘極驅動方法 Download PDF

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Description

液晶顯示器、平面顯示器及其閘極驅動方法
本發明是有關於顯示器領域之技術，且特別是有關於一種液晶顯示器、平面顯示器及其閘極驅動方法。
圖1為一種面板的示意圖。如圖1所示，此面板包括有多條閘極線(如標示G1~Gm所示)、多條源極線(如標示S1~Sn所示)、多個電晶體102及多個像素104。其中，m及n皆為自然數。由圖1所示的像素耦接方式可知，在此種面板中，同一列(row)的像素乃是被分別耦接至二條不同的閘極線。
圖2繪示傳統的閘極驅動脈衝時序，運用於圖1所示的面板。請參照圖2，每一個閘極驅動脈衝(如標示202所示)皆用以開啟對應的像素，以便讓這些開啟的像素進行充電而載入對應的資料電壓，從而顯示所需畫面。然而，由於顯示器不斷地朝高解析度與高畫質的方向發展，使得閘極驅動脈衝的脈寬也必須跟著縮短，因而逐漸壓縮到像素的充電時間。如此一來，圖2所示的傳統驅動技術對於像素的充電能力便顯得不足。因此，有一種採用預充電(pre-charge)的驅動技術便被發展出來，如圖3所示。
圖3繪示另一種閘極驅動脈衝時序。請參照圖3，此種驅動技術乃是增加閘極驅動脈衝的脈寬，並使相鄰二閘極驅動脈衝在時間上的部分重疊。由於脈寬的增加，這種新型驅動技術對於像素的充電能力較舊有技術對於像素的充電能力來得強。然而，這種新型驅動技術會使得同一像素列中之相鄰二像素的亮度不同，因而降低了顯示畫面的品質，以圖4來說明之。
圖4為圖3所述技術之缺點的說明圖。此圖繪示有閘極線Gk與Gk+1、源極線Sj與Sj+1、電晶體406與416、像素408與 414。其中k、j皆為自然數。另外，此圖還繪示有寄生電容(parasitic capacitance)410、412、418與420。至於標示402與404則是分別提供至閘極線Gk與Gk+1的閘極驅動脈衝。如圖4所示，在閘極驅動脈衝402的致能期間，閘極驅動脈衝404被傳送至閘極線Gk+1，以開啟像素414。在像素408與414開啟的期間，就可分別對這二個像素載入對應的資料電壓。然而，像素408所載入的資料電壓會因為寄生電容的耦合作用而受到影響，而像素414所載入的資料電壓也會因為寄生電容的耦合作用而受到影響，詳細說明如下。
當閘極驅動脈衝402的致能期間結束時，閘極線Gk上的電位就會由高電位轉低電位，因此閘極線Gk會透過寄生電容410的耦合作用而將像素408所載入的資料電壓下拉。隨後，閘極驅動脈衝404的致能期間也跟著結束，閘極線Gk+1上的電位也會由高電位轉低電位，故閘極線Gk+1會透過寄生電容420的耦合作用而將像素414所載入的資料電壓下拉，並且閘極線Gk+1也會透過寄生電容412的耦合作用而將像素408所載入的資料電壓再次下拉。因此可知，在顯示同一畫面時，像素408與414所載入之資料電壓被下拉的次數會不同，因而造成這二個像素之亮度的差異。
本發明的目的就是在提供一種平面顯示器，其所採用之閘極驅動脈衝的脈寬不必縮短，且像素亮度受影響的程度也相近。
本發明的另一目是提供一種閘極驅動方法，其可使平面顯示器所採用之閘極驅動脈衝的脈寬不必縮短，且平面顯示器之像素亮度受影響的程度也相近。
本發明提出一種平面顯示器，其包括有相鄰設置的一像素列及第二像素列、相鄰設置的第一閘極線及第二閘極線、第三閘極線及閘極驅動電路。每一第一像素列與第二像素列包括有多個像素。第一像素列設置於第一閘極線與第二閘極線之間，且第一閘極線用以決定是否開啟第一像素列之像素中的一部分，而第二閘極線用以決定是否開啟第一像素列之像素中的另一部分。第三閘極線與第二閘極線相鄰設置，以致於第二閘極線位於第一閘極線與第三閘極線之間，且第三閘極線用以決定是否開啟第二像素列之像素的一部分。閘極驅動電路用以向第一閘極線、第二閘極線及第三閘極線分別提供第一閘極驅動脈衝、第二閘極驅動脈衝及第三閘極驅動脈衝。其中，第一閘極驅動脈衝與第二閘極驅動脈衝在時間上互不重疊，第三閘極驅動脈衝與第一閘極驅動脈衝及第二閘極驅動脈衝中之一者存在時間上的部分重疊。
本發明另提出一種閘極驅動方法，適用於具前述驅動架構之平面顯示器，而所述平面顯示器包括有相鄰設置的第一像素列及第二像素列、相鄰設置的第一閘極線及第二閘極線、第三閘極線。每一第一像素列與第二像素列包括有多個像素。第一像素列設置於第一閘極線與第二閘極線之間，且第一閘極線用以決定是否開啟第一像素列之像素中的一部分，而第二閘極線用以決定是否開啟第一像素列之像素中的另一部分。第三閘極線與第二閘極線相鄰設置，以致於第二閘極線位於第一閘極線與第三閘極線之間，且第三閘極線用以決定是否開啟第二像素列之像素的一部分。所述的閘極驅動方法包括有下列步驟：產生第一閘極驅動脈衝、第二閘極驅動脈衝及第三閘極驅動脈衝；以及將第一閘極驅動脈衝、第二閘極驅動脈衝及第三閘極 驅動脈衝分別提供至第一閘極線、第二閘極線及第三閘極線。其中，第一閘極驅動脈衝與第二閘極驅動脈衝在時間上互不重疊，第三閘極驅動脈衝與第一閘極驅動脈衝及第二閘極驅動脈衝中之一者存在時間上的部分重疊。
依照本發明一實施例所述，上述之平面顯示器可以是一液晶顯示器。
本發明乃是藉由在同一像素列中，將耦接不同閘極線之像素的導通時間分開，使得像素所載入之資料電壓被下拉的次數相同。因此，平面顯示器所採用之閘極驅動脈衝的脈寬不必縮短，且像素亮度受影響的程度也相近。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
第一實施例
此實施例乃是採用一個新式的閘極驅動電路來進行操作，以圖5來說明之。圖5為依照本發明一實施例之平面顯示器的示意圖。在本實施例中，此平面顯示器可以是一液晶顯示器。此平面顯示器包括有多條閘極線(如標示G1~G8所示)、多條源極線(如標示S1~S2所示)、多個電晶體502、多個像素504及閘極驅動電路506。這些閘極線、源極線、電晶體及像素的耦接方式與圖1所示的耦接方式相同。如圖5所示，閘極線G1與G2用以耦接像素列1中的像素，閘極線G3與G4用以耦接像素列2中的像素，閘極線G5與G6用以耦接像素列3中的像素，而閘極線G7與G8用以耦接像素列4中的像素。由此可知，這些像素列乃是相鄰設置，且同一列的像素乃是被分別耦接至二條不同的閘極線。
至於閘極驅動電路506，其用以依據起始脈衝ST、時脈訊號CK1及CK2產生閘極驅動脈衝520~534，並將產生的閘極驅動脈衝分別提供至閘極線G1~G8。在此例中，閘極驅動電路506乃是採用閘極陣列(gate driver on array,GOA)電路來實現，當然，閘極驅動電路506也可以是採用閘極驅動積體電路(gate driver IC)來實現。而由圖中所示的閘極驅動脈衝時序可知，閘極驅動脈衝520與522於時間上互不重疊，閘極驅動脈衝524與526於時間上互不重疊，閘極驅動脈衝528與530於時間上互不重疊，而閘極驅動脈衝532與534於時間上也互不重疊。換句話說，在同一像素列中，耦接不同閘極線之像素的導通時間會被隔開。而如此一來，平面顯示器所採用之閘極驅動脈衝的脈寬也不必縮短。以圖6來說明這麼做的好處。
圖6為圖5所述技術之優點的說明圖。此圖繪示有閘極線Gk與Gk+1、源極線Sj與Sj+1、電晶體606與616、像素608與614。其中k、j皆為自然數。另外，此圖還繪示有寄生電容(parasitic capacitance)610、612、618與620。至於標示602與604則是分別提供至閘極線Gk與Gk+1的閘極驅動脈衝。如圖6所示，在閘極驅動脈衝602的致能期間結束時，閘極驅動脈衝604才會被傳送至閘極線Gk+1。因此，對於像素608而言，其所載入的資料電壓只會在閘極驅動脈衝602的致能期間結束時被下拉一次；而對於像素614而言，其所載入的資料電壓只會在閘極驅動脈衝604的致能期間結束時被下拉一次。因此可知，在顯示同一畫面時，像素608與614所載入之資料電壓被下拉的次數會相同，因而這二個像素之亮度受影響的程度相近。也就是說，利用這樣的操作方式可以使平面顯示器的畫素亮度具有較高的均勻性，進而得到較佳的畫面品質。
請再參照圖5，以便說明閘極驅動電路506如何產生閘極驅動脈衝520~534。如圖5所示，閘極驅動電路506包括有多條輸出線(如標示L1~L8所示)與多個級聯耦接(cascade coupling)的級(如標示級1~級8所示)。所述的這些級即是一般所熟知的移位暫存器(shift register)。輸出線L1~L8的其中一端分別電性耦接閘極線G1~G8，而特別的是，輸出線L2的另一端乃是電性耦接至級3的閘極驅動脈衝輸出端，輸出線L3的另一端乃是電性耦接至級2的閘極驅動脈衝輸出端，輸出線L6的另一端乃是電性耦接至級7的閘極驅動脈衝輸出端，而輸出線L7的另一端乃是電性耦接至級6的閘極驅動脈衝輸出端。也就是說，輸出線L2跨越輸出線L3，而輸出線L6跨越輸出線L7。
由於第i個級所產生的閘極驅動脈衝在時序上，會領先第i+1個級所產生的閘極驅動脈衝長達一半的脈衝致能時間(i為1~7之自然數),因此按照前述的輸出線耦接方式，就會使得耦接同一像素列的閘極線在接收閘極驅動脈衝的時間上完全錯開。如此一來，在同一像素列中，耦接不同閘極線之像素的導通時間也就會被隔開。
值得一提的是，由於閘極驅動脈衝524的上升緣(rising edge)介於閘極驅動脈衝520及522這二者的上升緣之間，而閘極驅動脈衝524的下降緣(falling edge)介於閘極驅動脈衝520及522這二者的下降緣之間，故閘極驅動脈衝524會與閘極驅動脈衝520及522這二者存在時間上的部分重疊。同理，閘極驅動脈衝522、524及526也會有類似的情形。此外，由上述輸出線的耦接方式亦可知，閘極驅動脈衝520~534的時序是以每四個為一循環來做變化，故閘極驅動脈衝528~534在時間上的重疊方式與閘極驅動脈衝520~526在時間上的重疊方 式相同。
第二實施例
由第一實施例的教示可知，透過變更輸出線L1~L8的耦接方式，就可以進一步改變閘極線G1~G8接收閘極驅動脈衝的順序。同理，圖5所示的平面晶顯示器亦可以是改採用一個傳統的閘極驅動電路，只要變更閘極驅動電路與閘極線G1~G8間之走線(trace)的耦接方式，亦可以進一步改變閘極線G1~G8接收閘極驅動脈衝的順序。
第三實施例
此實施例乃是採用二個傳統的閘極陣列電路來進行操作，以圖7來說明之。圖7為採用二個傳統閘極陣列電路來進行操作的說明圖。如圖所示，標示750表示為閘極驅動電路，此閘極驅動電路750包括有閘極陣列電路751與752。當然，閘極驅動電路750也可以是採用二個閘極驅動積體電路來實現。閘極陣列電路751與752各用以產生四個在時間上互不重疊的閘極驅動脈衝(如標示702~716所示)，且閘極陣列電路751與752所產生之閘極驅動脈衝的時序為相同。接著，將閘極驅動脈衝710~716延遲一半的脈衝致能時間(如標示710a~716a所示)，並將閘極驅動脈衝702~708及710a~716a依序劃分為四組，每組具有二個閘極驅動脈衝。然後，將第二組(即閘極驅動脈衝706與708)與第三組(即閘極驅動脈衝710a與712a)這二個組別的排列順序對調，以形成如圖5所示般的閘極驅動脈衝時序。
在此例中，將上述第二組與第三組之排列順序對調的方 式，可以是採用如第二實施例所述，藉由變更走線的耦接方式來達到。
第四實施例
由第三實施例的教示可知，圖7所述的各項操作亦可整合在閘極驅動電路750中，只要在閘極驅動電路750中增加一些適當的電路便可以實現。
第五實施例
此實施例為第一實施例之其中一擴展，如圖8所示。圖8為依照本發明另一實施例之平面顯示器的示意圖。在本實施例中，平面顯示器也可以是一液晶顯示器，亦可以是電泳式顯示器(electrophoretic display,EDP)等其他形式的顯示器。此平面顯示器包括有多條閘極線(如標示G1~G12所示)、多條源極線(如標示S1~S2所示)、多個電晶體802、多個像素804及閘極驅動電路806。閘極驅動電路806包括有多條輸出線(如標示L1~L12所示)與多個級聯耦接的級(如標示級1~級12所示)。此閘極驅動電路806用以輸出閘極驅動脈衝820~842。而藉由輸出線L1~L12的耦接方式可知，此實施例與第一實施例的不同之處在於，這個實施例之閘極驅動脈衝820~842的時序是以每六個為一循環來做變化，故閘極驅動脈衝832~842在時間上的重疊方式與閘極驅動脈衝820~830在時間上的重疊方式相同。
統合上述各實施例之教示，可以歸納出一個基本的操作方式，如圖9所示。圖9為依照本發明一實施例之閘極驅動方法，適用於具前述驅動架構之平面顯示器。所述之平面顯示器包括 有相鄰設置的第一像素列及第二像素列、相鄰設置的第一閘極線及第二閘極線、第三閘極線。每一第一像素列與第二像素列包括有多個像素。第一像素列設置於第一閘極線與第二閘極線之間，且第一閘極線用以決定是否開啟第一像素列之像素中的一部分，而第二閘極線用以決定是否開啟第一像素列之像素中的另一部分。第三閘極線與第二閘極線相鄰設置，以致於第二閘極線位於第一閘極線與第三閘極線之間，且第三閘極線用以決定是否開啟第二像素列之像素的一部分。所述的閘極驅動方法包括有下列步驟：首先，產生第一閘極驅動脈衝、第二閘極驅動脈衝及第三閘極驅動脈衝，其中，第一閘極驅動脈衝與第二閘極驅動脈衝在時間上互不重疊，而第三閘極驅動脈衝與第一閘極驅動脈衝及第二閘極驅動脈衝中之一者存在時間上的部分重疊(如步驟S902所示)。接著，將第一閘極驅動脈衝、第二閘極驅動脈衝及第三閘極驅動脈衝分別提供至第一閘極線、第二閘極線及第三閘極線(如步驟S904所示)。
綜上所述，本發明乃是藉由在同一像素列中，將耦接不同閘極線之像素的導通時間分開，使得像素所載入之資料電壓被下拉的次數相同。因此，平面顯示器所採用之閘極驅動脈衝的脈寬不必縮短，且像素亮度受影響的程度也相近。值得一提的是，在上述實施例中，雖然是以液晶顯示器來舉例說明，但是本發明所提出的驅動方法亦可以用來改善有機發光顯示器、電泳式顯示器、可撓式顯示器(flexible display)或是具有觸控功能之觸控螢幕顯示器(touchscreen active matrix display)等平面顯示器。藉由在同一像素列中，將耦接不同閘極線之像素的導通時間分開，以提高畫面品質。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定 本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、406、416、502、606、616、802‧‧‧電晶體
104、408、414、504、608、614、804‧‧‧像素
202、402、404、520~534、602、604、702~716、710a~716a、820~842‧‧‧閘極驅動脈衝
410、412、418、420、610、612、618、620‧‧‧寄生電容
506、750、806‧‧‧閘極驅動電路
751、752‧‧‧閘極陣列電路
CK1、CK2‧‧‧時脈訊號
G1~Gm、Gk、Gk+1‧‧‧閘極線
L1~L12‧‧‧輸出線
S902、S904‧‧‧步驟
S1~Sn、Sj、Sj+1‧‧‧源極線
ST‧‧‧起始脈衝
圖1為一種面板的示意圖。
圖2繪示傳統的閘極驅動脈衝時序。
圖3繪示另一種閘極驅動脈衝時序。
圖4為圖3所述技術之缺點的說明圖。
圖5為依照本發明一實施例之平面顯示器的示意圖。
圖6為圖5所述技術之優點的說明圖。
圖7為採用二個傳統閘極陣列電路來進行操作的說明圖。
圖8為依照本發明另一實施例之平面顯示器的示意圖。
圖9為依照本發明一實施例之閘極驅動方法。
S902、S904‧‧‧步驟

Claims (15)

  1. 一種平面顯示器，包括：相鄰設置的一第一像素列及一第二像素列，每一該第一像素列與該第二像素列包括多個像素；相鄰設置的一第一閘極線及一第二閘極線，該第一像素列設置於該第一閘極線與該第二閘極線之間，該第一閘極線用以決定是否開啟該第一像素列之該些像素中的一部分，該第二閘極線用以決定是否開啟該第一像素列之該些像素中的另一部分；一第三閘極線，與該第二閘極線相鄰設置以致於該第二閘極線位於該第一閘極線與該第三閘極線之間，該第三閘極線用以決定是否開啟該第二像素列之該些像素的一部分；以及一閘極驅動電路，該閘極驅動電路用以向該第一閘極線、該第二閘極線及該第三閘極線分別提供一第一閘極驅動脈衝、一第二閘極驅動脈衝及一第三閘極驅動脈衝；其中，該第一閘極驅動脈衝與該第二閘極驅動脈衝在時間上互不重疊，該第三閘極驅動脈衝與該第一閘極驅動脈衝及該第二閘極驅動脈衝中之一者存在時間上的部分重疊。
  2. 如申請專利範圍第1項所述之平面顯示器，其中該閘極驅動電路係一閘極陣列電路，該閘極陣列電路包括多個級聯耦接的級，該第一閘極驅動脈衝、該第二閘極驅動脈衝及該第三閘極驅動脈衝由該些級中的三個級提供；其中，提供該第二閘極驅動脈衝之該級之與該第二閘極線相電性耦接之輸出線跨越提供該第三閘極驅動脈衝之該級之與該第三閘極線相電性耦接之另一輸出線。
  3. 如申請專利範圍第2項所述之平面顯示器，其中提供該第二閘極驅動脈衝之該級與提供該第三閘極驅動脈衝之該 級相鄰。
  4. 如申請專利範圍第3項所述之平面顯示器，其中提供該第二閘極驅動脈衝之該級係提供該第三閘極驅動脈衝之該級的後一級。
  5. 如申請專利範圍第1項所述之平面顯示器，其中該閘極驅動電路包括一第一閘極陣列電路及一第二閘極陣列電路，每一該第一閘極陣列電路與該第二閘極陣列電路用以產生多個互不重疊的閘極驅動脈衝；該第一閘極驅動脈衝及該第二閘極驅動脈衝由該第一閘極陣列電路提供，該第三閘極驅動脈衝由該第二閘極陣列電路提供。
  6. 如申請專利範圍第1項所述之平面顯示器，其中該閘極驅動電路係一閘極驅動積體電路。
  7. 如申請專利範圍第1項所述之平面顯示器，其中該閘極驅動電路包括一第一閘極驅動積體電路及一第二閘極驅動積體電路，每一該第一閘極驅動積體電路與該第二閘極驅動積體電路用以產生多個互不重疊的閘極驅動脈衝；該第一閘極驅動脈衝及該第二閘極驅動脈衝由該第一閘極驅動積體電路提供，該第三閘極驅動脈衝由該第二閘極驅動積體電路提供。
  8. 如申請專利範圍第1項所述之平面顯示器，係包含液晶顯示器、有機發光顯示器、電泳式顯示器、可撓式顯示器或觸控螢幕顯示器。
  9. 一種閘極驅動方法，適用於具一驅動架構之平面顯示器，該平面顯示器包括：相鄰設置的一第一像素列及一第二像素列，每一該第一像素列與該第二像素列包括多個像素；相鄰設置的一第一閘極線及一第二閘極線，該第一像素列 設置於該第一閘極線與該第二閘極線之間，該第一閘極線用以決定是否開啟該第一像素列之該些像素中的一部分，該第二閘極線用以決定是否開啟該第一像素列之該些像素中的另一部分；以及一第三閘極線，與該第二閘極線相鄰設置以致於該第二閘極線位於該第一閘極線與該第三閘極線之間，該第三閘極線用以決定是否開啟該第二像素列之該些像素的一部分；該閘極驅動方法包括步驟：產生一第一閘極驅動脈衝、一第二閘極驅動脈衝及一第三閘極驅動脈衝；以及將該第一閘極驅動脈衝、該第二閘極驅動脈衝及該第三閘極驅動脈衝分別提供至該第一閘極線、該第二閘極線及該第三閘極線；其中，該第一閘極驅動脈衝與該第二閘極驅動脈衝互不重疊，該第三閘極驅動脈衝與該第一閘極驅動脈衝及該第二閘極驅動脈衝中之一者存在時間上的部分重疊。
  10. 如申請專利範圍第9項所述之閘極驅動方法，其中該第三閘極驅動脈衝開始提供之時間點先於該第二閘極驅動脈衝開始提供之時間點而後於該第一閘極驅動脈衝開始提供之時間點。
  11. 如申請專利範圍第9項所述之閘極驅動方法，其中該第三閘極驅動脈衝開始提供之時間點後於該第一閘極驅動脈衝之時間點及該第二閘極驅動脈衝開始提供之時間點。
  12. 如申請專利範圍第9項所述之閘極驅動方法，其中該第一閘極驅動脈衝、該第二閘極驅動脈衝及該第三閘極驅動脈衝由同一閘極陣列電路產生。
  13. 如申請專利範圍第9項所述之閘極驅動方法，其中該第一閘極驅動脈衝、該第二閘極驅動脈衝及該第三閘極驅動脈衝由同一閘極驅動積體電路產生。
  14. 如申請專利範圍第9項所述之閘極驅動方法，其中該第一閘極驅動脈衝及該第二閘極驅動脈衝由一第一閘極陣列電路產生，該第三閘極驅動脈衝由一第二閘極陣列電路產生。
  15. 如申請專利範圍第9項所述之閘極驅動方法，其中該第一閘極驅動脈衝及該第二閘極驅動脈衝由一第一閘極驅動積體電路產生，該第三閘極驅動脈衝由一第二閘極驅動積體電路產生。
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