JPH09284112A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH09284112A JPH09284112A JP8095015A JP9501596A JPH09284112A JP H09284112 A JPH09284112 A JP H09284112A JP 8095015 A JP8095015 A JP 8095015A JP 9501596 A JP9501596 A JP 9501596A JP H09284112 A JPH09284112 A JP H09284112A
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- Japan
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- power supply
- terminal
- inverter circuit
- circuit
- transistor
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Abstract
(57)【要約】
【課題】パルス発生後の電流を抑えて消費電力を低減す
ることができる新規の半導体集積回路を提供すること。 【解決手段】電源端子と接地端子の間に接続したインバ
ータ回路と、ゲート及びドレインを電源端子に接続し、
ソースをインバータ回路の入力端子に接続した第１のト
ランジスタと、ゲートをインバータ回路の出力端子に接
続し、ドレインをインバータ回路の入力端子に接続し、
ソースを接地端子に接続した第２のトランジスタとから
なるパルス供給回路を備える。 【効果】パルス発生後に第２のトランジスタが非導通状
態になり、消費電流を著しく下げることができる。
ることができる新規の半導体集積回路を提供すること。 【解決手段】電源端子と接地端子の間に接続したインバ
ータ回路と、ゲート及びドレインを電源端子に接続し、
ソースをインバータ回路の入力端子に接続した第１のト
ランジスタと、ゲートをインバータ回路の出力端子に接
続し、ドレインをインバータ回路の入力端子に接続し、
ソースを接地端子に接続した第２のトランジスタとから
なるパルス供給回路を備える。 【効果】パルス発生後に第２のトランジスタが非導通状
態になり、消費電流を著しく下げることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス発生回路を
備えた半導体集積回路に関する。
備えた半導体集積回路に関する。
【０００２】
【従来の技術】レジスタ回路は、記憶回路や論理回路等
の半導体集積回路に一般的に用いられる一時記憶回路の
一種である。同回路は、その使用目的上、電源投入の都
度空きの状態にリセットされる必要がある。そのため、
通常、リセット用のパルスを生成するパルス発生回路が
集積回路に備えられる。パルス発生回路は、電源投入の
瞬間にのみパルスを発生する。
の半導体集積回路に一般的に用いられる一時記憶回路の
一種である。同回路は、その使用目的上、電源投入の都
度空きの状態にリセットされる必要がある。そのため、
通常、リセット用のパルスを生成するパルス発生回路が
集積回路に備えられる。パルス発生回路は、電源投入の
瞬間にのみパルスを発生する。
【０００３】従来のパルス発生回路の例を図３に、その
動作波形と消費電流の変化を図４に示す。図３におい
て、パルスはインバータ回路３０１から出力され、同回
路をＮＭＯＳ（N type Metal Oxide Semiconductor）ト
ランジスタ１０１が駆動する。トランジスタ１０１は、
ゲートとドレインが電源端子１に接続され、ソースがイ
ンバータ回路３０１の入力端子２０１に接続されてい
る。電源投入時に、電源端子１の電圧Ｖｃｃが低電位か
ら高電位に遷移して、トランジスタ１０１のゲートとソ
ースの間の電位が同トランジスタの閾値電圧のＶｔｈ以
上になると、同トランジスタが導通状態になる。このよ
うな状態になるときの電源電圧ＶｃｃがＶ１（図４ａ参
照）である。
動作波形と消費電流の変化を図４に示す。図３におい
て、パルスはインバータ回路３０１から出力され、同回
路をＮＭＯＳ（N type Metal Oxide Semiconductor）ト
ランジスタ１０１が駆動する。トランジスタ１０１は、
ゲートとドレインが電源端子１に接続され、ソースがイ
ンバータ回路３０１の入力端子２０１に接続されてい
る。電源投入時に、電源端子１の電圧Ｖｃｃが低電位か
ら高電位に遷移して、トランジスタ１０１のゲートとソ
ースの間の電位が同トランジスタの閾値電圧のＶｔｈ以
上になると、同トランジスタが導通状態になる。このよ
うな状態になるときの電源電圧ＶｃｃがＶ１（図４ａ参
照）である。
【０００４】トランジスタ１０１が導通状態になること
によって、端子２０１の電位はＶｃｃ−Ｖｔｈになる。
Ｖｔｈは、ほぼ一定の電圧値であり、電源電圧Ｖｃｃが
Ｖ１になってから以降、端子２０１の電位は、電源電圧
Ｖｃｃとの差をＶｔｈに保ったまま上昇する。
によって、端子２０１の電位はＶｃｃ−Ｖｔｈになる。
Ｖｔｈは、ほぼ一定の電圧値であり、電源電圧Ｖｃｃが
Ｖ１になってから以降、端子２０１の電位は、電源電圧
Ｖｃｃとの差をＶｔｈに保ったまま上昇する。
【０００５】一方、インバータ回路３０１については、
その出力レベルを反転させる入力レベル（以下「論理閾
値電圧」という）が同回路に供給する電源電圧に従って
上昇する。インバータ回路３０１は、電源投入の直後
は、その入力端子２０１の電位が低いので、出力レベル
は、高レベル（電源電圧Ｖｃｃとほぼ等しい）になって
いる。端子２０１の電位が論理閾値電圧を越えると、出
力レベルは、瞬時に低レベル（接地電位ＧＮＤにほぼ等
しい）になる（図４ａ中央太線参照）。こようにインバ
ータ回路３０１が反転を起こすときの電源電圧Ｖｃｃが
Ｖ２である。電源電圧ＶｃｃがＶ２になってから以降
は、出力レベルは低レベルを保ったままとなる。このよ
うにパルス発生回路は、電源投入時に１個のパルスを発
生し、同パルスがレジスタ回路のリセットパルスとして
用いられる。
その出力レベルを反転させる入力レベル（以下「論理閾
値電圧」という）が同回路に供給する電源電圧に従って
上昇する。インバータ回路３０１は、電源投入の直後
は、その入力端子２０１の電位が低いので、出力レベル
は、高レベル（電源電圧Ｖｃｃとほぼ等しい）になって
いる。端子２０１の電位が論理閾値電圧を越えると、出
力レベルは、瞬時に低レベル（接地電位ＧＮＤにほぼ等
しい）になる（図４ａ中央太線参照）。こようにインバ
ータ回路３０１が反転を起こすときの電源電圧Ｖｃｃが
Ｖ２である。電源電圧ＶｃｃがＶ２になってから以降
は、出力レベルは低レベルを保ったままとなる。このよ
うにパルス発生回路は、電源投入時に１個のパルスを発
生し、同パルスがレジスタ回路のリセットパルスとして
用いられる。
【０００６】なお、ＮＭＯＳトランジスタ１０２は、内
部インピーダンスが高い定電流源として動作し、トラン
ジスタ１０１を動作状態に保つ働きをする。同トランジ
スタのゲートが電源端子１に、ドレインが端子２０１
に、ソースが接地端子２にそれぞれ接続され、それによ
ってトランジスタ１０１，１０２が直列に接続される。
直列接続の両トランジスタは、電源端子１と接地端子２
の間に接続されて動作状態を保つので、パルス発生後も
電流を流し続ける。
部インピーダンスが高い定電流源として動作し、トラン
ジスタ１０１を動作状態に保つ働きをする。同トランジ
スタのゲートが電源端子１に、ドレインが端子２０１
に、ソースが接地端子２にそれぞれ接続され、それによ
ってトランジスタ１０１，１０２が直列に接続される。
直列接続の両トランジスタは、電源端子１と接地端子２
の間に接続されて動作状態を保つので、パルス発生後も
電流を流し続ける。
【０００７】パルス発生回路の消費電流は、この電流
と、インバータ回路３０１の動作電流との和であるが、
前者の方がはるかに大きく、電源電圧上昇とともに増大
する（図４ｂ参照）。また、パルス発生回路の消費電流
の集積回路の全体の消費電流に占める割合は、凡そ６〜
７割に達し、集積回路の消費電力増大の大きな原因にな
るという問題点があった。この問題は、集積回路を携帯
機器に用いる場合に特に大きい。
と、インバータ回路３０１の動作電流との和であるが、
前者の方がはるかに大きく、電源電圧上昇とともに増大
する（図４ｂ参照）。また、パルス発生回路の消費電流
の集積回路の全体の消費電流に占める割合は、凡そ６〜
７割に達し、集積回路の消費電力増大の大きな原因にな
るという問題点があった。この問題は、集積回路を携帯
機器に用いる場合に特に大きい。
【０００８】
【発明が解決しようとする課題】本発明の目的は、従来
技術の前記課題を解決し、パルス発生後の電流を抑えて
消費電力を低減することができる新規の半導体集積回路
を提供することにある。
技術の前記課題を解決し、パルス発生後の電流を抑えて
消費電力を低減することができる新規の半導体集積回路
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の前記課題は、イ
ンバータ回路駆動用トランジスタに直列に接続したトラ
ンジスタのゲートをインバータ回路の出力端子に接続す
ることによって効果的に解決することができる。パルス
発生後に前記直列接続のトランジスタが非導通状態にな
り、消費電流を著しく下げることができるからである。
ンバータ回路駆動用トランジスタに直列に接続したトラ
ンジスタのゲートをインバータ回路の出力端子に接続す
ることによって効果的に解決することができる。パルス
発生後に前記直列接続のトランジスタが非導通状態にな
り、消費電流を著しく下げることができるからである。
【００１０】なお、インバータ回路の入力インピーダン
スは極めて高く、開放状態にある。従って、直列接続の
トランジスタが非導通状態になったときに、駆動用トラ
ンジスタも非導通状態になる。その結果、インバータ回
路の入力端子の電位は、同端子の浮遊容量に蓄積してい
る電荷によって与えられ、入力端子の電位は、Ｖｃｃ−
Ｖｔｈに保たれる。何らかの原因で入力端子の電位が下
がると、駆動用トランジスタが導通状態になって電流が
流れ、浮遊容量が充電されて電位が上がる。電位がＶｃ
ｃ−Ｖｔｈに達すると、駆動用トランジスタは非導通状
態になる。
スは極めて高く、開放状態にある。従って、直列接続の
トランジスタが非導通状態になったときに、駆動用トラ
ンジスタも非導通状態になる。その結果、インバータ回
路の入力端子の電位は、同端子の浮遊容量に蓄積してい
る電荷によって与えられ、入力端子の電位は、Ｖｃｃ−
Ｖｔｈに保たれる。何らかの原因で入力端子の電位が下
がると、駆動用トランジスタが導通状態になって電流が
流れ、浮遊容量が充電されて電位が上がる。電位がＶｃ
ｃ−Ｖｔｈに達すると、駆動用トランジスタは非導通状
態になる。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体集積回
路を図１，２を用いて更に詳細に説明する。図１におい
て、１０２は、ゲートをインバータ回路３０１の出力端
子に接続したＮＭＯＳトランジスタ、１０３は、インバ
ータ回路の入力端子２０１の電位を安定化するたのＮＭ
ＯＳトランジスタを示す。ＮＭＯＳトランジスタ１０３
は、後で詳述するが、電源に瞬断が起こった場合のみ導
通状態になり、常時は、非導通状態になっている。
路を図１，２を用いて更に詳細に説明する。図１におい
て、１０２は、ゲートをインバータ回路３０１の出力端
子に接続したＮＭＯＳトランジスタ、１０３は、インバ
ータ回路の入力端子２０１の電位を安定化するたのＮＭ
ＯＳトランジスタを示す。ＮＭＯＳトランジスタ１０３
は、後で詳述するが、電源に瞬断が起こった場合のみ導
通状態になり、常時は、非導通状態になっている。
【００１２】電源投入時の回路各部の電圧変化を図２ａ
に示す。電源投入直後、端子２０１は低レベル（ほぼ接
地電位）であり、インバータ回路３０１の出力は、高レ
ベル（ほぼ電源電圧Ｖｃｃ）になる。電源電圧Ｖｃｃが
上昇してＶ１を越えると、トランジスタ１０１が導通状
態になり、端子２０１の電位は、Ｖｃｃ−Ｖｔｈとなっ
て電源電圧とともに上昇する。
に示す。電源投入直後、端子２０１は低レベル（ほぼ接
地電位）であり、インバータ回路３０１の出力は、高レ
ベル（ほぼ電源電圧Ｖｃｃ）になる。電源電圧Ｖｃｃが
上昇してＶ１を越えると、トランジスタ１０１が導通状
態になり、端子２０１の電位は、Ｖｃｃ−Ｖｔｈとなっ
て電源電圧とともに上昇する。
【００１３】電源電圧ＶｃｃがＶ２に達するまで、イン
バータ回路３０１の出力は、高レベルを保つ。従って、
電源電圧ＶｃｃがＶ１からＶ２になる間、トランジスタ
１０２は導通状態を保つ。
バータ回路３０１の出力は、高レベルを保つ。従って、
電源電圧ＶｃｃがＶ１からＶ２になる間、トランジスタ
１０２は導通状態を保つ。
【００１４】電源電圧ＶｃｃがＶ２に達したとき、イン
バータ回路３０１の出力が反転して低レベルになる。そ
の結果、トランジスタ１０２は、非導通状態になり、更
に、インバータ回路３０１の入力側が開放状態であるの
で、トランジスタ１０１も非導通状態になる。なお、入
力端子２０１の電位がＶｃｃ−Ｖｔｈよりも低下する
と、トランジスタ１０１は導通状態になり、端子２０１
の浮遊容量を充電して、電位をＶｃｃ−Ｖｔｈにする。
電位がＶｃｃ−Ｖｔｈになると、トランジスタ１０１
は、非導通状態になる。このようにして、端子２０１の
電位が保たれ、従って、インバータ回路３０１の出力端
子は、低レベルが維持され、トランジスタ１０２は、非
導通状態のままとなる。電源電圧Ｖｃｃは、所定の供給
電圧Ｖ３になるまで上昇を続ける。
バータ回路３０１の出力が反転して低レベルになる。そ
の結果、トランジスタ１０２は、非導通状態になり、更
に、インバータ回路３０１の入力側が開放状態であるの
で、トランジスタ１０１も非導通状態になる。なお、入
力端子２０１の電位がＶｃｃ−Ｖｔｈよりも低下する
と、トランジスタ１０１は導通状態になり、端子２０１
の浮遊容量を充電して、電位をＶｃｃ−Ｖｔｈにする。
電位がＶｃｃ−Ｖｔｈになると、トランジスタ１０１
は、非導通状態になる。このようにして、端子２０１の
電位が保たれ、従って、インバータ回路３０１の出力端
子は、低レベルが維持され、トランジスタ１０２は、非
導通状態のままとなる。電源電圧Ｖｃｃは、所定の供給
電圧Ｖ３になるまで上昇を続ける。
【００１５】以上の回路が出力するパルスは、図２ａの
太線で示すインバータ回路３０１出力の三角形状の電圧
変化から得ることができる。電源電圧Ｖｃｃが電源投入
の瞬間からＶ３に達するまでの時間は、数百マイクロ秒
〜数ミリ秒程度であるので、パルスの時間幅はそれに応
じて狭いものとなり、リセットパルスとして用いること
ができる。
太線で示すインバータ回路３０１出力の三角形状の電圧
変化から得ることができる。電源電圧Ｖｃｃが電源投入
の瞬間からＶ３に達するまでの時間は、数百マイクロ秒
〜数ミリ秒程度であるので、パルスの時間幅はそれに応
じて狭いものとなり、リセットパルスとして用いること
ができる。
【００１６】なお、トランジスタ１０１によって充電が
行なわれるのは、電源がＶ３に達するまでと、Ｖ３に達
してから以降に端子２０１に漏洩電流が流れて電位が低
下した場合であるが、両者による電流は極めて僅かであ
る。その結果、回路の消費電流は、図２ｂに示すよう
に、Ｖ２以降に急激に低下し、Ｖ２以降の消費電流は、
大部分がインバータ回路３０１の動作電流になる。消費
電流は、電源電圧のＶ３において従来回路とでΔｉの差
を生じ、従来回路に比べて大幅に低く（１／１０以下）
抑えることができる。
行なわれるのは、電源がＶ３に達するまでと、Ｖ３に達
してから以降に端子２０１に漏洩電流が流れて電位が低
下した場合であるが、両者による電流は極めて僅かであ
る。その結果、回路の消費電流は、図２ｂに示すよう
に、Ｖ２以降に急激に低下し、Ｖ２以降の消費電流は、
大部分がインバータ回路３０１の動作電流になる。消費
電流は、電源電圧のＶ３において従来回路とでΔｉの差
を生じ、従来回路に比べて大幅に低く（１／１０以下）
抑えることができる。
【００１７】なお、電源は、希にではあるが、瞬間に電
圧が接地電位に落ちてすぐに復帰する瞬断が起こること
がある。このような場合にも、電源投入の場合と同じよ
うにパルスを発生することが望ましい。
圧が接地電位に落ちてすぐに復帰する瞬断が起こること
がある。このような場合にも、電源投入の場合と同じよ
うにパルスを発生することが望ましい。
【００１８】本発明の回路では、瞬断のときにトランジ
スタ１０１は非導通状態であり、端子２０１ではその浮
遊容量に電荷が蓄積されたままとなって、例えば、その
前の定常状態における電位（Ｖ３−Ｖｔｈ）を維持した
状態となる場合がある。その場合には、電源が正常に復
帰する過程でパルスが発生しない。
スタ１０１は非導通状態であり、端子２０１ではその浮
遊容量に電荷が蓄積されたままとなって、例えば、その
前の定常状態における電位（Ｖ３−Ｖｔｈ）を維持した
状態となる場合がある。その場合には、電源が正常に復
帰する過程でパルスが発生しない。
【００１９】図１に示したトランジスタ１０３は、パル
スを発生させるよう端子２０１の電荷を放電するために
用いるもので、端子１の電位が下がって端子２０１の電
位がそれよりも高くなる場合に導通状態になり、端子１
と端子２０１の電位差をほぼ同トランジスタの閾値電圧
Ｖｔｈ’にする。端子１が接地電位になっても、端子２
０１の電位がＶｔｈ’である分、発生するパルスは、立
ち上がりの時間が遅くなり、パルス幅が狭くなるが、パ
ルス高は同じであり、リセットパルスとして有用であ
る。
スを発生させるよう端子２０１の電荷を放電するために
用いるもので、端子１の電位が下がって端子２０１の電
位がそれよりも高くなる場合に導通状態になり、端子１
と端子２０１の電位差をほぼ同トランジスタの閾値電圧
Ｖｔｈ’にする。端子１が接地電位になっても、端子２
０１の電位がＶｔｈ’である分、発生するパルスは、立
ち上がりの時間が遅くなり、パルス幅が狭くなるが、パ
ルス高は同じであり、リセットパルスとして有用であ
る。
【００２０】なお、上記説明では、１を電源端子、２を
接地端子としたが、１を第１電源の端子、２を第２電源
の端子としても、第１電源と第２電源の電圧差をＶｃｃ
とすることにより、同じ効果が得られることは云うまで
もない。更に、前記各トランジスタをＰＭＯＳトランジ
スタに代えても、電源電圧の極性を反対にすることによ
り、当然に同じ効果を得ることが可能である。
接地端子としたが、１を第１電源の端子、２を第２電源
の端子としても、第１電源と第２電源の電圧差をＶｃｃ
とすることにより、同じ効果が得られることは云うまで
もない。更に、前記各トランジスタをＰＭＯＳトランジ
スタに代えても、電源電圧の極性を反対にすることによ
り、当然に同じ効果を得ることが可能である。
【００２１】
【発明の効果】本発明によれば、パルス発生後の消費電
流を著しく下げることができるので、消費電力の低減が
可能となり、携帯機器に用いて好適な半導体集積回路を
実現することができる。
流を著しく下げることができるので、消費電力の低減が
可能となり、携帯機器に用いて好適な半導体集積回路を
実現することができる。
【図１】本発明に係る半導体集積回路の一実施例を説明
するための回路図。
するための回路図。
【図２】回路の消費電流を説明するための曲線図。
【図３】従来の半導体集積回路を説明するための回路
図。
図。
【図４】回路各部の電位変化を説明するための曲線図。
１…電源端子 ２…接地端子 １０１，１０２，１０３…ＮＭＯＳトランジスタ ２０１…入力端子 ３０１…インバータ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 原田 昌樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 西尾 洋二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小宮路 邦広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 矢幡 秀治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (3)
- 【請求項１】第１の電源と第２の電源の間に接続したイ
ンバータ回路と、ゲート及びドレインを第１の電源に接
続し、ソースを前記インバータ回路の入力端子に接続し
た第１のトランジスタと、ゲートを前記インバータ回路
の出力端子に接続し、ドレインを前記インバータ回路の
入力端子に接続し、ソースを第２の電源に接続した第２
のトランジスタとからなるパルス発生回路を備えてなる
ことを特徴とする半導体集積回路。 - 【請求項２】前記パルス発生回路は、ドレインを第１の
電源に接続し、ゲート及びソースを前記インバータ回路
の入力端子に接続した第３のトランジスタを有すること
を特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】前記第１、第２、第３の各トランジスタ
は、ＮＭＯＳトランジスタであることを特徴とする請求
項２に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095015A JPH09284112A (ja) | 1996-04-17 | 1996-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095015A JPH09284112A (ja) | 1996-04-17 | 1996-04-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284112A true JPH09284112A (ja) | 1997-10-31 |
Family
ID=14126181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095015A Pending JPH09284112A (ja) | 1996-04-17 | 1996-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284112A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011123963A (ja) * | 2009-12-11 | 2011-06-23 | Mitsubishi Electric Corp | シフトレジスタ回路 |
-
1996
- 1996-04-17 JP JP8095015A patent/JPH09284112A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011123963A (ja) * | 2009-12-11 | 2011-06-23 | Mitsubishi Electric Corp | シフトレジスタ回路 |
| US9336897B2 (en) | 2009-12-11 | 2016-05-10 | Mitsubishi Electric Corporation | Shift register circuit |
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