CN101682328B - 包含晶体管跳通保护的电平移位器电路 - Google Patents

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Abstract

本发明涉及一种电平移位器电路，用于对与第一电压范围对应的输入信号电平移位以产生与第二更高电压范围对应的一对互补输出信号。与输出节点上的负载无关，并且不需要精确的晶体管尺寸设计作为输出负载的函数，来保护在对于高电压输出节点的放电路径中的跳通敏感器件。即使对于在其高输出电压处的高电容输出节点，通过与跳通敏感器件串联的电压移位器电路来保护该敏感器件，以限制在敏感器件上的电压。然后旁路电压移位器电路以提供完全达到更低电源线的输出低电平。

Description

包含晶体管跳通保护的电平移位器电路
技术领域
本发明涉及用于响应于低电压范围(domain)输入信号产生高电压范围输出信号的电平移位电路。
背景技术
电平移位电路通常用于将信号从低电压范围转换到高电压范围。例如，逻辑信号可以通过由诸如VDD(例如1.5伏)之类的低电压电源电压供电的电路而产生，因此一般具有与VDD和地对应的输出电平。然而，诸如可编程存储器器件之类的许多电路对于内部信号在编程和擦除模式中利用比读取模式更高的电压。通常，这种器件使用3-10伏或更高的内部电源电压，这可称为VPP。从而，有用的是，产生这些低电平逻辑信号的电平移位的“版本”以在各种切换电路节点处、尤其是在操作的编程和擦除模式期间，提供适当的电压，其中这些电平移位的信号具有VPP和地的输出电平。
随着半导体器件变得更小，可以安全地施加在各种器件上的电压降低了。例如，可以安全施加在从非导电N沟道MOSFET晶体管(即“截止”NMOS晶体管)的漏极到源极端的最大电压经常已知为击穿(breakdown)电压。然而，当这样的晶体管导电时，可以安全施加在从漏极到源极端的最大电压通常是低于击穿电压的电压。这样的电压被称之为“跳通(snap-back)”电压，这是对于在经历这样的条件时晶体管I-V曲线的外观来命名的。
与跳通有关的问题(concern)通常限制在电平移位电路中可实现的操作电压，并可能在这种电平移位电路中引起显著的与可靠性有关的问题。由于困在氧化物和表面势阱(surface trap)中的电子的磁化率(susceptibility)比约束的空穴的磁化系数更高，因此跳通问题在NMOS器件中比在PMOS器件中更成问题。跳通可以导致器件的灾难性故障，并由此导致含有这种器件的电路的故障。从而，跳通问题更可能出现在用于对高电压节点放电的子电路中，比如电平移位器电路的输出节点。
现在参考图1，示出了跳通保护电平移位器100。在节点102处传送逻辑信号DIN，并且该逻辑信号DIN是电平移位器100的输入信号。该输入信号不需要对应于“数据”信号，而是可以是任意的逻辑信号，比如地址信号、解码的或预解码的地址信号、控制信号或通常具有作为其信号电平的低电压范围的两个逻辑状态之一的任意其他逻辑信号。反相器103、105、107、108和109都属于该低电压范围(domain)，由VDD(节点143)和地(节点140)供电，因此在节点104、106、128和129处产生的信号每个是“VDD-电平”信号(即具有VDD的高电平和地的“低”电平)。这些低电压反相器103、105、107、108和109采用具有300-600mV的典型阈值电压(VT)的低电压晶体管实现，并且这些器件不适合与高电压节点连接。
在节点145处传送第二电源VPP。这种电源可以从外部电源提供，或者可以在整个电路(例如闪存器件或其他可编程存储器器件)内部产生。此外，在VPP节点145处传送的电压可以取决于操作的模式而变化。例如，读取模式中的VPP电压的幅值可以比写入、编程或擦除模式中低很多(例如3伏)。对于以下描述，我们将假设VPP电压是高电压(例如10伏，比如用于编程模式)，远在对于典型NMOS晶体管的跳通电压之上。
互补的XQ、Q输出节点114、115通过交叉耦接的PMOS晶体管120、121耦接到VPP，并通过匹配放电电路耦接到地。通过如下所述的原生晶体管(native transistor)122、130、132和反相器103内的输出下拉晶体管对XQ输出节点114放电。类似地，通过原生晶体管123、131、133和反相器105内的输出下拉晶体管对Q输出节点115放电。这种原生晶体管一般具有接近0伏的阈值电压。
高电压NMOS器件可在半导体工艺中得到。然而，对于10伏操作的适当高电压器件很可能需要足够高的阈值电压(例如VT＝600-1200mV)，使得在其栅极处的VDD电平信号(例如低到1.2伏)即使真的能够在这样的器件上导通也是勉强导通。
为了理解该电路的操作，首先假设DIN信号是高(即VDD)，并且因此Q输出节点115也是高(即VPP)以及XQ输出节点114是低(即地)。接下来假设DIN节点从高电平过渡到低电平(即从VDD到地)。很清楚，所要的操作是使Q输出节点115的电压为地，并使XQ输出节点114的电压为VPP。在DIN处于地时，节点128达到地，晶体管130截止，并且当PMOS晶体管120由耦接到晶体管120的栅极的Q输出节点115上的下降的电压导通时，XQ输出节点114自由地被PMOS晶体管120驱动为高(下文将详细描述)。
在DIN处于地时，节点106也被驱动为地，并且节点129被反相器109驱动为高(即VDD)。然而，由于晶体管131对于跳通非常敏感，有意将节点129的上升时间放慢，使得晶体管131的栅极到源极电压发展得非常缓慢，因此晶体管131导通非常缓慢，由此在晶体管131的栅极到源极电压达到将导致跳通条件的电压之前使节点127放电(即降低晶体管131上的漏极到源极电压)。这种有意的放慢可以通过在反相器109中使用对于给定的半导体工艺具有比通常的“最小长度”晶体管更长的电气长度(electrical length)的晶体管来实现。提供电平移位二极管123以将节点127上的电压降低到比Q输出节点115的电压更小的值，以降低在其他情况下会加在晶体管131上的电压。随着节点129的电压继续上升，并随着节点127的电压继续下降，晶体管133最终将导通，旁路(bypass)电平移位二极管123，并提供从Q输出节点115经过晶体管133、晶体管131和反相器105下拉晶体管到地的放电路径。该放电路径适合于将Q输出节点115完全驱动为地，而不会导致比地“高(ride)”二极管压降的低电平。
随着Q输出115被放电，PMOS上拉晶体管121首先保持完全导通，直到Q输出节点115的电压被降低至少PMOS阈值电压(VT)为止，使得PMOS晶体管120导通，对互补的XQ输出节点114充电，并截止PMOS晶体管121，由此使得放电路径能够使Q输出节点115完全放电，并达到没有备用(standby)功率消耗的静止状态。这种有意减弱的下拉路径要求必须也减弱相应的上拉路径。换句话说，如果减弱了放电路径，则如果输出节点上的电压能够被降低至少PMOS阈值电压，上拉路径必须也减弱。
在充电(即上拉)路径和放电(即下拉)路径两者中减弱的驱动强度增加了通过这种电平移位器电路的延迟，因此降低了电路性能。此外，必需针对给定的输出负载决定电平移位器电路中的各种晶体管的大小。结果，对于变化的输出容性负载，为了不引起电平移位器电路的可靠性风险，不可使用标准尺寸的电平移位器电路。
在本领域中已经进行了相当大的努力来围绕与跳通有关的问题进行设计，这有时导致具有非同寻常的高复杂性的电路来实现可能看似简单的逻辑结构。尽管如此，这种电平移位器电路的改善总是有益的。
发明内容
公开了改进的电平移位器电路，用于对与第一电压范围对应的输入信号进行电平移位，以产生与第二更高电压范围对应的输出信号或一对互补输出信号。在对于高电压输出节点的放电电路中的跳通敏感器件受到与敏感器件串联的电压移位器电路的保护，以便与输出节点上的负载无关地，并甚至对于处于其最高输出电压的高电容输出节点，限制在敏感器件上的电压。这可以在不需要作为输出负载的函数来仔细控制多快将某些晶体管完全导通的精确的晶体管尺寸设计的情况下实现。然后电压移位器电路被旁路，以提供完全达到更低电源线的输出低电平。
一方面，本发明提供了一种电平移位器电路，在一个示例实施例中，其包括：(a)第一和第二负载器件，用于分别将第一和第二互补输出节点耦接到第一电压供应节点；(b)第一和第二驱动器电路，分别用于将第一和第二输出节点耦接到第二电压供应节点，所述第一和第二驱动器电路中的每一个分别包括：(1)电压移位器电路，耦接在相应输出节点和相应中间节点之间；(2)旁路电路，耦接在相应输出节点和相应中间节点之间；以及(3)切换电路，响应于输入信号，并耦接在相应中间节点和第二电压供应节点之间；(4)其中，所述电压移位器电路提供了足够大的电压降，以确保，对于等于可操作地耦接到所述第一电压供应节点的最高电压的相应输出节点的电压，以及对于响应于输入信号完全被激活的切换电路，相应中间节点的电压不超过切换电路内的任意器件的最大跳通电压。
另一方面，本发明提供了用于对与第一电压范围对应的输入信号进行电平移位的方法，以产生与在幅值上大于第一电压范围的第二电压范围对应的互补第一和第二输出信号，第一和第二输出信号在相应第一和第二输出节点上传送。在示例实施例中，所述方法包括：响应于输入信号从第一电压范围的第一状态到第二状态的改变，通过包括与第一切换器件串联的第一电压移位器电路的第一电流路径将第一输出节点耦接到第二电压供应节点，以便部分地将所述输出节点的电压驱动到第二电压供应节点电压，所述第一电压移位器电路提供在其上的足够大的电压降，以确保，对于等于第二电压范围内的最高电压的所述第一输出节点的电压，以及对于完全被激活的第一切换器件，在第一切换器件上的电压不超过其最大跳通电压；然后，通过包括与第一切换器件串联的第一旁路器件、但是不包括第一电压移位器电路的第二电流路径将第一输出节点耦接到第二电压供应节点，以便将第一输出节点的电压完全驱动到第二电压供应节点电压；以及将第二输出节点耦接到第一电压供应节点，以将第二输出节点基本驱动到在第一电压供应节点上传送的电压。
本发明在某些方面对于如在此更详细地描述的以及在权利要求中提出的在包括具有存储器阵列的那些集成电路的集成电路中的实现、用于操作这种电路的方法、包含这种电路的系统、以及这种电路的计算机可读介质编码尤其合适。这样的集成电路可以具体想象，尤其是那些并入了可编程存储器阵列的集成电路，包括那些具有在基板上形成的三维存储器阵列的集成电路。
前述是概要，因此必然包含细节的简化、概括和省略。从而，本领域技术人员将理解，前述概要仅仅是说明性的，并非意要以任何方式限制本发明。此外，在此所述的本发明的方面被构思以单独或组合使用。如由权利要求唯一限定的本发明的其他方面、发明特征和优点根据以下阐述的本发明的详细描述将变得明显。
附图说明
通过参考附图，可以更好地理解本发明，并且其许多目标、特征和优点将对于本领域技术人员变得显然。
图1，被标示为现有技术，是电平移位器电路的示意图。
图2是根据本发明的一些实施例的电平移位器电路的示意图。
图3是图示图2中描绘的电平移位器电路的切换行为的波形图。
图4是根据本发明的某些实施例的电平移位器电路的方框图。
图5是根据本发明的某些实施例的电平移位器电路的示意图。
图6是根据本发明的某些实施例的电平移位器电路的示意图。
不同的附图中使用相同的参考标号表示相似或相同的项。
具体实施方式
现在参考图2，示出了电平移位电路，该电平移位电路不需要有意减弱下拉路径，并且与输出负载无关地防止该电平移位电路受跳通效应的影响。如前述，逻辑信号DIN在节点102上传送，并且通过低电压反相器103被反相，以在节点104产生VDD电平控制信号，该VDD电平控制信号通过低电压反相器105被反相，以在节点106产生VDD电平控制信号。反相器103、105可以看作属于VDD电压范围(即低电压范围)，并且在节点102上传送的输入信号DIN以及在节点104、106上传送的控制信号可以被看作具有分别与VDD和地对应的高电平和低电平的VDD范围(即低电压范围)信号。
互补的XQ、Q输出节点114、115通过交叉耦接的PMOS晶体管120、121耦接到VPP，并通过一般匹配放电电路耦接到地。XQ输出节点114通过原生(native)晶体管122、124、152、154以及反相器103中的低电压输出下拉晶体管被放电。类似地，Q输出节点115通过原生晶体管123、125、153、155以及反相器105中的低电压输出下拉晶体管被放电。VPP电压对应于高电压范围，在节点XQ、Q上传送的输出信号可以视为具有分别与VPP和地对应的高电平和低电平的VPP范围(即高电压范围)信号。
再次首先假设DIN信号是高，Q输出节点115是高(即VPP)，以及XQ输出节点114是低(即地)。当节点102上的DIN信号从高电平变换到低电平时，节点104被驱动到VDD，节点106达到地。因此，晶体管152截止，并且当PMOS晶体管120由耦接到晶体管120的栅极的Q输出节点115上的下降的电压导通时，XQ输出节点114自由地被PMOS晶体管120驱动为高。
当节点104上的上升电压超过节点106上的下降电压时，晶体管153导通。然而，晶体管123、125形成降低节点127上的最大电压的电压移位器电路，并且晶体管153可以比图1中所示的电平移位器电路100中的放电晶体管131更快地导通。这样，最小长度晶体管可以用于驱动放电路径(即反相器103、105)的各种晶体管中，因为不需要在导通此放电路径时引入有意的延迟。
随着节点127的电压下降，晶体管155最终将导通，旁路电平移位二极管123、125，提供从Q输出节点115经过晶体管155、晶体管153和反相器105下拉晶体管到地的放电路径。该放电路径适于将Q输出节点115完全驱动为地。
交叉耦合的PMOS负载120、121的操作如之前在图1中所述。然而，由于放电路径可以被实现为强得多的路径，比率效应(ratio effect)变得更容易(即放电路径可以更容易地克服上拉晶体管121导电，并在晶体管120上产生-VT栅极到源极电压)。由于下拉路径更强健(robust)，因此相应的上拉路径也可以更强健。这提供了经过电平移位器电路的更短延迟，因此提高了电路性能。此外，对于给定的输出负载不需要精确确定各种晶体管的尺寸，因此标准尺寸的电平移位器电路可以用于变化的输出容性负载，而不对电平移位器电路的正确操作和可靠性带来风险。
由于可以将下拉路径定制(size)得强大(strong)，并由于低电压器件非常强大，节点106将强健地下拉到地。结果，晶体管153的栅极到源极电压将等于VDD以允许最大电流经过晶体管153。由于三个下拉器件(即晶体管123、125、153)都处于饱和，因此晶体管123和125的栅极到源极电压也将等于VDD(加上由于体效应(body effect)引起的附加VT，并假设三个晶体管123、125、131尺寸相同)。旁路电路(即晶体管155)直到节点127在VDD以下才被激活，在该点处，晶体管155的栅极到源极电压在零附近(即，其VT)。因此Q输出节点115的电压此时不高于大约3*VDD，因此在初始导通时在晶体管155上的最大VDS不高于2V*DD(尽管由于上述体效应可能稍微更高)。
可以使用各种其他结构和器件来实现由晶体管123、125(以及类似地由XQ放电路径中的晶体管122、124)形成的电压移位器电路。可替换地，可以使用例如PMOS二极管、高电压NMOS或PMOS晶体管、电阻器或当电流流经时引起其上的电压降的任何其他适合的结构。如采用电阻器的情况下，在电压移位器电路上的电压降不需要恒定。在其他实施例中，每个电压移位器电路可以包括其他数量的串联二极管，比如一个二极管、三个二极管等。
值得注意地，经过图2所示的电平移位器电路150的传播延迟远小于经过图1所示的电平移位器电路100的延迟。另外，电平移位器电路150比电平移位器电路100少三个反相器。而且，不需要作为其输出上的容性负载的函数仔细量制(scale)电平移位器电路150。所有这些都是该电路的有用优点。
图3绘出用1.5伏的VDD电压以及10伏的VPP电压操作的图2所示的电平移位器电路的示例波形。该操作反映了“快PMOS/慢NMOS”工艺角(process corner)，其增加了在切换期间下拉路径中的NMOS晶体管克服PMOD负载晶体管的难度，并且很可能比其他工艺角更易受跳通影响。很明显，晶体管153在大约22ns时导通，并且在大约22.8ns时栅极到源极电压发展为接近VDD(实际上大约1200mV)。这时，节点127的电压已经下降到大约5.5伏。因此，晶体管153上的电压已经下降到大约5.5伏之下。对于典型的半导体工艺，假设VGS等于VDD(例如1.5伏)，原生晶体管的标称跳通电压(VDS)大约是6.5伏。电压移位器电路(晶体管123、127)提供了足够大的电压降以确保，对于等于VPP电压的Q输出节点115的电压，晶体管153上的电压不会超过其最大跳通电压。
还很明显的是，在当节点127的电压下降到节点104的电压以下时的大约28ns时，旁路晶体管155导通。这时，Q输出节点115的电压已经下降到大约4.5伏，因此晶体管155上的漏极到源极电压大约是3.0伏。电压移位器电路(晶体管123、127)提供了足够小的电压降以确保当晶体管155导通时，晶体管155上的电压不会超过其最大跳通电压。
现在参考图4，绘出方框图200，其表示根据本发明的某个电平移位器实施例。输入逻辑信号INPUT在节点201上传送，并被耦接到一对互斥的驱动器电路(例如放电路径)202、203。互补的XOUTPUT、OUTPUT节点214、215分别通过交叉耦合的负载器件(在此示出为PMOS晶体管216、217)耦接到VPP，并分别通过互斥的驱动器电路202、203耦接到地。如在晶体管216、217的源极和漏极连接处中的虚线所示，这些负载电路中可以包括其它器件(即晶体管216、217本身不一定直接耦接到VPP和节点214、215)。
用于OUTPUT节点215的驱动器电路203包括与旁路电路205并联的电压移位器电路207，它们一起与输入受控切换电路209串联，当INPUT信号是高时该输入受控切换电路209被激活(enable)。首先，OUTPUT节点215由经过电压移位器电路207和经过输入受控切换电路209的电流流动被放电。在中间节点211达到安全电压后，旁路电路205被CONTROL2信号激活，OUTPUT节点215由经过旁路电路205和输入受控切换电路209的电流流动被完全放电为地。当旁路电路205上的电压下降到低于电压移位器电路207上的电压的幅值时，经过电压移位器电路207的电流流动停止，并且OUTPUT节点215只通过旁路电路205和输入受控切换电路209被放电。
用于互补的XOUTPUT节点214的放电路径202包括与旁路电路204(响应于CONTROL1信号)并联的电压移位器电路206，它们一起与输入受控切换电路208串联，当INPUT信号是低时该输入受控切换电路208被激活(注意在其输入上的反相“圆圈”)。除了明显的极性变化外，操作与放电路径203的操作相同。
现在参考图5，示出了另一电平移位器电路250。用于Q输出节点115的放电路径包括电压移位器电路(原生晶体管123、125)、旁路电路(原生晶体管257)和输入受控切换电路(增强型晶体管255，由DIN通过反相器103、105控制)。在此情况下，到地的电流路径不流经反相器105。用于XQ输出节点114的放电路径包括电压移位器电路(原生晶体管122、124)、旁路电路(原生晶体管256)和输入受控切换电路(增强型晶体管254、由DIN经过反相器103控制)。如之前，交叉耦合的PMOS晶体管120、121用作用于XQ、Q输出节点114、115的相应负载器件。当最低VDD电压比最高增强模式阈值电压大得多时，该实施例是有用的，使得节点104上的VDD电平信号总是可以导通晶体管254(并类似地，节点106上的VDD电平信号总是可以导通晶体管255)。
现在参考图6，示出了另一电平移位器电路300，其与图2所示的类似，但偏置电压用作两个旁路电路的控制电压。用于Q输出节点115的放电路径包括电压移位器电路(晶体管123、125)、旁路电路(具有耦接到其栅极端的偏置电压的晶体管307)以及输入受控切换电路(晶体管305和反相器105)。用于XQ输出节点114的放电路径包括电压移位器电路(晶体管122、124)、旁路电路(具有耦接到其栅极端的偏置电压的晶体管306)以及输入受控切换电路(晶体管304和反相器103)。如之前，交叉耦合的PMOS晶体管120、121用作XQ、Q输出节点114、115的相应负载器件。可以方便地将耦接到晶体管306、307的栅极的偏置电压选择为VDD，或者可以选择为另一更高或更低的DC电压，以便在中间节点302、303的适当电压实现旁路电路导通。
在示例实施例中，电平移位器电路包括：(a)第一电压供应节点，用于可操作地接收第一电压；(b)第二电压供应节点，用于可操作地接收第二电压；(c)第一和第二负载器件，用于分别将第一和第二互补输出节点耦接到第一电压；(d)第一和第二驱动器电路，用于分别将第一和第二互补输出节点耦接到第二电压，所述第一和第二驱动器电路的每个分别包括：(1)电压移位部件，用于在相应的中间节点上提供，相对于相应输出节点的电压，被向第二电压电平移位了某个幅值的电压；(2)切换部件，响应于输入信号，用于将相应的中间节点耦接到第二电压；以及(3)旁路部件，用于将相应的输出节点耦接到相应的中间节点，并由此耦接到第二电压；(4)其中按以下方式选择该某个幅值，使得对于处于第一电压的相应输出节点以及响应于输入信号完全被激活的切换部件，相应中间节点的电平移位的电压与第二电压之差不大于切换部件内的任意器件的最大跳通电压。
在另一示例实施例中，电平移位器电路包括：(a)第一和第二电压供应节点；(b)第一和第二互补输出节点；(c)第一和第二中间节点；(d)分别耦接在第一和第二输出节点以及第一电压供应节点之间的第一和第二交叉耦合的负载器件；(e)分别耦接在第一和第二输出节点以及第一和第二中间节点之间的第一和第二电压移位器电路；(f)分别耦接在第一和第二输出节点以及第一和第二中间节点之间的第一和第二旁路晶体管；以及(g)分别耦接在第一和第二中间节点以及第二电压供应节点之间的第一和第二交叉耦合的切换晶体管。
还构思了用于制造并入了电平移位器电路的产品的方法。在示例实施例中，方法包括：(a)形成第一和第二负载器件，其分别用于将第一和第二互补输出节点耦接到第一电压供应节点；(b)形成第一和第二互斥驱动器电路，其分别用于将第一和第二输出节点耦接到第二电压供应节点，第一和第二驱动器电路的每个分别包括：(1)耦接在相应输出节点和相应中间节点之间的电压移位器电路；(2)耦接在相应输出节点和相应中间节点之间的旁路电路；以及(3)响应于输入信号并耦接在相应中间节点和第二电压供应节点之间的切换电路；(4)其中电压移位器电路提供了足够大的电压降，以确保对于等于可操作地耦接到第一电压供应节点的最高电压的相应输出节点的电压，以及对于响应于输入信号完全被激活的切换电路，相应中间节点的电压不超过切换电路内的任意器件的最大跳通电压。
如在此使用的，电压供应节点可以耦接到外部产生的电压源，或者可以藕接到通过诸如分压器、电荷泵或其他升压电路、DC-DC转换器电路之类的电路、或用于产生可由其他电路使用的电压源的任何其他电路内部产生的电压。这种节点还可以被称为电源节点。地参考节点(即VSS、“地”)也可以称为电压供应节点。
为了方便，可以在此以其自身来描述诸如XQ、Q输出节点，但是在实际上作为“输出”被传送到接收电路之前当然可以对其进一步缓冲。此外，这两种XQ、Q输出节点(和/或任何其缓冲版本)都不需要被实际传送到任何接收电路，因为存在很多可能期望具有单极性“输出”的电平移位器电路的情况。
如在此使用的，被耦接的部件或者为直接耦接或者为间接地耦接。晶体管、切换电路或其他可切换的电流路径在控制这种器件或结构的一个或多个控制信号基本达到其完全激活电压或信号电平时可以被视为被完全激活。电压移位器电路(有时称作电压移位器“块”)可以通过对于流经其的给定电流提供在其上的电压降的任意电路结构来实现。这种电压降对于任意幅值的电流基本可以是恒定的电压降(即“理想电池”)，但这不是必需的。实践中，电压降的幅值可以在电流值低时降低，并且对于任意范围的电流可能不是特别恒定的电压降。例子包括串联的一个或多个二极管连接的晶体管、串联的一个或多个物理二极管、串联的一个或多个电阻、这种结构的并列组合等。如在此使用的，两个互斥的驱动器电路(例如互斥的放电路径)可以包括简短重叠(brief overlap)，在该简短重叠期间，这两个电路都部分地或完全导电，但是在稳定状态中，这种电路(路径)之一导电，另一个不导电。
如在此所述的某些实施例所构思的，可以与高电压NMOS晶体管相同地形成N沟道“原生”晶体管，但是不接收这种高电压器件接收的用于设置这种高电压器件的较高阈值电压的沟道注入(implant)。在优选实施例中，这种原生晶体管具有0伏的标称阈值电压(例如VT＝-200mV到+200mV)。可以使用公知的半导体制造技术形成在此所述的电路。
尽管在此描述实施例具有与相对于地参考供应的正电压，但可以具体构思相对于参考地供应具有负电压或具有与参考地供应有关的正电压和负电压两者的其他实施例。例如，还可以构思通过交换NMOS晶体管和PMOS晶体管并反相信号和电源电压的极性来实现的用于所述实施例的“双重”电路。
关于在此使用的一般术语，本领域技术人员将认识到，当描述包括电路内的各种信号和节点的电路的操作时，可以等同地使用几种表达中的任意一个。任何种类的信号，无论是逻辑信号还是更一般的模拟信号，都采取电路内的节点的电压电平(或者对于某些电路术语是电流电平)的物理形式。考虑在电线或总线上传送信号是正确的。例如，人们可以将特定电路操作描述为“电路10的输出将节点11的电压驱动到VDD，因此表明信号OUT在节点11上传送”。这是准确的，虽然是有点麻烦的表达。因此，将这样的电路操作等同地描述为“电路10将节点11驱动为高”，以及“节点11被电路10带到高”、“电路10将OUT信号拉至高”以及“电路10将OUT驱动高”是本领域中公知的。用于描述电路操作的这种速记短语对于交流(communicate)电路操作的细节更有效，尤其是因为图中的示意图清楚地将各种信号名称与相应的电路块和节点名相关联。为了方便，传送CLK信号的另外未命名的节点可以被称作CLK节点。类似地，除非另外区别，诸如“拉至高”、“驱动为高”和“充电”之类的短语一般是同义的，短语“拉至低”、“驱动为低”和“放电”也一样。相信这些更简洁的描述表达的使用加强了本公开的清楚性和教导。本领域技术人员将认识到，这些和其他类似短语中的每个可以互换地用于描述共同的电路操作，并且不应将一些细微的推断理解为此描述中的变化的使用。
可以将晶体管概念化为具有控制在第一电流处理端(或电流运载端)和第二电流处理端之间的电流的流动的控制端。控制端处的适当条件致使电流从/向第一电流处理端和向/从第二电流处理端流动(用于第一和第二电流处理端的典型操作电压)。在双极晶体管中，可以认为第一电流处理端是发射极，控制端是基极，第二电流处理端是集电极。类似地可以将MOS晶体管概念化为具有控制在第一电流处理端和第二电流处理端之间的电流的流动的控制端。尽管通常说MOS晶体管具有漏极、栅极和源极，在大多数这种器件中，漏极可与源极互换。这是因为晶体管的布局和半导体处理是对称的(对于双极晶体管通常不是这种情况)。对于N沟道MOS晶体管，一般处于更高电压处的电流处理端通常被称为漏极。一般处于较低电压处的电流处理端通常被称为源极。栅极上的足够高的电压(相对于源极电压)致使电流因此从漏极流到源极(假设漏极和源极的相应电压是不同的)。对于增强模式N沟道器件，大于阈值电压的正的栅极到源极电压(包括体效应)是足够的。在N沟道MOS器件方程中提到的源极电压仅指在任意给定的时间点具有较低电压的无论哪个电流处理端。例如，双向CMOS传输门(transfer gate)的N沟道器件的“源极”取决于传输门的哪一侧处于更低电压。为了反映大多N沟道MOS晶体管的此对称性，控制端可被视为栅极，第一电流处理端可视为“漏极/源极”，以及第二电流处理端可视为“源极/漏极”。这种描述对于P沟道MOS晶体管同样有效，因为漏极和源极电压之间的极性以及在漏极和源极之间的电流的方向不是由这种术语所暗示。可替换地，一个电流处理端可被视为“漏极”，另一个可被视为“源极”，暗示的理解是，这两者没有区别，而是可以互换。
关于电源，用于为电路供电的单一正电源电压通常被命名为“VDD”电源。在集成电路中，晶体管和其他电路元件实际上连接到VDD端或VDD节点，然后可操作地连接到VDD电源。诸如“连到VDD”或“连接到VDD”之类的短语的通俗使用被理解为意味“连接到VDD节点”，其通常然后可操作地连接以在集成电路的使用期间实际接收VDD电源电压。
用于这种单个电源电路的参考电压通常称为“VSS”。晶体管和其他电路元件实际连接到VSS端或VSS节点，然后在集成电路的使用期间可操作地连接到VSS电源。通常，VSS端连接到地参考电势，或就是“地”。描述一个节点通过特定晶体管或电路“接地”(除非另外定义)意思与通过晶体管或电路“拉至低”或“拉至地”相同。
可以使用术语连接各块的单个节点来描述在此的方框图。然而，应该理解，当上下文要求时，这种“节点”可以实际表示用于传送差分信号的一对节点，或者可以表示用于运载几个相关信号或用于运载形成数字字的多个信号的多条分离的线(例如总线)。
尽管一般假定了电路和物理结构，但是将认识到，在现代半导体设计和制造中，物理结构和电路实施在适于用于随后设计、测试或制造行为以及最终得到的所制造的半导体集成电路中的计算机可读描述形式中。因此，指向传统电路和结构的权利要求可以与其特定语言一致地在计算机可读编码及其表示之上来阅读，无论实施在介质中还是与适当的读取器组合都便于允许相应电路和/或结构的制造、测试或设计改进。构思本发明以包括所有在此描述的以及在所付权利要求中定义的电路、操作的相关方法、用于制造这种电路的相关方法以及这种电路和方法的计算机可读介质编码。如在此使用的，计算机可读介质至少包括盘、带子或其他磁、光、半导体(例如闪存卡、ROM)或电子介质和网络、有线、无线或其他通信介质。电路的编码可以包括电路图示信息、物理布局信息、特性模拟信息，和/或可以包括电路可以根据其被表示或交流(communicate)的任何其他编码。
在前详细描述仅描述了本发明许多可能的实现方式中的几个。为此原因，该详细描述的意思是为了说明而非限制。不脱离本发明的范围和精神的情况下，可以基于在此提出的描述做出在此公开的实施例的变更和修改。此外，上述实施例可专门构思来被单独或以各组合方式使用。包括所有等效物的以下权利要求仅仅意在限定本发明的范围。因此，在此没有描述的其他实施例、变更和改进不是必然被排除在本发明的范围之外。

Claims (15)

1.一种电平移位器电路，包括：
第一和第二负载器件，分别用于将第一和第二互补输出节点耦接到第一电压供应节点；
第一和第二驱动器电路，分别用于将第一和第二输出节点耦接到第二电压供应节点，所述第一和第二驱动器电路的每个分别包括：
电压移位器电路，耦接在相应输出节点和相应中间节点之间；
旁路电路，耦接在相应输出节点和相应中间节点之间；以及
切换电路，响应于输入信号，并耦接在相应中间节点和第二电压供应节点之间；
其中，所述电压移位器电路提供了足够大的电压降，以确保，对于等于可操作地耦接到所述第一电压供应节点的最高电压的相应输出节点的电压，以及对于响应于输入信号被完全激活的切换电路，相应中间节点的电压不超过切换电路内的任意器件的最大跳通电压。
2.如权利要求1所述的电路，其中所述电压移位器电路每个提供足够低幅值的电压降，以确保第一和第二驱动器电路的第一和第二旁路电路导电时加在其上的电压不会超过第一和第二旁路电路内的任意器件的最大跳通电压。
3.如权利要求1所述的电平移位器电路，其中：
第一驱动器电路的第一切换电路包括第一切换晶体管，该第一切换晶体管具有耦接到第一控制节点的源极端并具有耦接到第二控制节点的栅极端；以及
第二驱动器电路的第二切换电路包括第二切换晶体管，该第二切换晶体管具有耦接到第二控制节点的源极端并具有耦接到第一控制节点的栅极端。
4.如权利要求3所述的电平移位器电路，还包括：
第一反相电路，响应于输入信号，并具有耦接到第一控制节点的输出；以及
第二反相电路，具有耦接到第一控制节点的输入，并具有耦接到第二控制节点的输出；
其中第一和第二反相电路包括耦接到第三电压供应节点和第二电压供应节点的低电压电路，所述第三电压供应节点用于可操作地接收显著小于第一电压供应节点所接收的电压的电压。
5.如权利要求4所述的电平移位器电路，其中：
第一驱动器电路的第一旁路电路包括第一旁路晶体管，该第一旁路晶体管具有耦接到第二控制节点的栅极端；以及
第二驱动器电路的第二旁路电路包括第二旁路晶体管，该第二旁路晶体管具有耦接到第一控制节点的栅极端。
6.如权利要求4所述的电平移位器电路，还包括偏置电压节点，其耦接到第一和第二旁路晶体管的相应栅极端。
7.如权利要求5所述的电平移位器电路，其中：
所述第一和第二负载器件包括分别耦接在第一和第二输出节点与第一电压供应节点之间的交叉耦合的负载器件。
8.如任意一个在前权利要求所述的电平移位器电路，其中第一和第二切换电路包括高电压原生晶体管，该高电压原生晶体管具有标称在0伏附近的阈值电压。
9.如权利要求1-7任意一个所述的电平移位器电路，其中电压移位器电路每个分别包括多个串联的高电压原生晶体管。
10.一种用于对与第一电压范围对应的输入信号进行电平移位以产生与在幅值上大于第一电压范围的第二电压范围对应的互补第一和第二输出信号的方法，所述第一和第二输出信号在相应第一和第二输出节点上传送，所述方法包括：
响应于输入信号从第一电压范围的第一状态到第二状态的改变：
通过包含与第一切换器件串联的第一电压移位器电路的第一电流路径将第一输出节点耦接到第二电压供应节点，以便将所述输出节点的电压向第二电压供应节点电压部分地驱动，所述第一电压移位器电路提供在其上的足够大的电压降，以确保，对于等于第二电压范围内的最高电压的所述第一输出节点的电压以及对于被完全激活的第一切换器件，在第一切换器件上的电压不超过其最大跳通电压；然后
通过包含与第一切换器件串联的第一旁路器件但是不包括第一电压移位器电路的第二电流路径将第一输出节点耦接到第二电压供应节点，以便将第一输出节点的电压完全驱动到第二电压供应节点电压；以及
将第二输出节点耦接到第一电压供应节点，以便将第二输出节点的电压基本驱动到在第一电压供应节点上传送的电压。
11.如权利要求10所述的方法，其中所述第一电压移位器电路提供在其上足够小的电压降，以确保第一旁路器件导电时加在其上的电压不会超过第一旁路器件内的任意器件的最大跳通电压。
12.如权利要求10所述的方法，还包括：
响应于输入信号，产生在第一电压范围内的第一和第二互补控制信号；
将第一控制信号耦接到第一切换器件的源极端；以及
将第二控制信号耦接到第一切换器件的栅极端。
13.如权利要求12所述的方法，其中第二电流路径还包括耦接在第一切换器件和第二电压供应节点之间的、属于第一电压范围的逻辑电路的输出器件。
14.如权利要求13所述的方法，还包括将偏置电压耦接到第一旁路器件的栅极端。
15.如权利要求13所述的方法，还包括将相同的控制信号耦接到第一切换器件的栅极端和第一旁路器件的栅极端两者。
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