TWI452568B - 可閂鎖之轉壓系統 - Google Patents

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Yang Cheng Cheng
Chien Chun Huang
Hui Wen Chang
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Orise Technology Co Ltd
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Description

可閂鎖之轉壓系統
本發明係關於電壓位準轉壓之技術領域，尤指一種可閂鎖之轉壓系統。
電壓位準轉壓電路通常是用來將低壓的控制信號轉換為高壓的控制信號，例如：應用在液晶顯示器時，通常需要將數位控制訊號由低電壓轉換成高電壓，用以驅動薄膜電晶體，故需要透過電壓位準轉壓電路來進行電壓位準移轉。
圖1係一習知資料驅動電路之示意圖，圖2係該習知資料驅動電路之電路圖。如圖1所示，當資料傳入，根據時脈訊號(S)將要顯示的資料儲存在閂鎖器(Latch)11後。配合下一個讀取訊號(LD)由VSS到VPP後，將資料轉存到閂鎖器12，以及在讀取訊號(LD)由VPP到VSS後將資料閂鎖住。在此同時，將這些訊號利用類比/數位轉換器(Digital/Analog Converter,DAC)14轉成對應的電壓，再利用類比運算放大器(Operational Amplifier,OP)15用以放大驅動能力，進而去推動面板畫素陣列的資料線負載。
其中，當資料由閂鎖器11傳至DAC14，需要兩個步驟，包括先將資料由閂鎖器12閂鎖住，再由轉壓器(Level Shifter,L/S)13轉成正高電壓後，才會由DAC14將這些數位訊號做處理。由圖2電路所示，閂鎖器12需由八顆低電 壓MOS電晶體(Low Voltage MOS,LV MOS)所組成，轉壓器(Level Shifter,L/S)13由四顆高電壓MOS電晶體(High Voltage MOS,HV MOS)所組成。由圖1及圖2可知，一個習知的閂鎖器12加上轉壓器(L/S)13約需十二顆電晶體，此不但佔用許多面積，同時亦增加許多功率消耗。因此，習知電壓位準轉壓電路的技術實仍有改善的空間。
本發明之目的主要係在提供一可閂鎖之轉壓系統，以降低電晶體的使用數量並降低電路面積，而減少功率消耗。
依據本發明之一特色，本發明提出一種可閂鎖之轉壓系統，其包含一第一NMOS電晶體、一第二NMOS電晶體、一第一PMOS電晶體、一第二PMOS電晶體、一第三NMOS電晶體、及一第四NMOS電晶體。該第一NMOS電晶體的閘極連接一致能輸入端，用以接收一致能訊號，其源極連接至一第一輸入訊號(VP)，其中，該第一輸入訊號(VP)具有一第一位準電壓(VSS)及一第二位準電壓(VPP)。該第二NMOS電晶體的閘極連接該致能輸入端以接收該致能訊號，其源極連接至一第二輸入訊號(VN)，其中，該第二輸入訊號(VN)具有該第一位準電壓(VSS)及該第二位準電壓(VPP)。該第一PMOS電晶體的閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極及一第一輸出端(VOP)，以及其源極連接一第三位準電壓(VPPH)。該第二PMOS電晶體的閘極 連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極及一第二輸出端(VON)，以及其源極連接該第三位準電壓(VPPH)。該第三NMOS電晶體的閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極，以及其源極連接該第一位準電壓(VSS)。該第四NMOS電晶體的閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極，以及其源極連接該第一位準電壓(VSS)。
依據本發明之另一特色，本發明提出一種可閂鎖之轉壓系統，其包含一致能NMOS電晶體、一第一NMOS電晶體、一第二NMOS電晶體、一第一PMOS電晶體、一第二PMOS電晶體、一第三NMOS電晶體、及一第四NMOS電晶體。該致能NMOS電晶體的閘極連接一致能輸入端，用以接收一致能訊號，其源極連接至一第一位準電壓(VSS)。該第一NMOS電晶體的閘極連接一第一輸入訊號(VP)，其源極連接至該致能NMOS電晶體的汲極，其中，該第一輸入訊號(VP)具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。該第二NMOS電晶體的閘極連接一第二輸入訊號(VN)，其源極連接至該致能NMOS電晶體的汲極，其中，該第二輸入訊號(VN)具有該第一位準電壓(VSS)及該第二位準電壓(VPP)。該第一PMOS電晶體的閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極及一第一輸出端(VON)，以及其源極連接一第三位準電壓(VPPH)。該第二PMOS電晶體的閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二 NMOS電晶體的汲極及一第二輸出端(VOP)，以及其源極連接該第三位準電壓(VPPH)。該第三NMOS電晶體的閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極，以及其源極連接該第一位準電壓(VSS)。該第四NMOS電晶體的閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極，以及其源極連接該第一位準電壓(VSS)。
圖3係本發明一種可閂鎖之轉壓系統300的使用示意圖，該可閂鎖之轉壓系統300連接一閂鎖器31，以將該閂鎖器31輸出的資料閂鎖並轉壓至一類比/數位轉換器(Digital/Analog Converter,DAC)32的輸入電壓範圍，進而轉成對應的電壓，再利用類比運算放大器(Operational Amplifier,OP)33予以放大驅動，俾推動面板畫素陣列的資料線負載。
圖4係本發明第一實施例之一種可閂鎖之轉壓系統400的電路圖，可閂鎖之轉壓系統400包含一第一NMOS電晶體(MN1)、一第二NMOS電晶體(MN2)、一第一PMOS電晶體(MP1)、一第二PMOS電晶體(MP2)、一第三NMOS電晶體(MN3)、及一第四NMOS電晶體(MN4)。
該第一NMOS電晶體(MN1)的閘極(G)連接至一致能輸入端用以接收一致能訊號(LD)，以及其源極(S)連接至一第一輸入訊號(VP)，其中，該第一輸入訊號(VP)具有 一第一位準電壓(VSS)及一第二位準電壓(VPP)。
該第二NMOS電晶體(MN2)的閘極(G)連接至該致能輸入端以接收該致能訊號(LD)，以及其源極(S)連接至一第二輸入訊號(VN)，其中，該第二輸入訊號(VN)具有該第一位準電壓(VSS)及該第二位準電壓(VPP)。
該第一PMOS電晶體(MP1)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)及一第一輸出端(VOP)，以及其源極(S)連接一第三位準電壓(VPPH)。
該第二PMOS電晶體(MP2)的閘極(G)連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體的汲極(D)及一第二輸出端(VON)，以及其源極(S)連接該第三位準電壓(VPPH)。
該第三NMOS電晶體(MN3)的閘極(G)連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體(MN2)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
該第四NMOS電晶體(MN4)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
更進一步說明，該第二位準電壓值(VPP)大於該第一位準電壓值(VSS)，該第三位準電壓值(VPPH)大於該第二位準電壓值(VPP)。於本實施例中，該第一位準電壓值(VSS)為0伏特，該第二位準電壓值(VPP)為1.8伏特，該第 三位準電壓值(VPPH)為5.0伏特。於其他實施例中，該第一位準電壓值(VSS)、該第二位準電壓值(VPP)與該第三位準電壓值(VPPH)係依據一積體電路代工廠商所提供的製程設計套件(Process Design Kit,PDK)中高壓製程電晶體的電壓而定。
如圖4所示，該第一輸入訊號(VP)與該第二輸入訊號(VN)係為反相。當該致能訊號(LD)為該第二位準電壓(VPP)時，該可閂鎖之轉壓系統400輸入該第一輸入訊號(VP)與該第二輸入訊號(VN)。當該致能訊號(LD)為該第一位準電壓(VSS)時，該可閂鎖之轉壓系統400閂鎖住該第一輸入訊號(VP)與該第二輸入訊號(VN)。
如圖4所示，當該致能訊號(LD)為該第二位準電壓(VPP)、該第一輸入訊號(VP)為該第二位準電壓(VPP)、及該第二輸入訊號(VN)為該第一位準電壓(VSS)時，該第一NMOS電晶體(MN1)為關閉，該第二NMOS電晶體(MN2)為開啟。更進一步說明，因該第二NMOS電晶體(MN2)開啟，所以第二輸出端(VON)的電壓逐漸拉低，而使該第一PMOS電晶體開啟(MP1)，進而將該第一輸出端(VOP)的電壓逐漸向VPPH拉高。
當該致能訊號(LD)為該第一位準電壓(VSS)、該第一輸入訊號(VP)為該第二位準電壓(VPP)、及該第二輸入訊號(VN)為該第一位準電壓(VSS)時，亦即該致能訊號(LD)由該第二位準電壓(VPP)轉變為該第一位準電壓(VSS)後，該第一NMOS電晶體(MN1)及該第二NMOS電晶體(MN2)關閉。由於該第一PMOS電晶體(MP1)在該致能訊 號(LD)為該第二位準電壓(VPP)時已經開啟，因此該第一輸出端(VOP)的電壓將持續逐漸拉高，進而使該第三NMOS電晶體(MN3)為開啟，用以將第二輸出端(VON)的電壓逐漸拉低，形成正迴授，如此，將使第一PMOS電晶體(MP1)更加開啟，最後將該第一輸出端(VOP)的電壓閂鎖在該第三位準電壓(VPPH)，將該第二輸出端(VON)的電壓閂鎖在該第一位準電壓(VSS)。
圖5係本發明第一實施例之可閂鎖之轉壓系統400另一運作的示意圖。如圖5所示，當該致能訊號(LD)為該第二位準電壓(VPP)、該第一輸入訊號(VP)為該第一位準電壓(VSS)、及該第二輸入訊號(VN)為該第二位準電壓(VPP)時，該第一NMOS電晶體(MN1)為開啟，該第二NMOS電晶體(MN2)為關閉，第一輸出端(VOP)的電壓逐漸拉低，而使該第二PMOS電晶體(MP2)為開啟，進而將該第二輸出端(VON)的電壓逐漸拉高。
當該致能訊號(LD)為該第一位準電壓(VSS)、該第一輸入訊號(VP)為該第一位準電壓(VSS)，以及該第二輸入訊號(VN)為該第二位準電壓(VPP)時，該第一NMOS電晶體(MN1)及該第二NMOS電晶體(MN2)為關閉，由於該第二PMOS電晶體(MP2)在該致能訊號(LD)為該第二位準電壓(VPP)時已經開啟，該第二輸出端(VON)的電壓持續逐漸拉高，進而使該第四NMOS電晶體(MN4)為開啟，以將第一輸出端(VOP)的電壓逐漸拉低，形成正迴授，因此將使第二PMOS電晶體(MP2)更加開啟，進而將該第二輸出端(VON)的電壓閂鎖在該第三位準電壓(VPPH)，以及將 該第一輸出端(VOP)的電壓閂鎖在該第二位準電壓(VSS)。
圖6係本發明第一實施例之可閂鎖之轉壓系統400的模擬示意圖，如圖6所示，第一輸入訊號(VP)與第二輸入訊號(VN)之電壓範圍為VSS到VPP(0~1.8V)，讀取訊號(LD)為VSS到VPP(0~1.8V)，轉為高壓後為VSS到VPPH(0~5V)。
圖7係本發明第二實施例之一種可閂鎖之轉壓系統700的電路圖，該可閂鎖之轉壓系統400包含一致能NMOS電晶體(MNS)、一第一NMOS電晶體(MN1)、一第二NMOS電晶體(MN2)、一第一PMOS電晶體(MP1)、一第二PMOS電晶體(MP2)、一第三NMOS電晶體(MN3)、及一第四NMOS電晶體(MN4)。
該致能NMOS電晶體(MNS)的閘極(G)連接一致能輸入端用以接收一致能訊號(LD)，以及其源極(S)連接至一第一位準電壓(VSS)。
該第一NMOS電晶體(MN1)的閘極(G)連接一第一輸入訊號(VP)，其源極(S)連接至該致能NMOS電晶體(MNS)的汲極(D)，其中，該第一輸入訊號(VP)具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。
該第二NMOS電晶體(MN2)的閘極(G)連接一第二輸入訊號(VN)，以及其源極(S)連接至該致能NMOS電晶體(MNS)的汲極(D)，其中，該第二輸入訊號(VN)具有該第一位準電壓(VSS)及該第二位準電壓(VPP)。
該第一PMOS電晶體(MP1)的閘極(G)連接該第二 NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)及一第一輸出端(VON)，以及其源極(S)連接一第三位準電壓(VPPH)。
該第二PMOS電晶體(MP2)的閘極連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體(MN2)的汲極(D)及一第二輸出端(VOP)，以及其源極(S)連接該第三位準電壓(VPPH)。
該第三NMOS電晶體(MN3)的閘極(G)連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體(MN2)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
該第四NMOS電晶體(MN4)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)，其源極(S)連接該第一位準電壓(VSS)。
如圖7所示，當該致能訊號(LD)為該第二位準電壓(VPP)時，該可閂鎖之轉壓系統700輸入該第一輸入訊號(VP)與該第二輸入訊號(VN)。當該致能訊號(LD)為該第一位準電壓(VSS)時，該可閂鎖之轉壓系統700閂鎖住該第一輸入訊號(VP)與該第二輸入訊號(VN)。
如圖7所示，當該致能訊號(LD)為該第二位準電壓(VPP)、該第一輸入訊號(VP)為該第二位準電壓(VPP)、及該第二輸入訊號(VN)為該第一位準電壓(VSS)時，該第一NMOS電晶體(MN1)為開啟，該第二NMOS電晶體(MN2)為關閉，第一輸出端(VON)的電壓逐漸拉低，而使該第二 PMOS電晶體(MP2)為開啟，用以將該第二輸出端(VOP)的電壓逐漸拉高
當該致能訊號為該第一位準電壓(VSS)、該第一輸入訊號(VP)為該第二位準電壓(VPP)、及該第二輸入訊號(VN)為該第一位準電壓(VSS)時，該第一NMOS電晶體(MN1)及該第二NMOS電晶體(MN2)為關閉。由於該第二PMOS電晶體(MP2)在該致能訊號(LD)為該第二位準電壓(VPP)時已經開啟，因此該第二輸出端(VOP)的電壓逐漸拉高，進而使該第四NMOS電晶體(MN4)開啟，用以將第一輸出端(VON)的電壓逐漸拉低，形成正迴授，最後使第二PMOS電晶體(MP2)更加開啟，進而將該第二輸出端(VOP)的電壓閂鎖在該第三位準電壓(VPPH)，以及將該第一輸出端(VON)的電壓閂鎖在該第二位準電壓(VSS)。
圖8係本發明第二實施例之可閂鎖之轉壓系統700另一運作的示意圖。如圖8所示，當該致能訊號(LD)為該第二位準電壓(VPP)、該第一輸入訊號(VP)為該第一位準電壓(VSS)、及該第二輸入訊號(VN)為該第二位準電壓(VPP)時，該第一NMOS電晶體(MN1)為關閉，該第二NMOS電晶體(MN2)為開啟，第二輸出端(VOP)的電壓逐漸拉低，而使該第一PMOS電晶體(MP1)為開啟，進而將該第一輸出端(VON)的電壓逐漸拉高。
當該致能訊號(LD)為該第一位準電壓(VSS)、該第一輸入訊號(VP)為該第一位準電壓(VSS)、及該第二輸入訊號(VN)為該第二位準電壓(VPP)時，該第一NMOS電晶體(MN1)及該第二NMOS電晶體(MN2)關閉。由於該第一 PMOS電晶體(MP1)在該致能訊號(LD)為該第二位準電壓(VPP)時已經開啟，因此該第一輸出端(VON)的電壓逐漸拉高，而使該第三NMOS電晶體(MN3)為開啟，用以將第二輸出端(VOP)的電壓逐漸拉低，形成正迴授，而使第一PMOS電晶體(MP1)更加開啟，進而將該第一輸出端(VON)的電壓閂鎖在該第三位準電壓(VPPH)，以及將該第二輸出端(VOP)的電壓閂鎖在該第一位準電壓(VSS)。
圖9係本發明第二實施例之可閂鎖之轉壓系統700的模擬示意圖，如圖9所示，第一輸入訊號(VP)與第二輸入訊號(VN)之電壓範圍為VSS到VPP(0~1.8V)，讀取訊號(LD)為VSS到VPP(0~1.8V)，轉為高壓後為VSS到VPPH(0~5V)。
圖10係本發明第一實施例之可閂鎖之轉壓系統400的應用示意圖，其係應用於一液晶顯示面板系統100中，該液晶顯示面板系統100包含一液晶顯示面板110、一源極驅動裝置120、一閘極驅動裝置130、及一顯示時序控制器140。
該源極驅動裝置120連接至該液晶顯示面板110，依據一顯示像素訊號用以驅動該液晶顯示面板110。該源極驅動裝置120由多個源極驅動器400’所組成，每一個源極驅動器400’係為前述之一可閂鎖之轉壓系統400，如前所述，其包含一第一NMOS電晶體MN1、一第二NMOS電晶體MN2、一第一PMOS電晶體MP1、一第二PMOS電晶體MP2、一第三NMOS電晶體MN3、及一第四NMOS電晶體MN4。
該第一NMOS電晶體(MN1)的閘極(G)的連接一致能輸入端用以接收一致能訊號(LD)，其源極(S)連接至一第一輸入訊號(VP)，其中，該第一輸入訊號(VP)具有一第一位準電壓(VSS)及一第二位準電壓(VPP)。
該第二NMOS電晶體(MN2)的其閘極(G)連接該致能輸入端以接收該致能訊號(LD)，以及其源極(S)連接至一第二輸入訊號(VN)，其中，該第二輸入訊號(VN)具有該第一位準電壓(VSS)及該第二位準電壓(VPP)。
該第一PMOS電晶體(MP1)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)及一第一輸出端(VOP)，以及其源極(S)連接一第三位準電壓(VPPH)。
該第二PMOS電晶體(MP2)的閘極(G)連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體的汲極(D)及一第二輸出端(VON)，其源極(S)連接該第三位準電壓(VPPH)。
該第三NMOS電晶體(MN3)的閘極(G)連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體(MN2)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
該第四NMOS電晶體(MN4)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
該閘極驅動裝置130連接至該液晶顯示面板110，用以產生一顯示驅動訊號，進而驅動該液晶顯示面板110。
該顯示時序控制器140連接至該源極驅動裝置120、及該閘極驅動裝置130，用以供應該源極驅動裝置120及該閘極驅動裝置130輸出該顯示像素訊號及該顯示驅動訊號的時序。
圖11係本發明第二實施例之可閂鎖之轉壓系統700的應用示意圖，其係應用於一液晶顯示面板系統100中，該液晶顯示面板系統100包含一液晶顯示面板110、一源極驅動裝置120、一閘極驅動裝置130、及一顯示時序控制器140。
該源極驅動裝置120連接至該液晶顯示面板110，用以依據一顯示像素訊號驅動該液晶顯示面板110。該源極驅動裝置120由多個源極驅動器700’所組成，每一個源極驅動器700’係為前述之一可閂鎖之轉壓系統700，如前所述，其包含一致能NMOS電晶體(MNS)、一第一NMOS電晶體(MN1)、一第二NMOS電晶體(MN2)、一第一PMOS電晶體(MP1)、一第二PMOS電晶體(MP2)、一第三NMOS電晶體(MN3)、及一第四NMOS電晶體(MN4)。
該致能NMOS電晶體(MNS)的閘極(G)連接一致能輸入端以接收一致能訊號(LD)，其源極(S)連接至一第一位準電壓(VSS)。
該第一NMOS電晶體(MN1)的閘極(G)連接一第一輸入訊號(VP)，其源極(S)連接至該致能NMOS電晶體(MNS) 的汲極(D)，其中，該第一輸入訊號(VP)具有該第一位準電壓(VSS)及一第二位準電壓(VPP)。
該第二NMOS電晶體(MN2)的閘極(G)連接一第二輸入訊號(VN)，其源極(S)連接至該致能NMOS電晶體(MNS)的汲極(D)，其中，該第二輸入訊號(VN)具有該第一位準電壓(VSS)及該第二位準電壓(VPP)。
該第一PMOS電晶體(MP1)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)及一第一輸出端(VON)，其源極(S)連接一第三位準電壓(VPPH)。
該第二PMOS電晶體(MP2)的閘極連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體(MN2)的汲極(D)及一第二輸出端(VOP)，以及其源極(S)連接該第三位準電壓(VPPH)。
該第三NMOS電晶體(MN3)的閘極(G)連接該第一NMOS電晶體(MN1)的汲極(D)，其汲極(D)連接至該第二NMOS電晶體(MN2)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
該第四NMOS電晶體(MN4)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其汲極(D)連接至該第一NMOS電晶體(MN1)的汲極(D)，以及其源極(S)連接該第一位準電壓(VSS)。
該閘極驅動裝置130連接至該液晶顯示面板110，用以產生一顯示驅動訊號，進而驅動該液晶顯示面板110。
該顯示時序控制器140連接至該源極驅動裝置120、及該閘極驅動裝置130，用以供應該源極驅動裝置120及該閘極驅動裝置130輸出該顯示像素訊號及該顯示驅動訊號的時序。
由前述說明可知，習知技術在閂鎖器11將資料傳至DAC前需要進行兩個步驟，亦即需使用閂鎖器12先將將資料閂鎖住，再使用LS電路將訊號轉成正高壓。然而，本發明技術的可閂鎖之轉壓系統，在使用讀取訊號(LD)控制兩顆MOS電晶體開關訊號傳遞前，閂鎖器31之輸出訊號VP與反向訊號VN已閂鎖存住，故在LD訊號為High時，即可將訊號進行傳遞，再利用正回授將資料閂鎖住，如此可增快電路速度，此外本發明技術只使用六顆HVMOS電晶體來製作可閂鎖之轉壓系統，亦達到了節省面積之目標。
由前述說明可知，於低壓訊號轉正負高壓訊號之過程，通常需要經過一級的第二電壓位準轉壓器轉正高壓訊號和一級的第一電壓位準轉壓器轉負高壓訊號，才能轉出所需的正負高壓位準，然而，使用本發明提出的可閂鎖之轉壓系統只需要六顆MOS電晶體，即可轉出所需要的正負高壓位準，故能達到降低電晶體的使用數量而節省晶片面積之目的，並減少功率消耗。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例 而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
11,12,31‧‧‧閂鎖器
13‧‧‧轉壓器
14,32‧‧‧類比/數位轉換器
15,33‧‧‧類比運算放大器
300,400,700‧‧‧可閂鎖之轉壓系統
MN1‧‧‧第一NMOS電晶體
MN2‧‧‧第二NMOS電晶體
MP1‧‧‧第一PMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN3‧‧‧第三NMOS電晶體
MN4‧‧‧第四NMOS電晶體
MNS‧‧‧致能NMOS電晶體
MN1‧‧‧第一NMOS電晶體
MN2‧‧‧第二NMOS電晶體
MP1‧‧‧第一PMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN3‧‧‧第三NMOS電晶體
MN4‧‧‧第四NMOS電晶體
100‧‧‧液晶顯示面板系統
110‧‧‧液晶顯示面板
120‧‧‧源極驅動裝置
130‧‧‧閘極驅動裝置
140‧‧‧顯示時序控制器
400’,700’‧‧‧源極驅動器
圖1係一習知資料驅動電路之示意圖。
圖2係該習知資料驅動電路之電路圖。
圖3係本發明一種可閂鎖之轉壓系統的使用示意圖。
圖4係本發明第一實施例之一種可閂鎖之轉壓系統的電路圖。
圖5係本發明第一實施例之可閂鎖之轉壓系統另一運作的示意圖。
圖6係本發明第一實施例之可閂鎖之轉壓系統的模擬示意圖。
圖7係本發明第二實施例之一種可閂鎖之轉壓系統的電路圖。
圖8係本發明第二實施例之可閂鎖之轉壓系統另一運作的示意圖。
圖9係本發明第二實施例之可閂鎖之轉壓系統的模擬示意圖。
圖10係本發明第一實施例之可閂鎖之轉壓系統的應用示意圖。
圖11係本發明第二實施例之可閂鎖之轉壓系統的應用示意圖。
400‧‧‧可閂鎖之轉壓系統
MN1‧‧‧第一NMOS電晶體
MN2‧‧‧第二NMOS電晶體
MP1‧‧‧第一PMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN3‧‧‧第三NMOS電晶體
MN4‧‧‧第四NMOS電晶體

Claims (18)

  1. 一種可閂鎖之轉壓系統，其包含：一第一NMOS電晶體，其閘極連接一致能輸入端用以接收一致能訊號，其源極連接至一第一輸入訊號，其中，該第一輸入訊號具有一第一位準電壓及一第二位準電壓；一第二NMOS電晶體，其閘極連接該致能輸入端以接收該致能訊號，其源極連接至一第二輸入訊號，其中，該第二輸入訊號具有該第一位準電壓及該第二位準電壓；一第一PMOS電晶體，其閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極及一第一輸出端，以及其源極連接一第三位準電壓；一第二PMOS電晶體，其閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極及一第二輸出端，以及其源極連接該第三位準電壓；一第三NMOS電晶體，其閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極，以及其源極連接該第一位準電壓；以及一第四NMOS電晶體，其閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極，以及其源極連接該第一位準電壓。
  2. 如申請專利範圍第1項所述之可閂鎖之轉壓系統，其中，該第二位準電壓值大於該第一位準電壓值， 該第三位準電壓值大於該第二位準電壓值，該第一輸入訊號與該第二輸入訊號係為反相。
  3. 如申請專利範圍第2項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第二位準電壓時，該可閂鎖之轉壓系統輸入該第一輸入訊號與該第二輸入訊號。
  4. 如申請專利範圍第3項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第一位準電壓時，該可閂鎖之轉壓系統閂鎖住該第一輸入訊號與該第二輸入訊號。
  5. 如申請專利範圍第4項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第二位準電壓、該第一輸入訊號為該第二位準電壓、及該第二輸入訊號為該第一位準電壓時，該第一NMOS電晶體為關閉，該第二NMOS電晶體為開啟，以及第二輸出端的電壓逐漸拉低，用以使該第一PMOS電晶體為開啟，進而將該第一輸出端的電壓逐漸拉高。
  6. 如申請專利範圍第5項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第一位準電壓、該第一輸入訊號為該第二位準電壓，以及該第二輸入訊號為該第一位準電壓時，該第一NMOS電晶體及該第二NMOS電晶體為關閉，藉由該第一輸出端的電壓逐漸地拉高，用以使該第三NMOS電晶體為開啟，進而將第二輸出端的電壓逐漸拉低，形成正迴授，將使第一PMOS電晶體更加開啟，進而將該第一輸出端的電壓閂鎖在該第三位準電壓，以及將該第二輸出端的電壓閂鎖在該第一位準電壓。
  7. 如申請專利範圍第4項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第二位準電壓、該第一輸入訊號為該第一位準電壓，以及該第二輸入訊號為該第二位準電壓時，該第一NMOS電晶體為開啟，該第二NMOS電晶體為關閉，第一輸出端的電壓逐漸拉低，用以使該第二PMOS電晶體開啟，進而將該第二輸出端的電壓拉高。
  8. 如申請專利範圍第7項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第一位準電壓、該第一輸入訊號為該第一位準電壓、及該第二輸入訊號為該第二位準電壓時，該第一NMOS電晶體及該第二NMOS電晶體為關閉，該第二輸出端的電壓逐漸拉高，而使該第四NMOS電晶體為開啟，藉由以將該第一輸出端的電壓拉低，形成正迴授，用以使第二PMOS電晶體更加地開啟，進而將該第二輸出端的電壓閂鎖在該第三位準電壓，以及將該第一輸出端的電壓閂鎖在該第二位準電壓。
  9. 如申請專利範圍第8項所述之可閂鎖之轉壓系統，其中，該可閂鎖之轉壓系統可運用於一種液晶顯示面板系統中，該液晶顯示面板系統包含：一液晶顯示面板；一源極驅動裝置，連接至該液晶顯示面板，該源極驅動裝置包含多個可閂鎖之轉壓系統，用以依據一顯示像素訊號驅動該液晶顯示面板；一閘極驅動裝置，連接至該液晶顯示面板，用以產生一顯示驅動訊號，進而驅動該液晶顯示面板；以及 一顯示時序控制器，連接至該源極驅動裝置、及該閘極驅動裝置，用以供應該源極驅動裝置及該閘極驅動裝置輸出該顯示像素訊號及該顯示驅動訊號的時序。
  10. 一種可閂鎖之轉壓系統，其包含：一致能NMOS電晶體，其閘極連接一致能輸入端用以接收一致能訊號，以及其源極連接至一第一位準電壓；一第一NMOS電晶體，其閘極連接一第一輸入訊號，其源極連接至該致能NMOS電晶體的汲極，其中，該第一輸入訊號具有該第一位準電壓及一第二位準電壓；一第二NMOS電晶體，其閘極連接一第二輸入訊號，其源極連接至該致能NMOS電晶體的汲極，其中，該第二輸入訊號具有該第一位準電壓及該第二位準電壓；一第一PMOS電晶體，其閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極及一第一輸出端，以及其源極連接一第三位準電壓；一第二PMOS電晶體，其閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極及一第二輸出端，以及其源極連接該第三位準電壓；一第三NMOS電晶體，其閘極連接該第一NMOS電晶體的汲極，其汲極連接至該第二NMOS電晶體的汲極，以及其源極連接該第一位準電壓；以及一第四NMOS電晶體，其閘極連接該第二NMOS電晶體的汲極，其汲極連接至該第一NMOS電晶體的汲極，以及其源極連接該第一位準電壓。
  11. 如申請專利範圍第10項所述之可閂鎖之轉壓系統，其中，該第二位準電壓值大於該第一位準電壓值，該第三位準電壓值大於該第二位準電壓值，該第一輸入訊號與該第二輸入訊號係反相。
  12. 如申請專利範圍第11項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第二位準電壓時，該可閂鎖之轉壓系統輸入該第一輸入訊號與該第二輸入訊號。
  13. 如申請專利範圍第12項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第一位準電壓時，該可閂鎖之轉壓系統閂鎖住該第一輸入訊號與該第二輸入訊號。
  14. 如申請專利範圍第13項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第二位準電壓、該第一輸入訊號為該第二位準電壓，以及該第二輸入訊號為該第一位準電壓時，該第一NMOS電晶體為開啟，該第二NMOS電晶體為關閉，藉由該第一輸出端的電壓逐漸拉低，用以使該第二PMOS電晶體為開啟，進而將該第二輸出端的電壓拉高。
  15. 如申請專利範圍第14項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第一位準電壓、該第一輸入訊號為該第二位準電壓，以及該第二輸入訊號為該第一位準電壓時，該第一NMOS電晶體及該第二NMOS電晶體為關閉，該第二輸出端的電壓逐漸拉高，使該第四NMOS電晶體為開啟，以將該第一輸出端的電壓逐漸拉低，形成正迴授，將使第二PMOS電晶體更加開啟，進而 將該第二輸出端的電壓閂鎖在該第三位準電壓，以及將該第一輸出端的電壓閂鎖在該第二位準電壓。
  16. 如申請專利範圍第13項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第二位準電壓、該第一輸入訊號為該第一位準電壓，以及該第二輸入訊號為該第二位準電壓時，該第一NMOS電晶體為關閉，該第二NMOS電晶體為開啟，該第二輸出端的電壓逐漸拉低，用以使該第一PMOS電晶體為開啟，進而將該第一輸出端的電壓拉高。
  17. 如申請專利範圍第16項所述之可閂鎖之轉壓系統，其中，當該致能訊號為該第一位準電壓、該第一輸入訊號為該第一位準電壓，以及該第二輸入訊號為該第二位準電壓時，該第一NMOS電晶體及該第二NMOS電晶體為關閉，該第一輸出端的電壓逐漸拉高，使該第三NMOS電晶體為開啟，以將該第二輸出端的電壓逐漸拉低，形成正迴授，用以使該第一PMOS電晶體更加開啟，進而將該第一輸出端的電壓閂鎖在該第三位準電壓，將該第二輸出端的電壓閂鎖在該第一位準電壓。
  18. 如申請專利範圍第17項所述之可閂鎖之轉壓系統，其中，該可閂鎖之轉壓系統可運用於一種液晶顯示面板系統中，該液晶顯示面板系統包含：一液晶顯示面板；一源極驅動裝置，連接至該液晶顯示面板，該源極驅動裝置包含多個可閂鎖之轉壓系統，用以依據一顯示像素訊號驅動該液晶顯示面板； 一閘極驅動裝置，連接至該液晶顯示面板，用以產生一顯示驅動訊號，進而驅動該液晶顯示面板；以及一顯示時序控制器，連接至該源極驅動裝置、及該閘極驅動裝置，用以供應該源極驅動裝置及該閘極驅動裝置輸出該顯示像素訊號及該顯示驅動訊號的時序。
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