JP3999460B2 - レベルシフト回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低電源電圧側の信号を高電源電圧側へ伝達するレベルシフト回路及び半導体装置に関するものである。
【０００２】
近年、半導体集積回路装置の多機能化に伴う低電源電圧化及び複数電源化により、レベルシフト回路は、半導体装置のインターフェース回路として用いられている。
【０００３】
【従来の技術】
図４は、従来のレベルシフト回路を示す回路図である。
レベルシフト回路５０は、第１の電源ＶＤ１と第２の電源ＶＤ２が接続され、第１の電源ＶＤ１レベルの入力信号ＩＮを第２の電源ＶＤ２レベルの出力信号ＯＵＴにレベル変換する。第１の電源ＶＤ１の電圧は第２の電源ＶＤ２のそれよりも低く設定され、例えば第１の電源ＶＤ１の電圧が１．０Ｖ（ボルト）に設定され、第２の電源ＶＤ２の電圧が３．０Ｖに設定されている。
【０００４】
レベルシフト回路５０は、入力回路５１とシフト回路５２とから構成される。入力回路５１は、第１の電源ＶＤ１と第３の電源（グランドＧＮＤ）との間に接続され、ｎＭＯＳトランジスタＱ３４とｐＭＯＳトランジスタＱ３５とからなるインバータ回路を含み、そのインバータ回路により、入力信号ＩＮを反転した信号／ＩＮをシフト回路５２に出力する。シフト回路５２には入力信号ＩＮが供給され、両信号ＩＮ，／ＩＮに応答して出力信号ＯＵＴを出力する。
【０００５】
シフト回路５２は、２個のｎＭＯＳトランジスタＱ３６，Ｑ３７と、２個のｐＭＯＳトランジスタＱ３８，Ｑ３９とから構成される。
第１のｎＭＯＳトランジスタＱ３６はそのゲートに反転信号／ＩＮが供給され、第２のｎＭＯＳトランジスタＱ３７はそのゲートに入力信号ＩＮが供給される。つまり、各ｎＭＯＳトランジスタＱ３６，Ｑ３７のゲートには、互いに反転した信号が入力される。また、各ｎＭＯＳトランジスタＱ３６，Ｑ３７のソースは、グランドＧＮＤに接続され、ドレインはそれぞれｐＭＯＳトランジスタＱ３８，Ｑ３９のドレインに接続される。
【０００６】
第１のｐＭＯＳトランジスタＱ３８のゲートは第２のｐＭＯＳトランジスタＱ３９のドレインに接続され、第２のｐＭＯＳトランジスタＱ３９のゲートは第１のｐＭＯＳトランジスタＱ３８のドレインに接続される。各ｐＭＯＳトランジスタＱ３８，Ｑ３９のソースは、第２の電源ＶＤ２に接続される。
【０００７】
上記のように構成されたレベルシフト回路５０は、Ｈレベルの入力信号ＩＮに応答して第１のｎＭＯＳトランジスタＱ３６をオフ状態、第２のｎＭＯＳトランジスタＱ３７をオン状態にする。このため、第１のｐＭＯＳトランジスタＱ３８はオン状態、第２のｐＭＯＳトランジスタＱ３９はオフ状態となる。従って、レベルシフト回路５０は、Ｈレベル（第２の電源ＶＤ２レベル）の出力信号ＯＵＴを出力する。
【０００８】
一方、レベルシフト回路５０は、Ｌレベルの入力信号ＩＮに応答して第１のｎＭＯＳトランジスタＱ３６をオン状態、第２のｎＭＯＳトランジスタＱ３７をオフ状態にする。このため、第１のｐＭＯＳトランジスタＱ３８はオフ状態、第２のｐＭＯＳトランジスタＱ３９はオン状態となる。従って、レベルシフト回路５０は、Ｌレベル（グランドＧＮＤレベル）の出力信号ＯＵＴを出力する。
【０００９】
【発明が解決しようとする課題】
ところで、レベルシフト回路５０は、第１及び第２のｎＭＯＳトランジスタＱ３６，Ｑ３７が入力信号ＩＮに応答してオンオフしなければならない。この動作のために第１及び第２のｎＭＯＳトランジスタＱ３６，Ｑ３７は素子耐圧の低いトランジスタで構成され、それらトランジスタＱ３６，Ｑ３７のしきい値電圧を入力信号ＩＮのレベルに対応させている。
【００１０】
図５は、素子耐圧の異なる２つのトランジスタにおけるゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤとの関係を示すグラフである。図中、曲線Ａは素子耐圧の低いトランジスタ（低耐圧素子）を示し、曲線Ｂは素子耐圧の高いトランジスタ（高耐圧素子）を示す。
【００１１】
即ち、図５に曲線Ａ及び曲線Ｂで示すように、低耐圧素子がオン状態となる閾値電圧は、高耐圧素子がオン状態となる閾値電圧に比べて約１／２となる。従って、上述した従来例において、第１及び第２のｎＭＯＳトランジスタＱ３６，Ｑ３７を低耐圧素子で構成した場合、高耐圧素子で構成した場合に比べてレベルシフト回路の出力信号をより低いゲート−ソース間電圧で該ｎＭＯＳトランジスタＱ３６，Ｑ３７をオンオフさせることが可能となる。
【００１２】
しかし、上述した従来例において、第１のｎＭＯＳトランジスタＱ３６のドレインには、オンした第１のｐＭＯＳトランジスタＱ３８を介して第２の電源ＶＤ２の電圧が供給される。この第２の電源ＶＤ２の電圧により第１のｎＭＯＳトランジスタＱ３６のソース−ドレイン間電圧が素子の耐圧を越えてしまうため、その電圧により第１のｎＭＯＳトランジスタＱ３６が破壊される問題があった。尚、第２のｎＭＯＳトランジスタＱ３７についても同様の問題があった。
【００１３】
本発明は、上記問題点を解消するためになされたものであって、その目的は、低耐圧素子にて構成されるトランジスタの破壊を防ぐことを可能にしたレベルシフト回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、電圧発生回路は、第５及び第６のトランジスタに第２の電圧源に基づいて生成したゲート電圧を供給する。そして、第１及び第２のトランジスタのソースードレイン間電圧は、それらトランジスタの耐圧よりも低くなるように制御される。また、電圧発生回路は、直列接続される複数のトランジスタにより第２の電圧源の電圧と第３の電圧源の電圧との差電圧を分圧して生成したゲート電圧を第５及び第６のトランジスタに供給する。そして、電圧発生回路は、第１及び第２のトランジスタに印加される第２の電圧源からの電圧を制限して、それらトランジスタの耐圧よりも低いソースードレイン間電圧に制御する。
請求項２に記載の発明によれば、保護回路は、電圧発生回路の出力電圧が予め定めたゲート電圧となるまで、第５及び第６のトランジスタのゲートを第１の電圧源に短絡させる。
【００１５】
請求項３に記載の発明によれば、請求項２に記載の発明の作用に加えて、電圧発生回路は、直列接続される複数のトランジスタにより第２の電圧源を分圧して生成したゲート電圧を第５及び第６のトランジスタに供給する。そして、電圧発生回路は、第１及び第２のトランジスタに印加される第２の電圧源からの電圧を制限して、それらトランジスタの耐圧よりも低いソースードレイン間電圧に制御する。
請求項４に記載の発明によれば、請求項２又は３に記載の発明の作用に加えて、保護回路は、電圧発生回路の出力電圧が予め定めたゲート電圧となるまで、第５及び第６のトランジスタのゲートに供給される電圧発生回路からの出力信号を無効化するとともに、それらトランジスタのゲートを第１の電圧源に短絡させる。
【００１６】
請求項５に記載の発明によれば、請求項２乃至４のいずれか１項に記載の発明の作用に加えて、保護回路の第１及び第２のスイッチ回路は、電圧発生回路の出力電圧に基づいて相補的にオン・オフ制御される。そして、第１のスイッチ回路がオフ状態に制御されるとき、第２のスイッチ回路は、第５及び第６のトランジスタのゲートを第１の電圧源に短絡させる。
請求項６に記載の発明によれば、請求項５に記載の発明の作用に加えて、保護回路の信号生成回路は、第１及び第２のスイッチ回路をオン・オフ制御する制御信号を電圧発生回路の第２の出力電圧に基づいて生成する。そして、信号生成回路は、その制御信号を第１及び第２のスイッチ回路に供給する。
【００１７】
請求項７に記載の発明によれば、請求項１乃至６のいずれか１項に記載の発明の作用に加えて、第１及び第３の電圧源を電源とする入力回路は、第１及び第２のトランジスタにゲート電圧を供給する。
【００１８】
請求項８に記載の発明によれば、請求項１乃至７のいずれか１項に記載の発明の作用に加えて、電圧発生回路は、該電圧発生回路に供給される第３の信号に応答して各電圧源の電圧を制御し、第５及び第６のトランジスタに供給するゲート電圧を生成する。
【００２３】
請求項９に記載の発明によれば、請求項１乃至８のいずれかに記載の発明の作用をするレベルシフト回路は、半導体装置に設けられている。
【００２４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１に従って説明する。
【００２５】
図１は、レベルシフト回路の第一実施形態を示す回路図である。
レベルシフト回路１０は、入力回路１１、シフト回路１２、電圧発生回路１３を含む。入力回路１１は第１の電圧源と第２の電圧源とを電源として動作するように構成され、シフト回路１２及び電圧発生回路１３は第１の電圧源と第３の電圧源とを電源として動作するように構成されている。尚、本実施の形態において、第１の電圧源はグランドＧＮＤであり、第２の電圧源は第１の電圧源に対する電位差が第３の電圧源のそれよりも小さな電源である。以下、第２の電圧源を低電圧側電源と呼び、第３の電圧源を高電圧側電源と呼ぶ。そして、第２の電圧源は低電源電圧ＶＤ１を供給し、第３の電圧源は高電源電圧ＶＤ２を供給する。そして、レベルシフト回路１０は、低電源電圧ＶＤ１レベルの入力信号ＩＮを高電源電圧ＶＤ２レベルの出力信号ＯＵＴにレベル変換する。
【００２６】
入力回路１１は、第１のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ、と略称）Ｑ１１と、第１のｎチャネルＭＯＳトランジスタＱ１２（以下、ｎＭＯＳトランジスタ、と略称）とからなるインバータ回路を含む。
【００２７】
第１のｐＭＯＳトランジスタＱ１１のソースは低電圧側電源（低電源電圧ＶＤ１）に接続され、第１のｎＭＯＳトランジスタＱ１２のソースはグランドＧＮＤに接続される。第１のｐＭＯＳトランジスタＱ１１及び第１のｎＭＯＳトランジスタＱ１２の各ゲートは入力信号ＩＮが供給され、その信号ＩＮを反転した信号／ＩＮを出力する。従って、入力回路１１は、入力信号ＩＮに応答して、該信号ＩＮと、該信号ＩＮを反転した信号／ＩＮとをシフト回路１２に出力する。
【００２８】
シフト回路１２は、第１〜第６のトランジスタＱ１３〜Ｑ１８から構成される。第１及び第２のトランジスタＱ１３，Ｑ１４はｐＭＯＳトランジスタであり、第３〜第６トランジスタＱ１５〜Ｑ１８はｎＭＯＳトランジスタである。
【００２９】
第１及び第２のトランジスタＱ１３，Ｑ１４はソースが高電圧側電源（高電源電圧ＶＤ２）に接続され、ゲートが互いに他のトランジスタＱ１４，Ｑ１３のドレインに接続される。
【００３０】
第３及び第４のトランジスタＱ１５，Ｑ１６のソースはグランドＧＮＤに接続される。第３のトランジスタＱ１５のゲートは反転信号／ＩＮが供給され、第４のトランジスタＱ１６のゲートは入力信号ＩＮが供給される。第３及び第４のトランジスタＱ１５，Ｑ１６のドレインは第５及び第６のトランジスタＱ１７，Ｑ１８のソースにそれぞれ接続される。
【００３１】
第５及び第６のトランジスタＱ１７，Ｑ１８のドレインは第１及び第２のトランジスタＱ１３，Ｑ１４のドレインに接続される。第５及び第６のトランジスタＱ１７，Ｑ１８のゲートは互いに接続され、その接続点は電圧発生回路１３に接続される。そして、第１のトランジスタＱ１３と第５のトランジスタＱ１７と間の接続点から出力信号ＯＵＴを出力する。
【００３２】
第３及び第４のトランジスタＱ１５，Ｑ１６は、それぞれのゲートに供給される信号ＩＮ，／ＩＮに応答してオンオフするように、それらの素子耐圧が低く設定された低耐圧素子である。一方、第１及び第２のトランジスタＱ１３，Ｑ１４と第５及び第６のトランジスタＱ１７，Ｑ１８は、それらの素子耐圧が高電源電圧ＶＤ２に対応して設定された高耐圧素子である。
【００３３】
電圧発生回路１３は、第１の電圧源と第３の電圧源により生成した電圧を第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに供給する。更に、電圧発生回路１３は、低耐圧素子である第３及び第４のトランジスタＱ１５，Ｑ１６が破壊しないように第５及び第６のトランジスタＱ１７，Ｑ１８のゲート電圧を生成する。
【００３４】
本実施形態では、高電源電圧ＶＤ２を３．０Ｖ、低電源電圧ＶＤ１を１．０Ｖとしている。そして、低耐圧素子（第３及び第４のトランジスタＱ１５，Ｑ１６）のソースードレイン間耐圧を１．５Ｖ、高耐圧素子（第１，第２，第５及び第６のトランジスタＱ１３，Ｑ１４，Ｑ１７，Ｑ１８）のソースードレイン間耐圧を３．０Ｖとし、高耐圧素子のゲート−ソース間電圧を０．５Ｖとしている。従って、本実施形態の電圧発生回路１３は、第３及び第４のトランジスタＱ１５，Ｑ１６が破壊しないように生成した電圧（高電源電圧ＶＤ２の約１／２の電圧）を第５及び第６のｎＭＯＳトランジスタＱ１７，Ｑ１８のゲートに印加する。
【００３５】
詳述すると、電圧発生回路１３は、第１〜第８のトランジスタＱ１９〜Ｑ２６とから構成される。第１〜第６のトランジスタＱ１９〜Ｑ２４はｐＭＯＳトランジスタであり、第７及び第８のトランジスタＱ２５，Ｑ２６はｎＭＯＳトランジスタである。
【００３６】
第１のトランジスタＱ１９と第７のトランジスタＱ２５とによりインバータ回路が構成され、各トランジスタＱ１９，Ｑ２５のゲートは制御信号ＣＮＴＬが供給される。第１のトランジスタＱ１９のソースは高電圧側電源（高電源電圧ＶＤ２）の接続端子に接続され、第７のトランジスタＱ２５のソースはグランドＧＮＤに接続される。そして、当該インバータ回路の出力端子、即ち第１のトランジスタＱ１９及び第７のトランジスタＱ２５の各ドレインは、第２のトランジスタＱ２０のゲートに接続される。
【００３７】
第２のトランジスタＱ２０のソースは高電圧側電源（高電源電圧ＶＤ２）の接続端子に接続される。第２〜第５のトランジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３の各ドレインは、第３〜第６のトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ソースにそれぞれ接続される。第６のトランジスタＱ２４のドレインは第８のトランジスタＱ２６のドレインに接続され、当該第８のトランジスタＱ２６のソースはグランドＧＮＤに接続される。第８のトランジスタＱ２６のゲートは、前記制御信号ＣＮＴＬが供給される。第３〜第６のトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、各々のドレインが各々のゲートに接続されている。
【００３８】
そして、第４のトランジスタＱ２２のドレインと第５のトランジスタＱ２３のソースとの間の接続点（ノード）Ｎ１は、シフト回路１２内の第５及び第６のトランジスタＱ１７，Ｑ１８の各ゲートに接続されている。
【００３９】
次に、上記のように構成されたレベルシフト回路の作用について説明する。
電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬに応答して第１のトランジスタＱ１９をオフ、第７のトランジスタＱ２５をオンする。従って、各トランジスタＱ１９，Ｑ２０にて構成されるインバータ回路は、第２のトランジスタＱ２０にＬレベルの信号を出力し、該トランジスタＱ２０をオンする。
【００４０】
また、電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬにより、第８のトランジスタＱ２６をオンする。このとき、第２のトランジスタＱ２０のドレイン電圧は、高電源電圧ＶＤ２（３．０Ｖ）と略同一の電圧となり、第８のトランジスタＱ２６のドレイン電圧は、グランドＧＮＤと略同一の電圧（０．０Ｖ）となる。従って、電圧発生回路１３は、抵抗として作用する第３〜第６のトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４により、高電源電圧ＶＤ２を分圧して約１／２の電圧（１．５Ｖ）をノードＮ１から出力する。
【００４１】
今、レベルシフト回路１０には、Ｈレベルの入力信号ＩＮが入力される。この信号ＩＮに応答してシフト回路１２の第３のトランジスタＱ１５がオフし、第４のトランジスタＱ１６がオンする。この動作により、第２のトランジスタＱ１４のドレイン電圧、即ち第１のトランジスタＱ１３のゲート電圧がグランドＧＮＤレベルになるため、第１のトランジスタＱ１３がオンする。従って、レベルシフト回路１０は、高電源電圧ＶＤ２レベルの出力信号ＯＵＴを出力する。
【００４２】
このオンした第１のトランジスタＱ１３により高電源電圧ＶＤ２レベルのゲート電圧が第２のトランジスタＱ１４に供給され、その第２のトランジスタＱ１４はオフする。そして、オンした第１のトランジスタＱ１３により第５のトランジスタＱ１７のドレイン電圧は高電源電圧ＶＤ２レベルになる。
【００４３】
この第５のトランジスタＱ１７のゲートには、電圧発生回路１３よりおよそ１．５Ｖの電圧が供給されるため、第５のトランジスタＱ１７のソース電圧はそれのゲート電圧より素子耐圧分（０．５Ｖ）低下した電位になる。即ち、低耐圧素子である第３のトランジスタＱ１５のドレイン電圧は、およそ１．０Ｖになる。従って、第３のトランジスタＱ１５は破壊されない。
【００４４】
また、レベルシフト回路１０にＬレベルの入力信号ＩＮが入力されると、上記と同様にしてグランドＧＮＤレベルの出力信号ＯＵＴを出力する。そして、第４のトランジスタＱ１６のドレイン電圧はおよそ１．０Ｖになる。従って、第４のトランジスタＱ１６は破壊されない。
【００４５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第３及び第４のトランジスタＱ１５，Ｑ１６は、低電源電圧ＶＤ１で駆動するソースードレイン間耐圧の小さな低耐圧素子で構成される。電圧発生回路１３は、高電源電圧ＶＤ２に基づいて第３及び第４のトランジスタＱ１５，Ｑ１６が破壊しないように生成した電圧を第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに印加する。従って、第１及び第２のトランジスタＱ１３，Ｑ１４がオンするとき、第３及び第４のトランジスタＱ１５，Ｑ１６にそのソースードレイン間耐圧を越える高電源電圧ＶＤ２が印加されることを防止する。即ち、高電源電圧ＶＤ２から印加される電圧を制限することで、低耐圧素子で構成される第３及び第４のトランジスタＱ１５，Ｑ１６の破壊を防止することができる。
【００４６】
（第二実施形態）
次に、本発明を具体化した第二実施形態を図２に従って説明する。尚、本実施の形態において、第一実施形態と同様の構成部分には、同一符号及び同一名称を付してその詳細な説明を一部省略する。
【００４７】
図２は、レベルシフト回路の第二実施形態を示す回路図である。
レベルシフト回路２０は、入力回路１１、シフト回路１２、電圧発生回路２１を含む。
【００４８】
電圧発生回路２１は、高電源電圧ＶＤ２と低電源電圧ＶＤ１とを電源として動作するように接続されている。即ち、電圧発生回路２１の第８のトランジスタＱ２６のソースは、低電圧側電源（低電源電圧ＶＤ１）に接続される。
【００４９】
また、シフト回路１２の第５及び第６のトランジスタＱ１７，Ｑ１８の各ゲートは、電圧発生回路２１の第５のトランジスタＱ２３と第６のトランジスタＱ２４との間の接続点（ノード）Ｎ２が接続される。
【００５０】
従って、電圧発生回路２１は、高電源電圧ＶＤ２と低電源電圧ＶＤ１との差電圧を分圧した電圧（本実施形態では差電圧の約１／４を低電源電圧ＶＤ１に加算した電圧）を、第５及び第６のトランジスタＱ１７，Ｑ１８の各ゲートに印加する。
【００５１】
次に、上記のように構成したレベルシフト回路の作用について説明する。
電圧発生回路２１は、第一実施形態と同様に、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに約１．５Ｖの電圧を印加する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、該トランジスタＱ１５，Ｑ１６のオンオフに関わらず、１．０Ｖより小さくなる。即ち、第３及び第４のトランジスタＱ１５，Ｑ１６のソースードレイン間耐圧（１．５Ｖ）より小さくなるため、該トランジスタＱ１５，Ｑ１６が破壊されることはない。
【００５２】
今、低電源電圧ＶＤ１（１．０Ｖ）が安定して供給され、高電源電圧ＶＤ２が３．０Ｖから±０．５Ｖの範囲で変動する。
例えば、高電源電圧ＶＤ２が３．５Ｖに変動した場合、電圧発生回路２１は、その接続ノードＮ２に約１．６３Ｖの電圧を出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約１．１３Ｖとなる。これに対し、第一実施形態の電圧発生回路１３は、その接続ノードＮ１に約１．７５Ｖを出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約１．２５Ｖとなる。
【００５３】
別の例として、高電源電圧ＶＤ２が２．５Ｖに変動した場合、電圧発生回路２１は、その接続ノードＮ２に約１．３８Ｖの電圧を出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約０．８８Ｖとなる。これに対し、第一実施形態の電圧発生回路１３は、その接続ノードＮ１に約１．２５Ｖを出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約０．７５Ｖとなる。
【００５４】
上述したように、本実施形態のレベルシフト回路２０は、第一実施形態のレベルシフト回路１０に比べて、高電源電圧ＶＤ２の変動に対する第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧の変動幅が小さい。
【００５５】
以上記述したように、本実施の形態によれば、前記第一実施形態と同様な効果を奏するとともに、以下の効果を奏することができる。
（１）電圧発生回路２１は、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに、高電源電圧ＶＤ２と低電源電圧ＶＤ１の差電圧の約１／４を低電源電圧ＶＤ３に加えた電圧を印加することにより、第３及び第４のトランジスタＱ１５，Ｑ１６に印加されるドレイン電圧を制御する。この構成では、高電源電圧ＶＤ２の変動に対する第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧の変動幅を第一実施形態のそれよりも小さくできる。従って、高電源電圧ＶＤ２が大きく変動することに起因する第３及び第４のトランジスタＱ１５，Ｑ１６の破壊を防ぐことができる。
【００５６】
（第三実施形態）
次に、本発明を具体化した第三実施形態を図３に従って説明する。
尚、第一実施形態と同様の構成部分には、同一符号及び同一名称を付してその詳細な説明を一部省略する。
【００５７】
図３は、レベルシフト回路３０の回路図である。
レベルシフト回路３０は、入力回路１１、シフト回路１２、電圧発生回路１３、保護回路３１を含む。
【００５８】
保護回路３１は、電圧発生回路１３の接続ノードＮ１の電圧が不安定な状態となった場合に、第３及び第４のトランジスタ（低耐圧素子）Ｑ１５，Ｑ１６に、そのソースードレイン間耐圧以上の電圧が印加されて同トランジスタＱ１５，Ｑ１６が破壊するのを防止する回路である。
【００５９】
ノードＮ１の電圧は、電源投入時や制御信号ＣＮＴＬの切り替え時に不安定になることがある。例えば、制御信号ＣＮＴＬをＬレベルからＨレベルに切り換えた後、第２〜第６のトランジスタＱ２０〜Ｑ２４及び第８のトランジスタＱ２６の内部容量への充電が完了するまでは、接続ノードＮ１の電圧が高電源電圧ＶＤ２付近にまで上昇している場合がある。すると、第３及び第４のトランジスタ（低耐圧素子）Ｑ１５，Ｑ１６に、そのソースードレイン間耐圧以上の電圧が印加され、同トランジスタＱ１５，Ｑ１６が破壊されてしまう。従って、保護回路３１は、この耐圧以上の電圧が第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに加わるのを防ぐように構成されている。
【００６０】
次に、保護回路３１の構成の一例を説明する。
保護回路３１は、信号生成回路３２、第１及び第２のスイッチ回路３３，３４を含む。信号生成回路３２は、第１及び第２のスイッチ回路３３，３４を開閉制御するための制御信号を、電圧発生生成回路１３の各部の電圧に基づいて生成する。第１のスイッチ回路３３はノードＮ１と第５及び第６のトランジスタＱ１７，Ｑ１８のゲートとの間に接続され、第２のスイッチ回路３４は第５及び第６のトランジスタＱ１７，Ｑ１８のゲートとグランドＧＮＤとの間に接続されている。
【００６１】
第１及び第２のスイッチ回路３３，３４は制御信号に応答してオン（開路閉路）又はオフ（閉路開路）する。オフした第１のスイッチ回路３３は、ノードＮ１の不安定な電圧が第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに印加することを防ぐ。オンした第２のスイッチ回路３４は、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートをグランドＧＮＤに接続し、ゲート電圧が不安定になるのを防ぐ。
【００６２】
信号生成回路３２は、ｐＭＯＳトランジスタＱ２７とｎＭＯＳトランジスタＱ２８とからなるインバータ回路と、ｐＭＯＳトランジスタＱ２９とｎＭＯＳトランジスタＱ３０からなるインバータ回路を備える。この信号生成回路３２は、電圧発生回路１３の第５及び第６のトランジスタＱ２３，Ｑ２４の間の接続点（ノード）Ｎ３のレベルと実質的に同一レベルの第１の制御信号Ｓ３１と、ノードＮ３のレベルを反転したレベルを持つ第２の制御信号Ｓ３２とを生成する。
【００６３】
第１のスイッチ回路３３は、並列に接続されたｐＭＯＳトランジスタＱ３１とｎＭＯＳトランジスタＱ３２とからなり、ｐＭＯＳトランジスタＱ３１のゲートに第１の制御信号Ｓ３１が供給され、ｎＭＯＳトランジスタＱ３２のゲートに第２の制御信号Ｓ３２が供給される。従って、両トランジスタＱ３１，Ｑ３２は同時にオンオフする。
【００６４】
第２のスイッチ回路３４は、ｎＭＯＳトランジスタＱ３３からなり、そのトランジスタＱ３３のゲートがノードＮ３に接続される。従って、第２のスイッチ回路３４は、第１のスイッチ回路３３に対して相補的にオンオフする。
【００６５】
次に、上記のように構成したレベルシフト回路３０の作用について説明する。電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬにより、第８のトランジスタＱ２６をオンする。
【００６６】
また、電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬにより、第１のトランジスタＱ１９と第７のトランジスタＱ２５とからなるインバータ回路からＬレベルの信号を出力する。従って、電圧発生回路１３は、第２のトランジスタＱ２０をオンする。
【００６７】
すると、電圧発生回路１３は、高電源電圧ＶＤ２が印加されることにより、第２〜第６のトランジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４及び第８のトランジスタＱ２６の内部容量へ充電を開始する。
【００６８】
このとき、第２〜第６のトランジスタＱ２０〜Ｑ２４及び第８のトランジスタＱ２６の内部容量への充電が完了するまで、接続ノードＮ１とノードＮ３の電圧はほぼ等しく、高電源電圧ＶＤ２の付近である。
【００６９】
従って、第２のスイッチ回路３４はノードＮ３の電圧によりオンする。一方、第１のスイッチ回路３３は、ノードＮ３の電圧に基づく第１及び第２の制御信号Ｓ３１，Ｓ３２に応答してオフする。
【００７０】
この様な動作により、信号生成回路３２は、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートをグランドＧＮＤに接続するとともにノードＮ１との間を切断する。
【００７１】
次いで、接続ノードＮ１の電圧が低下し、その電圧が高電源電圧ＶＤ２（３．０Ｖ）の約１／２の電圧となると、ノードＮ３の電圧により第２のスイッチ回路３４がオフし、第１のスイッチ回路３３がオンする。。
【００７２】
以上記述したように、本実施の形態によれば、前記第一実施形態と同様な効果を奏するとともに、以下の効果を奏することができる。
（１）保護回路３１は、接続ノードＮ１の電圧が高電源電圧ＶＤ２付近にまで上昇している場合、ノードＮ３の電位に応答して第２のスイッチ回路３４をオンさせ、第１のスイッチ回路３３をオフさせるようにした。オンした第２のスイッチ回路３４は第５及び第６のトランジスタＱ１７，Ｑ１８のゲートとグランドＧＮＤを短絡させる。オフした第１のスイッチ回路３３は第５及び第６のトランジスタＱ１７，Ｑ１８のゲートをノードＮ１から切り離す。従って、第３及び第４のトランジスタＱ１５，Ｑ１６を破壊させることなく確実に駆動させることができる。
【００７３】
尚、本発明は上記各実施形態に限定されるものではなく、以下のように実施してもよい。
・上記各実施形態において、電圧発生回路１３，２１の第３〜第６のトランジスタＱ２１〜Ｑ２４は、ｎＭＯＳトランジスタ又は抵抗で構成してもよい。
【００７４】
・第一実施形態では、高電源電圧ＶＤ２を３．０Ｖとして電圧発生回路１３から約１．５Ｖの電圧を第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに印加する構成としたが、第３及び第４のトランジスタＱ１５，Ｑ１６の破壊を防ぐことができればこの構成に限られるものではない。即ち、高電源電圧ＶＤ２の電圧に応じて、電圧発生回路１３の第３及び第４のトランジスタＱ２１，Ｑ２２の接続ノード、あるいは第５及び第６のトランジスタＱ２３，Ｑ２４の接続ノードからゲート電圧を印加すればよい。
【００７５】
・第三実施形態の保護回路３１の構成を適宜変更して実施してもよい。
・第三実施形態において、保護回路３１を第５及び第６のトランジスタＱ２３，Ｑ２４の間の接続点（ノード）Ｎ３に接続したが、接続点を適宜変更して実施しても良い。
【００７６】
・第三実施形態の保護回路３１を、第二実施形態のレベルシフト回路２０に設ける構成としてもよい。
以上の様々な実施形態をまとめると、以下のようになる。
【００７７】
（付記１） 第１の電圧源と、前記第１の電圧源に対し高電圧側である第２の電圧源とを電源とし、前記第１の電圧源に対し高電圧側であるとともに前記第２の電圧源よりも低電圧である第３の電圧源と前記第１の電圧源のレベルの入力信号を、前記第２の電圧源と前記第１の電圧源のレベルの出力信号にレベル変換するレベルシフト回路において、ソースを前記第１の電圧源に接続し、前記入力信号と略同一レベルを有する第１及び第２の信号がゲートにそれぞれ供給され、同一極性を有する第１及び第２のトランジスタと、ソースを前記第２の電圧源に接続するとともにゲートを互いのドレインに接続し、前記第１及び第２のトランジスタと逆極性を有する第３及び第４のトランジスタと、ソースを前記第１のトランジスタのドレインに接続するとともにドレインを前記第３のトランジスタのドレインに接続し、当該第１のトランジスタと同一極性を有する第５のトランジスタと、ソースを前記第２のトランジスタのドレインに接続するとともにドレインを前記第４のトランジスタのドレインに接続し、当該第２のトランジスタと同一極性を有する第６のトランジスタとを備え、前記第５及び第６のトランジスタのゲート電圧を、前記第２の電圧源に基づいて前記第１及び第２のトランジスタのソース−ドレイン間電圧がそれらトランジスタの耐圧よりも低くなるように生成する電圧発生回路を設けたことを特徴とするレベルシフト回路。
【００７８】
（付記２） 前記第１及び第２のトランジスタを前記第３〜第６のトランジスタに比べ素子耐圧の低い素子で構成したことを特徴とする付記１に記載のレベルシフト回路。
【００７９】
（付記３） 前記電圧発生回路は、直列に接続された同一極性を有する複数のトランジスタを備え、前記第５及び第６のトランジスタのゲート電圧を、前記複数のトランジスタにより前記第２の電圧源の電圧を分圧して生成することを特徴とする付記１又は２に記載のレベルシフト回路。
【００８０】
（付記４） 前記電圧発生回路は、直列に接続された同一極性を有する複数のトランジスタを備え、前記第５及び第６のトランジスタのゲート電圧を、前記複数のトランジスタにより前記第２の電圧源の電圧と第３の電圧源の電圧との差電圧を分圧して生成することを特徴とする付記１又は２に記載のレベルシフト回路。
【００８１】
（付記５） 前記第１及び第３の電圧源を電源とし、前記第１及び第２のトランジスタにゲート電圧を供給する入力回路を備え、前記電圧発生回路は、前記第５及び第６のトランジスタのゲート電圧を、前記第２及び第３の電圧源に基づいて前記第１及び第２のトランジスタのソースードレイン間電圧がそれらトランジスタの耐圧よりも低くなるように生成することを特徴とする付記１乃至４のいずれか１に記載のレベルシフト回路。
【００８２】
（付記６） 前記電圧発生回路は、該電圧発生回路に供給される第３の信号に応答して前記各電圧源の電圧を制御し、前記ゲート電圧を生成することを特徴とする付記１乃至５のいずれか１に記載のレベルシフト回路。
【００８３】
（付記７） 前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧となるまで、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させる保護回路を設けたことを特徴とする付記１乃至６のいずれか１に記載のレベルシフト回路。
【００８４】
（付記８） 前記保護回路は、前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧となるまで該電圧発生回路の出力信号を無効化し、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させることを特徴とする付記７に記載のレベルシフト回路。
【００８５】
（付記９） 前記保護回路は、前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧より高い電圧のときオフ状態に制御される第１のスイッチ回路と、前記第１のスイッチ回路に対して相補的にオン・オフ制御される第２のスイッチ回路と、を備え、前記第１のスイッチ回路がオフ状態に制御されるとき前記第２のスイッチ回路は、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させることを特徴とする付記７又は８に記載のレベルシフト回路。
【００８６】
（付記１０） 前記保護回路は、前記第１及び第２のスイッチ回路をオン・オフ制御する制御信号を前記電圧発生回路の第２の出力電圧に基づいて生成し、該制御信号を前記第１及び第２のスイッチ回路に供給する信号生成回路を設けたことを特徴とする付記９に記載のレベルシフト回路。
【００８７】
（付記１１） 付記１乃至９のいずれか１に記載のレベルシフト回路を備えたことを特徴とする半導体装置。
【００８８】
【発明の効果】
以上記述したように、この発明は、低耐圧素子にて構成されるトランジスタの破壊を防ぐことを可能にしたレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のレベルシフト回路を示す回路図である。
【図２】 第二実施形態のレベルシフト回路を示す回路図である。
【図３】 第三実施形態のレベルシフト回路を示す回路図である。
【図４】 従来のレベルシフト回路を示す回路図である。
【図５】 トランジスタのゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤとの関係を示すグラフである。
【符号の説明】
１０，２０，３０ レベルシフト回路
１３，２１ 電圧発生回路
Ｑ１３ 第３のトランジスタ（第１のトランジスタ）
Ｑ１４ 第４のトランジスタ（第２のトランジスタ）
Ｑ１５ 第１のトランジスタ（第３のトランジスタ）
Ｑ１６ 第２のトランジスタ（第４のトランジスタ）
Ｑ１７ 第５のトランジスタ（第５のトランジスタ）
Ｑ１８ 第６のトランジスタ（第６のトランジスタ）
ＧＮＤ 第１の電圧源
ＶＤ２ 第２の電圧源（高電源電圧）
ＶＤ１ 第３の電圧源（低電源電圧）
ＩＮ 第１の信号（入力信号）
／ＩＮ 第２の信号（反転信号）
【発明の属する技術分野】
本発明は、低電源電圧側の信号を高電源電圧側へ伝達するレベルシフト回路及び半導体装置に関するものである。
【０００２】
近年、半導体集積回路装置の多機能化に伴う低電源電圧化及び複数電源化により、レベルシフト回路は、半導体装置のインターフェース回路として用いられている。
【０００３】
【従来の技術】
図４は、従来のレベルシフト回路を示す回路図である。
レベルシフト回路５０は、第１の電源ＶＤ１と第２の電源ＶＤ２が接続され、第１の電源ＶＤ１レベルの入力信号ＩＮを第２の電源ＶＤ２レベルの出力信号ＯＵＴにレベル変換する。第１の電源ＶＤ１の電圧は第２の電源ＶＤ２のそれよりも低く設定され、例えば第１の電源ＶＤ１の電圧が１．０Ｖ（ボルト）に設定され、第２の電源ＶＤ２の電圧が３．０Ｖに設定されている。
【０００４】
レベルシフト回路５０は、入力回路５１とシフト回路５２とから構成される。入力回路５１は、第１の電源ＶＤ１と第３の電源（グランドＧＮＤ）との間に接続され、ｎＭＯＳトランジスタＱ３４とｐＭＯＳトランジスタＱ３５とからなるインバータ回路を含み、そのインバータ回路により、入力信号ＩＮを反転した信号／ＩＮをシフト回路５２に出力する。シフト回路５２には入力信号ＩＮが供給され、両信号ＩＮ，／ＩＮに応答して出力信号ＯＵＴを出力する。
【０００５】
シフト回路５２は、２個のｎＭＯＳトランジスタＱ３６，Ｑ３７と、２個のｐＭＯＳトランジスタＱ３８，Ｑ３９とから構成される。
第１のｎＭＯＳトランジスタＱ３６はそのゲートに反転信号／ＩＮが供給され、第２のｎＭＯＳトランジスタＱ３７はそのゲートに入力信号ＩＮが供給される。つまり、各ｎＭＯＳトランジスタＱ３６，Ｑ３７のゲートには、互いに反転した信号が入力される。また、各ｎＭＯＳトランジスタＱ３６，Ｑ３７のソースは、グランドＧＮＤに接続され、ドレインはそれぞれｐＭＯＳトランジスタＱ３８，Ｑ３９のドレインに接続される。
【０００６】
第１のｐＭＯＳトランジスタＱ３８のゲートは第２のｐＭＯＳトランジスタＱ３９のドレインに接続され、第２のｐＭＯＳトランジスタＱ３９のゲートは第１のｐＭＯＳトランジスタＱ３８のドレインに接続される。各ｐＭＯＳトランジスタＱ３８，Ｑ３９のソースは、第２の電源ＶＤ２に接続される。
【０００７】
上記のように構成されたレベルシフト回路５０は、Ｈレベルの入力信号ＩＮに応答して第１のｎＭＯＳトランジスタＱ３６をオフ状態、第２のｎＭＯＳトランジスタＱ３７をオン状態にする。このため、第１のｐＭＯＳトランジスタＱ３８はオン状態、第２のｐＭＯＳトランジスタＱ３９はオフ状態となる。従って、レベルシフト回路５０は、Ｈレベル（第２の電源ＶＤ２レベル）の出力信号ＯＵＴを出力する。
【０００８】
一方、レベルシフト回路５０は、Ｌレベルの入力信号ＩＮに応答して第１のｎＭＯＳトランジスタＱ３６をオン状態、第２のｎＭＯＳトランジスタＱ３７をオフ状態にする。このため、第１のｐＭＯＳトランジスタＱ３８はオフ状態、第２のｐＭＯＳトランジスタＱ３９はオン状態となる。従って、レベルシフト回路５０は、Ｌレベル（グランドＧＮＤレベル）の出力信号ＯＵＴを出力する。
【０００９】
【発明が解決しようとする課題】
ところで、レベルシフト回路５０は、第１及び第２のｎＭＯＳトランジスタＱ３６，Ｑ３７が入力信号ＩＮに応答してオンオフしなければならない。この動作のために第１及び第２のｎＭＯＳトランジスタＱ３６，Ｑ３７は素子耐圧の低いトランジスタで構成され、それらトランジスタＱ３６，Ｑ３７のしきい値電圧を入力信号ＩＮのレベルに対応させている。
【００１０】
図５は、素子耐圧の異なる２つのトランジスタにおけるゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤとの関係を示すグラフである。図中、曲線Ａは素子耐圧の低いトランジスタ（低耐圧素子）を示し、曲線Ｂは素子耐圧の高いトランジスタ（高耐圧素子）を示す。
【００１１】
即ち、図５に曲線Ａ及び曲線Ｂで示すように、低耐圧素子がオン状態となる閾値電圧は、高耐圧素子がオン状態となる閾値電圧に比べて約１／２となる。従って、上述した従来例において、第１及び第２のｎＭＯＳトランジスタＱ３６，Ｑ３７を低耐圧素子で構成した場合、高耐圧素子で構成した場合に比べてレベルシフト回路の出力信号をより低いゲート−ソース間電圧で該ｎＭＯＳトランジスタＱ３６，Ｑ３７をオンオフさせることが可能となる。
【００１２】
しかし、上述した従来例において、第１のｎＭＯＳトランジスタＱ３６のドレインには、オンした第１のｐＭＯＳトランジスタＱ３８を介して第２の電源ＶＤ２の電圧が供給される。この第２の電源ＶＤ２の電圧により第１のｎＭＯＳトランジスタＱ３６のソース−ドレイン間電圧が素子の耐圧を越えてしまうため、その電圧により第１のｎＭＯＳトランジスタＱ３６が破壊される問題があった。尚、第２のｎＭＯＳトランジスタＱ３７についても同様の問題があった。
【００１３】
本発明は、上記問題点を解消するためになされたものであって、その目的は、低耐圧素子にて構成されるトランジスタの破壊を防ぐことを可能にしたレベルシフト回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、電圧発生回路は、第５及び第６のトランジスタに第２の電圧源に基づいて生成したゲート電圧を供給する。そして、第１及び第２のトランジスタのソースードレイン間電圧は、それらトランジスタの耐圧よりも低くなるように制御される。また、電圧発生回路は、直列接続される複数のトランジスタにより第２の電圧源の電圧と第３の電圧源の電圧との差電圧を分圧して生成したゲート電圧を第５及び第６のトランジスタに供給する。そして、電圧発生回路は、第１及び第２のトランジスタに印加される第２の電圧源からの電圧を制限して、それらトランジスタの耐圧よりも低いソースードレイン間電圧に制御する。
請求項２に記載の発明によれば、保護回路は、電圧発生回路の出力電圧が予め定めたゲート電圧となるまで、第５及び第６のトランジスタのゲートを第１の電圧源に短絡させる。
【００１５】
請求項３に記載の発明によれば、請求項２に記載の発明の作用に加えて、電圧発生回路は、直列接続される複数のトランジスタにより第２の電圧源を分圧して生成したゲート電圧を第５及び第６のトランジスタに供給する。そして、電圧発生回路は、第１及び第２のトランジスタに印加される第２の電圧源からの電圧を制限して、それらトランジスタの耐圧よりも低いソースードレイン間電圧に制御する。
請求項４に記載の発明によれば、請求項２又は３に記載の発明の作用に加えて、保護回路は、電圧発生回路の出力電圧が予め定めたゲート電圧となるまで、第５及び第６のトランジスタのゲートに供給される電圧発生回路からの出力信号を無効化するとともに、それらトランジスタのゲートを第１の電圧源に短絡させる。
【００１６】
請求項５に記載の発明によれば、請求項２乃至４のいずれか１項に記載の発明の作用に加えて、保護回路の第１及び第２のスイッチ回路は、電圧発生回路の出力電圧に基づいて相補的にオン・オフ制御される。そして、第１のスイッチ回路がオフ状態に制御されるとき、第２のスイッチ回路は、第５及び第６のトランジスタのゲートを第１の電圧源に短絡させる。
請求項６に記載の発明によれば、請求項５に記載の発明の作用に加えて、保護回路の信号生成回路は、第１及び第２のスイッチ回路をオン・オフ制御する制御信号を電圧発生回路の第２の出力電圧に基づいて生成する。そして、信号生成回路は、その制御信号を第１及び第２のスイッチ回路に供給する。
【００１７】
請求項７に記載の発明によれば、請求項１乃至６のいずれか１項に記載の発明の作用に加えて、第１及び第３の電圧源を電源とする入力回路は、第１及び第２のトランジスタにゲート電圧を供給する。
【００１８】
請求項８に記載の発明によれば、請求項１乃至７のいずれか１項に記載の発明の作用に加えて、電圧発生回路は、該電圧発生回路に供給される第３の信号に応答して各電圧源の電圧を制御し、第５及び第６のトランジスタに供給するゲート電圧を生成する。
【００２３】
請求項９に記載の発明によれば、請求項１乃至８のいずれかに記載の発明の作用をするレベルシフト回路は、半導体装置に設けられている。
【００２４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１に従って説明する。
【００２５】
図１は、レベルシフト回路の第一実施形態を示す回路図である。
レベルシフト回路１０は、入力回路１１、シフト回路１２、電圧発生回路１３を含む。入力回路１１は第１の電圧源と第２の電圧源とを電源として動作するように構成され、シフト回路１２及び電圧発生回路１３は第１の電圧源と第３の電圧源とを電源として動作するように構成されている。尚、本実施の形態において、第１の電圧源はグランドＧＮＤであり、第２の電圧源は第１の電圧源に対する電位差が第３の電圧源のそれよりも小さな電源である。以下、第２の電圧源を低電圧側電源と呼び、第３の電圧源を高電圧側電源と呼ぶ。そして、第２の電圧源は低電源電圧ＶＤ１を供給し、第３の電圧源は高電源電圧ＶＤ２を供給する。そして、レベルシフト回路１０は、低電源電圧ＶＤ１レベルの入力信号ＩＮを高電源電圧ＶＤ２レベルの出力信号ＯＵＴにレベル変換する。
【００２６】
入力回路１１は、第１のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ、と略称）Ｑ１１と、第１のｎチャネルＭＯＳトランジスタＱ１２（以下、ｎＭＯＳトランジスタ、と略称）とからなるインバータ回路を含む。
【００２７】
第１のｐＭＯＳトランジスタＱ１１のソースは低電圧側電源（低電源電圧ＶＤ１）に接続され、第１のｎＭＯＳトランジスタＱ１２のソースはグランドＧＮＤに接続される。第１のｐＭＯＳトランジスタＱ１１及び第１のｎＭＯＳトランジスタＱ１２の各ゲートは入力信号ＩＮが供給され、その信号ＩＮを反転した信号／ＩＮを出力する。従って、入力回路１１は、入力信号ＩＮに応答して、該信号ＩＮと、該信号ＩＮを反転した信号／ＩＮとをシフト回路１２に出力する。
【００２８】
シフト回路１２は、第１〜第６のトランジスタＱ１３〜Ｑ１８から構成される。第１及び第２のトランジスタＱ１３，Ｑ１４はｐＭＯＳトランジスタであり、第３〜第６トランジスタＱ１５〜Ｑ１８はｎＭＯＳトランジスタである。
【００２９】
第１及び第２のトランジスタＱ１３，Ｑ１４はソースが高電圧側電源（高電源電圧ＶＤ２）に接続され、ゲートが互いに他のトランジスタＱ１４，Ｑ１３のドレインに接続される。
【００３０】
第３及び第４のトランジスタＱ１５，Ｑ１６のソースはグランドＧＮＤに接続される。第３のトランジスタＱ１５のゲートは反転信号／ＩＮが供給され、第４のトランジスタＱ１６のゲートは入力信号ＩＮが供給される。第３及び第４のトランジスタＱ１５，Ｑ１６のドレインは第５及び第６のトランジスタＱ１７，Ｑ１８のソースにそれぞれ接続される。
【００３１】
第５及び第６のトランジスタＱ１７，Ｑ１８のドレインは第１及び第２のトランジスタＱ１３，Ｑ１４のドレインに接続される。第５及び第６のトランジスタＱ１７，Ｑ１８のゲートは互いに接続され、その接続点は電圧発生回路１３に接続される。そして、第１のトランジスタＱ１３と第５のトランジスタＱ１７と間の接続点から出力信号ＯＵＴを出力する。
【００３２】
第３及び第４のトランジスタＱ１５，Ｑ１６は、それぞれのゲートに供給される信号ＩＮ，／ＩＮに応答してオンオフするように、それらの素子耐圧が低く設定された低耐圧素子である。一方、第１及び第２のトランジスタＱ１３，Ｑ１４と第５及び第６のトランジスタＱ１７，Ｑ１８は、それらの素子耐圧が高電源電圧ＶＤ２に対応して設定された高耐圧素子である。
【００３３】
電圧発生回路１３は、第１の電圧源と第３の電圧源により生成した電圧を第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに供給する。更に、電圧発生回路１３は、低耐圧素子である第３及び第４のトランジスタＱ１５，Ｑ１６が破壊しないように第５及び第６のトランジスタＱ１７，Ｑ１８のゲート電圧を生成する。
【００３４】
本実施形態では、高電源電圧ＶＤ２を３．０Ｖ、低電源電圧ＶＤ１を１．０Ｖとしている。そして、低耐圧素子（第３及び第４のトランジスタＱ１５，Ｑ１６）のソースードレイン間耐圧を１．５Ｖ、高耐圧素子（第１，第２，第５及び第６のトランジスタＱ１３，Ｑ１４，Ｑ１７，Ｑ１８）のソースードレイン間耐圧を３．０Ｖとし、高耐圧素子のゲート−ソース間電圧を０．５Ｖとしている。従って、本実施形態の電圧発生回路１３は、第３及び第４のトランジスタＱ１５，Ｑ１６が破壊しないように生成した電圧（高電源電圧ＶＤ２の約１／２の電圧）を第５及び第６のｎＭＯＳトランジスタＱ１７，Ｑ１８のゲートに印加する。
【００３５】
詳述すると、電圧発生回路１３は、第１〜第８のトランジスタＱ１９〜Ｑ２６とから構成される。第１〜第６のトランジスタＱ１９〜Ｑ２４はｐＭＯＳトランジスタであり、第７及び第８のトランジスタＱ２５，Ｑ２６はｎＭＯＳトランジスタである。
【００３６】
第１のトランジスタＱ１９と第７のトランジスタＱ２５とによりインバータ回路が構成され、各トランジスタＱ１９，Ｑ２５のゲートは制御信号ＣＮＴＬが供給される。第１のトランジスタＱ１９のソースは高電圧側電源（高電源電圧ＶＤ２）の接続端子に接続され、第７のトランジスタＱ２５のソースはグランドＧＮＤに接続される。そして、当該インバータ回路の出力端子、即ち第１のトランジスタＱ１９及び第７のトランジスタＱ２５の各ドレインは、第２のトランジスタＱ２０のゲートに接続される。
【００３７】
第２のトランジスタＱ２０のソースは高電圧側電源（高電源電圧ＶＤ２）の接続端子に接続される。第２〜第５のトランジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３の各ドレインは、第３〜第６のトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の各ソースにそれぞれ接続される。第６のトランジスタＱ２４のドレインは第８のトランジスタＱ２６のドレインに接続され、当該第８のトランジスタＱ２６のソースはグランドＧＮＤに接続される。第８のトランジスタＱ２６のゲートは、前記制御信号ＣＮＴＬが供給される。第３〜第６のトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、各々のドレインが各々のゲートに接続されている。
【００３８】
そして、第４のトランジスタＱ２２のドレインと第５のトランジスタＱ２３のソースとの間の接続点（ノード）Ｎ１は、シフト回路１２内の第５及び第６のトランジスタＱ１７，Ｑ１８の各ゲートに接続されている。
【００３９】
次に、上記のように構成されたレベルシフト回路の作用について説明する。
電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬに応答して第１のトランジスタＱ１９をオフ、第７のトランジスタＱ２５をオンする。従って、各トランジスタＱ１９，Ｑ２０にて構成されるインバータ回路は、第２のトランジスタＱ２０にＬレベルの信号を出力し、該トランジスタＱ２０をオンする。
【００４０】
また、電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬにより、第８のトランジスタＱ２６をオンする。このとき、第２のトランジスタＱ２０のドレイン電圧は、高電源電圧ＶＤ２（３．０Ｖ）と略同一の電圧となり、第８のトランジスタＱ２６のドレイン電圧は、グランドＧＮＤと略同一の電圧（０．０Ｖ）となる。従って、電圧発生回路１３は、抵抗として作用する第３〜第６のトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４により、高電源電圧ＶＤ２を分圧して約１／２の電圧（１．５Ｖ）をノードＮ１から出力する。
【００４１】
今、レベルシフト回路１０には、Ｈレベルの入力信号ＩＮが入力される。この信号ＩＮに応答してシフト回路１２の第３のトランジスタＱ１５がオフし、第４のトランジスタＱ１６がオンする。この動作により、第２のトランジスタＱ１４のドレイン電圧、即ち第１のトランジスタＱ１３のゲート電圧がグランドＧＮＤレベルになるため、第１のトランジスタＱ１３がオンする。従って、レベルシフト回路１０は、高電源電圧ＶＤ２レベルの出力信号ＯＵＴを出力する。
【００４２】
このオンした第１のトランジスタＱ１３により高電源電圧ＶＤ２レベルのゲート電圧が第２のトランジスタＱ１４に供給され、その第２のトランジスタＱ１４はオフする。そして、オンした第１のトランジスタＱ１３により第５のトランジスタＱ１７のドレイン電圧は高電源電圧ＶＤ２レベルになる。
【００４３】
この第５のトランジスタＱ１７のゲートには、電圧発生回路１３よりおよそ１．５Ｖの電圧が供給されるため、第５のトランジスタＱ１７のソース電圧はそれのゲート電圧より素子耐圧分（０．５Ｖ）低下した電位になる。即ち、低耐圧素子である第３のトランジスタＱ１５のドレイン電圧は、およそ１．０Ｖになる。従って、第３のトランジスタＱ１５は破壊されない。
【００４４】
また、レベルシフト回路１０にＬレベルの入力信号ＩＮが入力されると、上記と同様にしてグランドＧＮＤレベルの出力信号ＯＵＴを出力する。そして、第４のトランジスタＱ１６のドレイン電圧はおよそ１．０Ｖになる。従って、第４のトランジスタＱ１６は破壊されない。
【００４５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第３及び第４のトランジスタＱ１５，Ｑ１６は、低電源電圧ＶＤ１で駆動するソースードレイン間耐圧の小さな低耐圧素子で構成される。電圧発生回路１３は、高電源電圧ＶＤ２に基づいて第３及び第４のトランジスタＱ１５，Ｑ１６が破壊しないように生成した電圧を第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに印加する。従って、第１及び第２のトランジスタＱ１３，Ｑ１４がオンするとき、第３及び第４のトランジスタＱ１５，Ｑ１６にそのソースードレイン間耐圧を越える高電源電圧ＶＤ２が印加されることを防止する。即ち、高電源電圧ＶＤ２から印加される電圧を制限することで、低耐圧素子で構成される第３及び第４のトランジスタＱ１５，Ｑ１６の破壊を防止することができる。
【００４６】
（第二実施形態）
次に、本発明を具体化した第二実施形態を図２に従って説明する。尚、本実施の形態において、第一実施形態と同様の構成部分には、同一符号及び同一名称を付してその詳細な説明を一部省略する。
【００４７】
図２は、レベルシフト回路の第二実施形態を示す回路図である。
レベルシフト回路２０は、入力回路１１、シフト回路１２、電圧発生回路２１を含む。
【００４８】
電圧発生回路２１は、高電源電圧ＶＤ２と低電源電圧ＶＤ１とを電源として動作するように接続されている。即ち、電圧発生回路２１の第８のトランジスタＱ２６のソースは、低電圧側電源（低電源電圧ＶＤ１）に接続される。
【００４９】
また、シフト回路１２の第５及び第６のトランジスタＱ１７，Ｑ１８の各ゲートは、電圧発生回路２１の第５のトランジスタＱ２３と第６のトランジスタＱ２４との間の接続点（ノード）Ｎ２が接続される。
【００５０】
従って、電圧発生回路２１は、高電源電圧ＶＤ２と低電源電圧ＶＤ１との差電圧を分圧した電圧（本実施形態では差電圧の約１／４を低電源電圧ＶＤ１に加算した電圧）を、第５及び第６のトランジスタＱ１７，Ｑ１８の各ゲートに印加する。
【００５１】
次に、上記のように構成したレベルシフト回路の作用について説明する。
電圧発生回路２１は、第一実施形態と同様に、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに約１．５Ｖの電圧を印加する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、該トランジスタＱ１５，Ｑ１６のオンオフに関わらず、１．０Ｖより小さくなる。即ち、第３及び第４のトランジスタＱ１５，Ｑ１６のソースードレイン間耐圧（１．５Ｖ）より小さくなるため、該トランジスタＱ１５，Ｑ１６が破壊されることはない。
【００５２】
今、低電源電圧ＶＤ１（１．０Ｖ）が安定して供給され、高電源電圧ＶＤ２が３．０Ｖから±０．５Ｖの範囲で変動する。
例えば、高電源電圧ＶＤ２が３．５Ｖに変動した場合、電圧発生回路２１は、その接続ノードＮ２に約１．６３Ｖの電圧を出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約１．１３Ｖとなる。これに対し、第一実施形態の電圧発生回路１３は、その接続ノードＮ１に約１．７５Ｖを出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約１．２５Ｖとなる。
【００５３】
別の例として、高電源電圧ＶＤ２が２．５Ｖに変動した場合、電圧発生回路２１は、その接続ノードＮ２に約１．３８Ｖの電圧を出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約０．８８Ｖとなる。これに対し、第一実施形態の電圧発生回路１３は、その接続ノードＮ１に約１．２５Ｖを出力する。従って、第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧は、約０．７５Ｖとなる。
【００５４】
上述したように、本実施形態のレベルシフト回路２０は、第一実施形態のレベルシフト回路１０に比べて、高電源電圧ＶＤ２の変動に対する第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧の変動幅が小さい。
【００５５】
以上記述したように、本実施の形態によれば、前記第一実施形態と同様な効果を奏するとともに、以下の効果を奏することができる。
（１）電圧発生回路２１は、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに、高電源電圧ＶＤ２と低電源電圧ＶＤ１の差電圧の約１／４を低電源電圧ＶＤ３に加えた電圧を印加することにより、第３及び第４のトランジスタＱ１５，Ｑ１６に印加されるドレイン電圧を制御する。この構成では、高電源電圧ＶＤ２の変動に対する第３及び第４のトランジスタＱ１５，Ｑ１６のドレイン電圧の変動幅を第一実施形態のそれよりも小さくできる。従って、高電源電圧ＶＤ２が大きく変動することに起因する第３及び第４のトランジスタＱ１５，Ｑ１６の破壊を防ぐことができる。
【００５６】
（第三実施形態）
次に、本発明を具体化した第三実施形態を図３に従って説明する。
尚、第一実施形態と同様の構成部分には、同一符号及び同一名称を付してその詳細な説明を一部省略する。
【００５７】
図３は、レベルシフト回路３０の回路図である。
レベルシフト回路３０は、入力回路１１、シフト回路１２、電圧発生回路１３、保護回路３１を含む。
【００５８】
保護回路３１は、電圧発生回路１３の接続ノードＮ１の電圧が不安定な状態となった場合に、第３及び第４のトランジスタ（低耐圧素子）Ｑ１５，Ｑ１６に、そのソースードレイン間耐圧以上の電圧が印加されて同トランジスタＱ１５，Ｑ１６が破壊するのを防止する回路である。
【００５９】
ノードＮ１の電圧は、電源投入時や制御信号ＣＮＴＬの切り替え時に不安定になることがある。例えば、制御信号ＣＮＴＬをＬレベルからＨレベルに切り換えた後、第２〜第６のトランジスタＱ２０〜Ｑ２４及び第８のトランジスタＱ２６の内部容量への充電が完了するまでは、接続ノードＮ１の電圧が高電源電圧ＶＤ２付近にまで上昇している場合がある。すると、第３及び第４のトランジスタ（低耐圧素子）Ｑ１５，Ｑ１６に、そのソースードレイン間耐圧以上の電圧が印加され、同トランジスタＱ１５，Ｑ１６が破壊されてしまう。従って、保護回路３１は、この耐圧以上の電圧が第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに加わるのを防ぐように構成されている。
【００６０】
次に、保護回路３１の構成の一例を説明する。
保護回路３１は、信号生成回路３２、第１及び第２のスイッチ回路３３，３４を含む。信号生成回路３２は、第１及び第２のスイッチ回路３３，３４を開閉制御するための制御信号を、電圧発生生成回路１３の各部の電圧に基づいて生成する。第１のスイッチ回路３３はノードＮ１と第５及び第６のトランジスタＱ１７，Ｑ１８のゲートとの間に接続され、第２のスイッチ回路３４は第５及び第６のトランジスタＱ１７，Ｑ１８のゲートとグランドＧＮＤとの間に接続されている。
【００６１】
第１及び第２のスイッチ回路３３，３４は制御信号に応答してオン（開路閉路）又はオフ（閉路開路）する。オフした第１のスイッチ回路３３は、ノードＮ１の不安定な電圧が第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに印加することを防ぐ。オンした第２のスイッチ回路３４は、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートをグランドＧＮＤに接続し、ゲート電圧が不安定になるのを防ぐ。
【００６２】
信号生成回路３２は、ｐＭＯＳトランジスタＱ２７とｎＭＯＳトランジスタＱ２８とからなるインバータ回路と、ｐＭＯＳトランジスタＱ２９とｎＭＯＳトランジスタＱ３０からなるインバータ回路を備える。この信号生成回路３２は、電圧発生回路１３の第５及び第６のトランジスタＱ２３，Ｑ２４の間の接続点（ノード）Ｎ３のレベルと実質的に同一レベルの第１の制御信号Ｓ３１と、ノードＮ３のレベルを反転したレベルを持つ第２の制御信号Ｓ３２とを生成する。
【００６３】
第１のスイッチ回路３３は、並列に接続されたｐＭＯＳトランジスタＱ３１とｎＭＯＳトランジスタＱ３２とからなり、ｐＭＯＳトランジスタＱ３１のゲートに第１の制御信号Ｓ３１が供給され、ｎＭＯＳトランジスタＱ３２のゲートに第２の制御信号Ｓ３２が供給される。従って、両トランジスタＱ３１，Ｑ３２は同時にオンオフする。
【００６４】
第２のスイッチ回路３４は、ｎＭＯＳトランジスタＱ３３からなり、そのトランジスタＱ３３のゲートがノードＮ３に接続される。従って、第２のスイッチ回路３４は、第１のスイッチ回路３３に対して相補的にオンオフする。
【００６５】
次に、上記のように構成したレベルシフト回路３０の作用について説明する。電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬにより、第８のトランジスタＱ２６をオンする。
【００６６】
また、電圧発生回路１３は、Ｈレベルの制御信号ＣＮＴＬにより、第１のトランジスタＱ１９と第７のトランジスタＱ２５とからなるインバータ回路からＬレベルの信号を出力する。従って、電圧発生回路１３は、第２のトランジスタＱ２０をオンする。
【００６７】
すると、電圧発生回路１３は、高電源電圧ＶＤ２が印加されることにより、第２〜第６のトランジスタＱ２０，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４及び第８のトランジスタＱ２６の内部容量へ充電を開始する。
【００６８】
このとき、第２〜第６のトランジスタＱ２０〜Ｑ２４及び第８のトランジスタＱ２６の内部容量への充電が完了するまで、接続ノードＮ１とノードＮ３の電圧はほぼ等しく、高電源電圧ＶＤ２の付近である。
【００６９】
従って、第２のスイッチ回路３４はノードＮ３の電圧によりオンする。一方、第１のスイッチ回路３３は、ノードＮ３の電圧に基づく第１及び第２の制御信号Ｓ３１，Ｓ３２に応答してオフする。
【００７０】
この様な動作により、信号生成回路３２は、第５及び第６のトランジスタＱ１７，Ｑ１８のゲートをグランドＧＮＤに接続するとともにノードＮ１との間を切断する。
【００７１】
次いで、接続ノードＮ１の電圧が低下し、その電圧が高電源電圧ＶＤ２（３．０Ｖ）の約１／２の電圧となると、ノードＮ３の電圧により第２のスイッチ回路３４がオフし、第１のスイッチ回路３３がオンする。。
【００７２】
以上記述したように、本実施の形態によれば、前記第一実施形態と同様な効果を奏するとともに、以下の効果を奏することができる。
（１）保護回路３１は、接続ノードＮ１の電圧が高電源電圧ＶＤ２付近にまで上昇している場合、ノードＮ３の電位に応答して第２のスイッチ回路３４をオンさせ、第１のスイッチ回路３３をオフさせるようにした。オンした第２のスイッチ回路３４は第５及び第６のトランジスタＱ１７，Ｑ１８のゲートとグランドＧＮＤを短絡させる。オフした第１のスイッチ回路３３は第５及び第６のトランジスタＱ１７，Ｑ１８のゲートをノードＮ１から切り離す。従って、第３及び第４のトランジスタＱ１５，Ｑ１６を破壊させることなく確実に駆動させることができる。
【００７３】
尚、本発明は上記各実施形態に限定されるものではなく、以下のように実施してもよい。
・上記各実施形態において、電圧発生回路１３，２１の第３〜第６のトランジスタＱ２１〜Ｑ２４は、ｎＭＯＳトランジスタ又は抵抗で構成してもよい。
【００７４】
・第一実施形態では、高電源電圧ＶＤ２を３．０Ｖとして電圧発生回路１３から約１．５Ｖの電圧を第５及び第６のトランジスタＱ１７，Ｑ１８のゲートに印加する構成としたが、第３及び第４のトランジスタＱ１５，Ｑ１６の破壊を防ぐことができればこの構成に限られるものではない。即ち、高電源電圧ＶＤ２の電圧に応じて、電圧発生回路１３の第３及び第４のトランジスタＱ２１，Ｑ２２の接続ノード、あるいは第５及び第６のトランジスタＱ２３，Ｑ２４の接続ノードからゲート電圧を印加すればよい。
【００７５】
・第三実施形態の保護回路３１の構成を適宜変更して実施してもよい。
・第三実施形態において、保護回路３１を第５及び第６のトランジスタＱ２３，Ｑ２４の間の接続点（ノード）Ｎ３に接続したが、接続点を適宜変更して実施しても良い。
【００７６】
・第三実施形態の保護回路３１を、第二実施形態のレベルシフト回路２０に設ける構成としてもよい。
以上の様々な実施形態をまとめると、以下のようになる。
【００７７】
（付記１） 第１の電圧源と、前記第１の電圧源に対し高電圧側である第２の電圧源とを電源とし、前記第１の電圧源に対し高電圧側であるとともに前記第２の電圧源よりも低電圧である第３の電圧源と前記第１の電圧源のレベルの入力信号を、前記第２の電圧源と前記第１の電圧源のレベルの出力信号にレベル変換するレベルシフト回路において、ソースを前記第１の電圧源に接続し、前記入力信号と略同一レベルを有する第１及び第２の信号がゲートにそれぞれ供給され、同一極性を有する第１及び第２のトランジスタと、ソースを前記第２の電圧源に接続するとともにゲートを互いのドレインに接続し、前記第１及び第２のトランジスタと逆極性を有する第３及び第４のトランジスタと、ソースを前記第１のトランジスタのドレインに接続するとともにドレインを前記第３のトランジスタのドレインに接続し、当該第１のトランジスタと同一極性を有する第５のトランジスタと、ソースを前記第２のトランジスタのドレインに接続するとともにドレインを前記第４のトランジスタのドレインに接続し、当該第２のトランジスタと同一極性を有する第６のトランジスタとを備え、前記第５及び第６のトランジスタのゲート電圧を、前記第２の電圧源に基づいて前記第１及び第２のトランジスタのソース−ドレイン間電圧がそれらトランジスタの耐圧よりも低くなるように生成する電圧発生回路を設けたことを特徴とするレベルシフト回路。
【００７８】
（付記２） 前記第１及び第２のトランジスタを前記第３〜第６のトランジスタに比べ素子耐圧の低い素子で構成したことを特徴とする付記１に記載のレベルシフト回路。
【００７９】
（付記３） 前記電圧発生回路は、直列に接続された同一極性を有する複数のトランジスタを備え、前記第５及び第６のトランジスタのゲート電圧を、前記複数のトランジスタにより前記第２の電圧源の電圧を分圧して生成することを特徴とする付記１又は２に記載のレベルシフト回路。
【００８０】
（付記４） 前記電圧発生回路は、直列に接続された同一極性を有する複数のトランジスタを備え、前記第５及び第６のトランジスタのゲート電圧を、前記複数のトランジスタにより前記第２の電圧源の電圧と第３の電圧源の電圧との差電圧を分圧して生成することを特徴とする付記１又は２に記載のレベルシフト回路。
【００８１】
（付記５） 前記第１及び第３の電圧源を電源とし、前記第１及び第２のトランジスタにゲート電圧を供給する入力回路を備え、前記電圧発生回路は、前記第５及び第６のトランジスタのゲート電圧を、前記第２及び第３の電圧源に基づいて前記第１及び第２のトランジスタのソースードレイン間電圧がそれらトランジスタの耐圧よりも低くなるように生成することを特徴とする付記１乃至４のいずれか１に記載のレベルシフト回路。
【００８２】
（付記６） 前記電圧発生回路は、該電圧発生回路に供給される第３の信号に応答して前記各電圧源の電圧を制御し、前記ゲート電圧を生成することを特徴とする付記１乃至５のいずれか１に記載のレベルシフト回路。
【００８３】
（付記７） 前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧となるまで、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させる保護回路を設けたことを特徴とする付記１乃至６のいずれか１に記載のレベルシフト回路。
【００８４】
（付記８） 前記保護回路は、前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧となるまで該電圧発生回路の出力信号を無効化し、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させることを特徴とする付記７に記載のレベルシフト回路。
【００８５】
（付記９） 前記保護回路は、前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧より高い電圧のときオフ状態に制御される第１のスイッチ回路と、前記第１のスイッチ回路に対して相補的にオン・オフ制御される第２のスイッチ回路と、を備え、前記第１のスイッチ回路がオフ状態に制御されるとき前記第２のスイッチ回路は、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させることを特徴とする付記７又は８に記載のレベルシフト回路。
【００８６】
（付記１０） 前記保護回路は、前記第１及び第２のスイッチ回路をオン・オフ制御する制御信号を前記電圧発生回路の第２の出力電圧に基づいて生成し、該制御信号を前記第１及び第２のスイッチ回路に供給する信号生成回路を設けたことを特徴とする付記９に記載のレベルシフト回路。
【００８７】
（付記１１） 付記１乃至９のいずれか１に記載のレベルシフト回路を備えたことを特徴とする半導体装置。
【００８８】
【発明の効果】
以上記述したように、この発明は、低耐圧素子にて構成されるトランジスタの破壊を防ぐことを可能にしたレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のレベルシフト回路を示す回路図である。
【図２】 第二実施形態のレベルシフト回路を示す回路図である。
【図３】 第三実施形態のレベルシフト回路を示す回路図である。
【図４】 従来のレベルシフト回路を示す回路図である。
【図５】 トランジスタのゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤとの関係を示すグラフである。
【符号の説明】
１０，２０，３０ レベルシフト回路
１３，２１ 電圧発生回路
Ｑ１３ 第３のトランジスタ（第１のトランジスタ）
Ｑ１４ 第４のトランジスタ（第２のトランジスタ）
Ｑ１５ 第１のトランジスタ（第３のトランジスタ）
Ｑ１６ 第２のトランジスタ（第４のトランジスタ）
Ｑ１７ 第５のトランジスタ（第５のトランジスタ）
Ｑ１８ 第６のトランジスタ（第６のトランジスタ）
ＧＮＤ 第１の電圧源
ＶＤ２ 第２の電圧源（高電源電圧）
ＶＤ１ 第３の電圧源（低電源電圧）
ＩＮ 第１の信号（入力信号）
／ＩＮ 第２の信号（反転信号）
Claims (9)
- 第１の電圧源と、前記第１の電圧源に対し高電圧側である第２の電圧源とを電源とし、前記第１の電圧源に対し高電圧側であるとともに前記第２の電圧源よりも低電圧である第３の電圧源と前記第１の電圧源のレベルの入力信号を、前記第２の電圧源と前記第１の電圧源のレベルの出力信号にレベル変換するレベルシフト回路において、
ソースを前記第１の電圧源に接続し、前記入力信号と略同一レベルを有する第１及び第２の信号がゲートにそれぞれ供給され、同一極性を有する第１及び第２のトランジスタと、
ソースを前記第２の電圧源に接続するとともにゲートを互いのドレインに接続し、前記第１及び第２のトランジスタと逆極性を有する第３及び第４のトランジスタと、
ソースを前記第１のトランジスタのドレインに接続するとともにドレインを前記第３のトランジスタのドレインに接続し、当該第１のトランジスタと同一極性を有する第５のトランジスタと、
ソースを前記第２のトランジスタのドレインに接続するとともにドレインを前記第４のトランジスタのドレインに接続し、当該第２のトランジスタと同一極性を有する第６のトランジスタとを備え、
前記第５及び第６のトランジスタのゲート電圧を、前記第２の電圧源に基づいて前記第１及び第２のトランジスタのソース−ドレイン間電圧がそれらトランジスタの耐圧よりも低くなるように生成する電圧発生回路を設け、
前記電圧発生回路は、
直列に接続された同一極性を有する複数のトランジスタを備え、
前記第５及び第６のトランジスタのゲート電圧を、前記複数のトランジスタにより前記第２の電圧源の電圧と第３の電圧源の電圧との差電圧を分圧して生成すること
を特徴とするレベルシフト回路。 - 第１の電圧源と、前記第１の電圧源に対し高電圧側である第２の電圧源とを電源とし、前記第１の電圧源に対し高電圧側であるとともに前記第２の電圧源よりも低電圧である第３の電圧源と前記第１の電圧源のレベルの入力信号を、前記第２の電圧源と前記第１の電圧源のレベルの出力信号にレベル変換するレベルシフト回路において、
ソースを前記第１の電圧源に接続し、前記入力信号と略同一レベルを有する第１及び第２の信号がゲートにそれぞれ供給され、同一極性を有する第１及び第２のトランジスタと、
ソースを前記第２の電圧源に接続するとともにゲートを互いのドレインに接続し、前記第１及び第２のトランジスタと逆極性を有する第３及び第４のトランジスタと、
ソースを前記第１のトランジスタのドレインに接続するとともにドレインを前記第３のトランジスタのドレインに接続し、当該第１のトランジスタと同一極性を有する第５のトランジスタと、
ソースを前記第２のトランジスタのドレインに接続するとともにドレインを前記第４のトランジスタのドレインに接続し、当該第２のトランジスタと同一極性を有する第６のトランジスタとを備え、
前記第５及び第６のトランジスタのゲート電圧を、前記第２の電圧源に基づいて前記第１及び第２のトランジスタのソース−ドレイン間電圧がそれらトランジスタの耐圧よりも低くなるように生成する電圧発生回路と、
前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧となるまで、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させる保護回路を設けたこと
を特徴とするレベルシフト回路。 - 前記電圧発生回路は、
直列に接続された同一極性を有する複数のトランジスタを備え、
前記第５及び第６のトランジスタのゲート電圧を、前記複数のトランジスタにより前記第２の電圧源の電圧を分圧して生成すること
を特徴とする請求項２に記載のレベルシフト回路。 - 前記保護回路は、
前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧となるまで該電圧発生回路の出力信号を無効化し、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させること
を特徴とする請求項２又は３に記載のレベルシフト回路。 - 前記保護回路は、
前記電圧発生回路の出力電圧が予め定めた前記ゲート電圧より高い電圧のときオフ状態に制御される第１のスイッチ回路と、
前記第１のスイッチ回路に対して相補的にオン・オフ制御される第２のスイッチ回路と、を備え、
前記第１のスイッチ回路がオフ状態に制御されるとき前記第２のスイッチ回路は、前記第５及び第６のトランジスタのゲートを前記第１の電圧源に短絡させることを特徴とする請求項２乃至４のいずれか１項に記載のレベルシフト回路。 - 前記保護回路は、
前記第１及び第２のスイッチ回路をオン・オフ制御する制御信号を前記電圧発生回路の第２の出力電圧に基づいて生成し、該制御信号を前記第１及び第２のスイッチ回路に供給する信号生成回路を設けた
ことを特徴とする請求項５に記載のレベルシフト回路。 - 前記第１及び第３の電圧源を電源とし、前記第１及び第２のトランジスタにゲート電圧を供給する入力回路を備えること
を特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。 - 前記電圧発生回路は、
該電圧発生回路に供給される第３の信号に応答して前記各電圧源の電圧を制御し、前記ゲート電圧を生成することを特徴とする請求項１乃至７のいずれか１項に記載のレベルシフト回路。 - 請求項１乃至８のいずれか１項に記載のレベルシフト回路を備えたことを特徴とする半導体装置。
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