JP2009526461A - 電圧供給源のパワーダウン状態を検出するための回路装置及び方法 - Google Patents

Abstract

第１の電圧に接続するのに適した第１の導体と、基準電圧に接続するのに適した第２の導体と、第２の電圧に接続するのに適した入力ノードと、第１の出力ノード及び第２の出力ノードである２つの出力ノードとを備えている、第２の電圧のパワーダウン状態を検出するための回路装置。２つの出力ノードは、（ａ）第２の電圧が基準電圧よりも高い場合は、第１の出力ノードが第１の電圧レベルになり、且つ、第２の出力ノードが基準電圧レベルとなり、（ｂ）第２の電圧が基準電圧に等しい場合には、第１の出力ノードが基準電圧レベルとなり、且つ、第２の出力ノードが第１の電圧レベルとなるように相互接続する。当該回路装置はさらに、２つの導体の間に配置されるインバータ段を備え、入力ノードがインバータ段の入力端を表わし、インバータ段の出力端を表わすインバータ段の出力ノードを形成する。

Description

本発明は、電圧供給源の電圧レベルを検出するための電子回路の分野に関する。特に、本発明は、電圧供給源によって与えられる電圧レベルのパワーダウン状態を検出するための回路装置に関する。更に、本発明は、上記の回路装置を用いた第２の電圧レベル（Ｖｃｃ）のパワーダウン状態の検出方法に関する。

多くの電子デバイス、例えばコンピュータ、及び特にコンピュータのメインボードには、複数の異なる電子部品から成る電子回路が存在する。しばしば、幾つかの部品及び／又は回路部分は第１の供給電圧レベルで動作し、他の部品及び／又は回路部分は、第１の供給電圧レベルとは異なる第２の供給電圧レベルで動作する。

このような電子デバイスの回復不可能なダメージを防ぐために、電源電圧がパワーダウン状態となる際にそれを指示するように変更して用いることができる、いわゆる電圧レベルシフタが知られている。

米国特許出願公開第２００４／０２０７４５０号明細書には、レベル変換器と出力回路を備える電圧レベルシフタが開示されている。レベル変換器は、電流ブロック及び第１のトランジスタを有する。低圧電源又は電流ブロックの電位より高い高圧電源は、第１のトランジスタのソース又はドレインに接続される。レベル変換器は、第１のトランジスタに入力される入力信号の電位によって、高圧電源の電位又は基準電位を出力する。出力回路は、レベル変換器の出力端からの信号が入力された場合に、基準電位と高圧電源の電位との間の振幅を有する出力信号を出力する。しかしながら、２つの電圧供給源のうちの一方が取り除かれた場合には、出力状態が定まらなくなる。従って、開示された回路は、供給電圧源のうちの１つのパワーダウン状態を検出するのには適していない。
米国特許出願公開第２００４／０２０７４５０号明細書

従って、電圧供給源のパワーダウン状態を検出するための回路装置及び方法の必要性がある。

この必要性は、請求項１に記載の、第２の電圧レベルのパワーダウン状態を検出するための回路装置によって満たすことができる。本発明の第１の態様による回路装置は、第１の電圧レベルに接続するのに適した第１の導体と、基準電圧レベルに接続するのに適した第２の導体と、第２の電圧レベルに接続するのに適した入力ノードと、回路装置内で相互接続される第１の出力ノード及び第２の出力ノードである２つの出力ノードと、を備えている。これら２つの出力ノードは、（ａ）第２の電圧レベルが基準電圧レベルよりも高い場合は、第１の出力ノードが第１の電圧レベルになり、且つ、第２の出力ノードが基準電圧レベルとなり、（ｂ）第２の電圧レベルが基準電圧レベルに等しい場合には、第１の出力ノードが基準電圧レベルとなり、且つ、第２の出力ノードが第１の電圧レベルとなる、ように相互接続される。当該回路装置はさらに、第１の導体と第２の導体との間に配置されるインバータ段を備え、ここで、入力ノードはインバータ段の入力端を表わし、インバータ段の出力ノードはインバータ段の出力端として形成される。

本発明の本態様は、いわゆるレベルシフタ回路を変更すれば、このレベルシフタ回路をパワーダウン検出回路として有利に用いることができるという考えに基づく。この変更には、通常、レベルシフタ回路に含まれる慣例のインバータを、第１と第２の導体との間に配置されるインバータ段に置き換えることが含まれる。これは、第２の電圧レベルを供給する電圧源が完全にダウンした場合、すなわち第２の電圧レベルが０Ｖになった場合にも、パワーダウン検出を確実に行うことができるという利点をもたらすことができる。

上述した電圧レベル及びこの説明の以降で詳述する全ての電圧レベルは、１つ以上のいわゆる電圧降下のために、規定の電圧レベルとは僅かに異なってしまうことがあるということに留意すべきである。このような電圧降下は、例えば半導体コンポーネントのような任意のダイオードにおける、ｐｎトランジションによって発生したりする。

請求項２に記載の本発明の一態様によれば、基準電圧レベルは、グランドレベルとする。これには、第３の電圧レベルを有さない電子デバイスに本回路装置を使用することができるという利点がある。特に、第１及び第２の供給電圧レベルがグランドレベルに対して正である場合に、パワーダウン検出のための回路装置を作動させるための負の供給電圧が不要になる。これにより、回路装置を非常に簡単に作動させることができ、上述したパワーダウンの検出を、多くの種々の電子デバイスに適用できるようになる。

請求項３に記載の本発明の更なる態様によれば、第２の電圧レベルは、第１の電圧レベルより低くする。多くの電子デバイスは、２つの供給電圧レベル、例えば約３．６Ｖ及び１．１Ｖを必要とするので、上述した回路装置は、このようなデバイスのロバスト性及びライフサイクルの改善に役立てることができる。

請求項４に記載の本発明の更なる態様によれば、回路装置は更に、第１の導体と第２の導体との間に直列に配置される２つの第１のスイッチング素子を備え、第１の出力ノードはこれら２つの第１のスイッチング素子の間に形成され、インバータ段の出力ノードは、これら２つの第１のスイッチング素子のうちの１つで、第１の出力ノードと第２の導体との間に配置されるスイッチング素子に接続する。

好ましくは、２つの第１のスイッチング素子は、一方をいわゆるｐチャネルＭＯＳＦＥＴ（ｐｍｏｓデバイス）とし、他方をいわゆるｎチャネル（ｎｍｏｓデバイス）とする、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とする。両方のＭＯＳＦＥＴデバイスは相補的な方法で使用されるため、スイッチング素子は、ＣＭＯＳスイッチング素子とも呼ばれる。

ＣＭＯＳスイッチング素子には、２つの導体間の各枝路に配置される、少なくとも１つのスイッチング素子が閉じる場合に、第１の導体から第２の導体へ極めて小さな静止電流しか流れないという利点がある。従って、非常に低電力消費の電子デバイスを構成することができる。

請求項５に記載の本発明の更なる態様によれば、回路装置は更に、第１の導体と第２の導体との間に直列に配置される、２つの第２のスイッチング素子を備え、第２の出力ノードは、これら２つの第２のスイッチング素子の間に形成する。好ましくは、第２のスイッチング素子もまた、非常に低い静止電流しか流れないという利点を有する、いわゆるＣＭＯＳスイッチング素子とする。

請求項６に記載の本発明の更なる態様によれば、インバータ段は、第１の導体と第２の導体との間に直列に配置される２つの第３のスイッチング素子を備え、インバータ段の出力ノードは、これら２つの第３のスイッチング素子の間に形成する。この態様は、インバータを非常に容易に構成することができ、このようなパワーダウン状態の検出装置の製造コストを減少させることができるという利点を有する。

更に、第２の電圧レベルのパワーダウン検出を確実に行うためには、第１の電圧レベルは別として、第２の電圧レベルの存在は必要ない。既に上述したように、ＣＭＯＳスイッチング素子は、好ましくは上述の低静止電流の利点を有する第３のスイッチング素子のために用いることができる。

請求項７に記載の本発明の更なる態様によれば、回路装置は更に、第４のスイッチング素子を備える。この第４のスイッチング素子は、第２の電圧レベルが、基準電圧レベルより高い電圧レベルから基準電圧レベルにまでシフトする場合に、第１の出力ノードが少なくとも部分的に放電することができるように、第１の出力ノードと第２の導体との間に接続する。好適には、第３のスイッチング素子に並列に配置される第４のスイッチング素子は、第２の電圧が急激にパワーダウン状態になる場合に、第１の出力ノードを高速に放電させることができる。これには、パワーダウンの検出が、より急速で且つより信頼性の高いものとなるという利点がある。

これに関連して、第２の導体とインバータ段、特に、第２の導体とインバータ段の出力ノードとによって形成されるループによって、放電増幅効果が与えられるので、放電をさらにスピードアップすることできると言える。

請求項８に記載の本発明の好適な態様によれば、回路装置は更に、カレントミラー段を備え、このカレントミラー段の第１のカレントミラーノードを第４のスイッチング素子に接続する。これは、カレントミラーが、第４のスイッチング素子を安定且つ確実に制御することができるという利点を有する。

本発明の本態様において、変更したレベルシフタ回路及びカレントミラー回路は、有利な方法で組み合わせる。これは、第２の電圧レベルの供給源が完全に故障し、第２の電圧レベルがグランドレベルとなった場合でさえ、回路装置が、常に電子的に規定された状態（すなわち、フローティングノードが無い）にあるという利点を有する。

請求項９に記載の本発明の更なる態様によれば、カレントミラー段は、第１の枝路及び第２の枝路を備え、これら両方の枝路は、第１の導体と第２の導体との間に配置する。従って、カレントミラー段の構成は、周知のカレントミラーの構成に対応する。

請求項１０に記載の本発明の更なる態様によれば、２つの第５のスイッチング素子を、第１の枝路２５０に直列に配置し、これら２つの第５のスイッチング素子の間に第２のカレントミラーノードを形成する。再び、第５のスイッチング素子には、好ましくはＣＭＯＳスイッチング素子を使用して、小さな静止電流しか発生しなくて、電力消費が強くなり、従って、確実にパワーダウン検出するための回路装置を備える電子デバイス内の熱現象が低くなるようにすることができる。

請求項１１に記載の本発明の更なる態様によれば、少なくとも２つの第６のスイッチング素子を第１の枝路内に直列に配置し、第１のカレントミラーノードを、これら２つの第６のスイッチング素子の間に形成する。

請求項１２に記載の本発明の更なる態様によれば、４つの第６のスイッチング素子を第２の枝路内に配置し、これら４つの第６のスイッチング素子のうちの３つの第６のスイッチング素子を、第１の導体と第１のカレントミラーノードとの間に直列に配置し、これら４つの第６のスイッチング素子のうちの１つの第６のスイッチング素子を、第１のカレントミラーノード及び第２の導体の間に直列に配置する。これは、第１の導体と第１のカレントミラーノードとの間に直列に配置される、これら３つの第６のスイッチング素子のうちの、中央のスイッチング素子が、実際には電流制限器を表わすという利点をもたらす。従って、上述のパワーダウン検出回路全体の有益な特性が得られるように、第２の枝路を流れる静止電流がかなり減少する。カレントミラーの第１の枝路を流れる静止電流も同じアンペア数減少するので、カレントミラーによって消費される総電力を、１／２に減らすことができる。

請求項１３に記載の本発明の更なる態様によれば、両者ともに第１のカレントミラーノードに直接接続する２つの第６のスイッチング素子を、第２の電圧レベルによって制御する。第２の電圧レベルとこれら２つのスイッチング素子との間の接続は、それぞれ、第２の電圧レベルがグランド電圧レベルまで下がるという急激な電圧降下の場合に、第１のカレントミラーノードの電圧レベルが高くなり、その結果、第４のスイッチング素子が開いて、第１の出力ノードからグランドに放電電流が流れるようになるという利点を有する。従って、第１の出力ノードに存在する電圧レベルの時間的なコース（ｔｅｍｐｏｒａｌ ｃｏａｒｓｅ）が、より速く且つ確実に、第２の電圧レベルの時間的なコースに追随するようになる。その結果、全体のパワーダウン検出が、より急速でより確実となる。

前述した必要性は、請求項１４に記載の方法によって満たすことができる。本発明の本態様によれば、上述したいずれかの回路装置で第２の電圧レベルの、パワーダウン状態を検出する方法が提供される。この方法は、第２の電圧レベルが、基準電圧レベルより高い電圧レベルから基準電圧レベルにシフトする場合に、（ａ）第１の出力ノードの電圧レベルを、第１の電圧レベルから基準電圧レベルに変えるステップと、（ｂ）第２の出力ノードの電圧レベルを、基準電圧レベルから第１の電圧レベルに変えるステップ、及び、第２の電圧レベルが、基準電圧レベルから基準電圧レベルより高い電圧レベルにシフトする場合に、（ａ）第１の出力ノードの電圧レベルを、基準電圧レベルから第１の電圧レベルに変えるステップと、（ｂ）第２の出力ノードの電圧レベルを、第１の電圧レベルから基準電圧レベルに変えるステップ、という特徴的なステップを有する。この方法は、低消費電力で、確実なパワーダウン検出を可能にする。低消費電力は、回路内の低静止電流に関連する。

請求項１５に記載の本発明の態様によれば、第２の電圧レベルが、基準電圧レベルより高い電圧レベルから基準電圧レベルにシフトする場合に、第１の出力ノードを少なくとも部分的に放電させる。この放電は、第１の出力ノードと第２の導体との間に接続され、第４のスイッチング素子によって支援される。好ましくは第３のスイッチング素子と並列に配置される第４のスイッチング素子は、第１の出力ノードの放電を速くすることができる。従って、第１の出力ノードにおける出力信号が入力信号の変化に非常に速く追随することができるので、第２の電圧レベルのパワーダウン検出が、ずっと速く且つずっと信頼性の高いものとなる。従って、パワーダウンの検出が、より急速で且つより信頼性の高いものとなる。

本発明の所定の実施態様を、回路装置につき述べ、また、本発明の他の実施態様を、パワーダウン状態の検出方法について述べた点に留意すべきである。しかしながら当業者は、敢えて言わなくても、上記及び下記の説明から、請求項の１つのカテゴリの特徴の任意の組み合わせに加えて、方法の請求項の特徴と回路の請求項の特徴との任意の組み合わせも可能であり、この出願に開示されているものと推測するであろう。

本発明の上述した態様及び更なる態様は、後述する実施例から明らかであり、実施例を参照して説明される。本発明を、以下実施例を参照して更に詳細に説明するが、本発明はこれに限定されるものではない。

図面は、概略的な図である。異なる図面において、類似又は同一の要素は、同じ参照符号で、又は、上一桁だけが個々に違う参照符合で示してあることに留意されたい。

図１は、本発明の実施例によるパワーダウン検出回路装置１００を示している。この回路装置１００の構成は、いわゆる慣例のレベルシフタに基づく。回路１００は、第１の供給電圧Ｖｄｄを供給する電圧供給源（図示していない）に接続する第１の導体１１０を備えている。回路１００は更に、グランドＧＮＤに接続する第２の導体１２０を備えている。

第１の導体１１０と第２の導体１２０との間には、左の枝路１３１と、右の枝路１３２と、中央の枝路１３３の３つの枝路が形成される。左の枝路１３１は、互いに直列に配置される、ｐｍｏｓスイッチＭＰ１及びｎｍｏｓスイッチＭＮ１を備えている。これら２つのスイッチＭＰ１とＭＮ１との間には、第１の出力ノードＡが形成されている。右の枝路１３２も、同様に互いに直列に配置される、ｐｍｏｓスイッチＭＰ２及びｎｍｏｓスイッチＭＮ２を備えている。これら２つのスイッチＭＰ２とＭＮ２との間には、第２の出力ノードＢが形成されている。

２つのｐｍｏｓスイッチＭＰ１及びＭＰ２のソース接点は、両方ともそれぞれ、第１の導体１１０に接続される。図１から分かるように、２つのｐｍｏｓスイッチＭＰ１及びＭＰ２のゲート接点とドレイン接点は、それぞれ、互いに交差結合される。従って、ＭＰ１のゲートは第２の出力ノードＢに接続され、ＭＰ２のゲートは第１の出力ノードＡに接続される。

中央の枝路１３３は、ｐｍｏｓスイッチＭＰ３及びｎｍｏｓスイッチＭＮ３を備えている。これら２つのスイッチＭＰ３とＭＮ３との間には、ノードＣが形成されている。このノードＣは、インバータ段の出力ノードを示す。その理由は、２つのスイッチＭＰ３及びＭＮ３が、実際上、入力端としてＭＮ３のゲート及び出力端としてノードＣを備えるインバータ段を形成するからである。ＭＰ３及びＭＮ３によって形成されるインバータについては、以降で詳述する。

ＭＮ３及びＭＮ２のゲートは両方とも、第２の供給電圧Ｖｃｃを供給する電圧供給源（図示していない）に接続する、入力ノードＩに接続される。ＭＰ３のゲートは、第１の出力ノードＡ及びＭＰ２のゲートにそれぞれに接続される。

Ｖｃｃを供給している電圧供給源のパワー状態を検出するために、Ｖｃｃは、回路１００の入力ノードＩに印加される。次からの説明で分かるように、第１の出力ノードＡ及び第２の出力ノードＢの電圧レベルは、それぞれ、Ｖｃｃのパワー状態を示す。従って、回路１００のパワーダウン検出の方法を理解するためには、Ｖｃｃがトグルされる場合にどのようになるかを、明らかにしなければならない。

ここで、デジタルエレクトロニクスにおけるｐｍｏｓ及びｎｍｏｓスイッチの典型的な動作を分かりやすく簡潔に要約する。低電圧状態がｐｍｏｓスイッチのゲートに印加されると、ｐｍｏｓスイッチは開き、高電圧状態がｐｍｏｓスイッチのゲートに印加されると、ｐｍｏｓスイッチは閉じる。従って、低電圧状態がｎｍｏｓデバイスのゲートに印加されると、ｎｍｏｓスイッチは閉じ、高電圧状態がｎｍｏｓデバイスのゲートに印加されると、ｎｍｏｓスイッチは開く。

Ｖｃｃを供給する電圧源が動作している場合、すなわち、電圧レベルＶｃｃがグランドレベルよりもずっと高い場合には、２つのｎｍｏｓスイッチＭＮ２及びＭＮ３は開いた状態になる。従って、第２の出力ノードＢ及びインバータ段の出力ノードＣは、グランドレベルＧＮＤに引き下げられることになる。このノードＣの低状態によって、第１の出力ノードＡは、このノードＡがＶｄｄの電圧レベルになるまで充電される。ｐｍｏｓスイッチＭＰ１及びＭＰ２の交差結合構成は、第２の出力ノードＢの電圧レベルが、常に、第１の出力ノードＡの電圧レベルの逆電圧レベルになるようにする。従って、ＶｃｃがグランドレベルＧＮＤよりもずっと高い場合、第２の出力ノードＢの電圧レベルは低くなる。これは、ＭＮ２が開いた状態にあるために、ノードＢが、既に低レベルになっている低状態にあることを認めている。従って、図示のＭＰ１及びＭＰ２の交差結合は、出力状態を、より決定的なものにする。

Ｖｃｃを供給している電圧源が故障した場合、すなわち、電圧レベルＶｃｃがグランドＧＮＤに対応する電圧レベルにまで降下した場合には、ｎｍｏｓスイッチＭＮ２及びＭＮ３が切れて、ノードＢ及びノードＣをＶｄｄにまで上昇させることになる。これにより、ｎｍｏｓデバイスＭＮ１が開いて、ノードＡを０Ｖまで降下させ、ノードＡが接地レベルＧＮＤとなるようする。

回路装置１００において、ｐｍｏｓデバイスＭＰ３及びｎｍｏｓデバイスＭＮ３は、インバータを表す。従って、ノードＩはインバータの入力端であり、ノードＣはインバータの出力端である。

ＶｃｃがグランドレベルＧＮＤよりずっと高い場合には、ＭＮ２が開いて、ノードＢが低電圧状態となる。これにより、ｐｍｏｓデバイスＭＰ１が開いて、ノードＡがＶｄｄとなる。更に、ノードＡは、ｐｍｏｓスイッチＭＰ３のゲートに接続されているために、ＭＰ３は閉じることになる。更にまた、ＶｃｃがグランドレベルＧＮＤよりずっと高いので、ＭＮ３は開く。ＭＰ３が閉じ、ＭＮ３が開くために、ノードＣの電圧レベルは低くなる。

一方、ＶｃｃがグランドレベルＧＮＤにある場合には、ＭＮ２が閉じて、ノードＢが高電圧状態となる。これにより、ｐｍｏｓデバイスＭＰ１は閉じて、ノードＡがグランドレベルＧＮＤとなる。ノードＡは、ｐｍｏｓスイッチＭＰ３のゲートに接続されているために、ＭＰ３は開くことになる。更に、ＶｃｃはグランドレベルＧＮＤであるため、ＭＮ３は閉じる。ＭＰ３が開き、ＭＮ３が閉じる結果、ノードＣの電圧レベルは高くなる。

回路１００に含まれるｐｍｏｓ及びｎｍｏｓデバイスのスイッチング状態について、上述した説明から分かるように、各々の枝路１３１、１３２及び１３３には常に、少なくとも１つの閉スイッチが存在する。このことは、Ｖｃｃを供給する電圧供給源のパワー状態とは無関係である。結果として、回路１００は、第１の導体１１０から第２の導体１２０へ極めて小さい静止電流を流すだけである。これにより、パワーダウン検出回路の総消費電力が非常に小さくなるという利点がある。従って、回路１００は、Ｖｃｃを供給する電圧供給源の故障を確実に検出することができるので、さまざまな異なる用途にて、対応する電子デバイスの信頼性がより高くなり、且つエラー発生が少なくなるように実装することができる。

図２は、変形カレントミラー段を表す回路２０２を示している。図３に示した更に改良したパワーダウン検出回路３０４についての後の説明から分かるように、このカレントミラー段２０２は、このような改良回路３０４を構築するために役立つ。

カレントミラー段２０２は、第１の供給電圧Ｖｄｄを供給する電圧供給源（図示していない）に接続する、第１の導体２１０を備えている。回路２０２は更に、グランドＧＮＤに接続する、第２の導体２２０を備えている。

第１の導体２１０と第２の導体２２０の間には、２つの枝路である、第１の枝路２５０及び第２の枝路２６０が形成されている。第１の枝路２５０は、互いに直列に配置される、ｐｍｏｓスイッチＭＰ５及びｎｍｏｓスイッチＭＮ５を備えている。これら２つのスイッチＭＰ５とＭＮ５との間には、第２のカレントミラーノードＤが形成されている。第２の枝路２６０は、ＭＰ６１、ＭＰ６２、ＭＰ６３の３つのｐｍｏｓスイッチと、１つのｎｍｏｓスイッチＭＮ６を備えている。デバイスＭＰ６１、ＭＰ６２、ＭＰ６３及びＭＮ６は、直列に配置される。２つのスイッチＭＰ６３とＭＮ６との間には、第１のカレントミラーノードＥが形成されている。

ＭＰ６２のゲートは、ノードＤに接続される。ＭＮ５のゲートは、ノードＥに接続される。ＭＰ６３のゲート及びＭＮ６のゲートの両方は、Ｖｃｃに接続される。

図２から分かるように、ＭＰ５のソース及びＭＰ６１のソースの両方は、Ｖｄｄに接続される。更に、ＭＰ５のゲート、ＭＰ６１のゲート及びＭＰ６１のドレインは、互いに接続される。従って、２つのｐｍｏｓデバイスを含むカレントミラー段２０２の上部は、電子工学の一般的な教科書で周知である、単純なカレントミラーを表わしている。ＭＯＳＦＥＴデバイスでは、スイッチＭＰ５、ＭＮ５、ＭＰ６１、ＭＰ６２、ＭＰ６３及びＭＮ６のゲートを流れる電流は無視できるので、カレントミラーは、第１の枝路２５０を流れる電流が、第２の枝路２６０を流れる電流と正確に同じアンペア数となるようにすることができる。このため、第２の枝路２６０を流れる電流は、基準電流となる。

しかしながら回路２０２は、カレントミラーを示しているだけではない。この回路は、インバータも示している。それに関して、ＭＰ６３及びＭＮ６のゲートへ供給されるＶｃｃは入力であり、ノードＥは出力端である。ＶｃｃがグランドレベルＧＮＤよりもずっと高い場合には、ＭＮ６は開き、ＭＰ６３は閉じる。従って、ノードＥは、グランドレベルＧＮＤにある。ＶｃｃがグランドレベルＧＮＤである場合には、ＭＮ６は閉じ、ＭＰ６３は開く。この場合には、ノードＥは、高電圧レベルにある。

両方の枝路２５０及び２６０に小さな静止電流しか流れないようにするために、電流を制限する。この電流制限は、以下の説明から理解することができ、Ｖｄｄは約３．６Ｖ、Ｖｃｃは約１．１Ｖであると仮定する。

ＶｃｃがＭＮ６のゲートにある場合には、このｎｍｏｓスイッチＭＮ６が開いて、ノードＥをグランドレベルＧＮＤにする。これにより、ＭＮ５は閉じる。従って、ノードＥとグランドＧＮＤとの間に電圧差がないので、２つの枝路２５０及び２６０のどちらにも電流は流れない。このことは、半導体デバイスＭＰ６１とＭＰ６２によって生じる電圧降下は別として、ＭＰ６２とＭＰ６３との間に位置するノードＸが、ほぼ３．６Ｖの電圧レベルになるということを意味している。

しかしながら、ＭＰ６３を完全に閉じるには、Ｖｃｃがあまりに小さ過ぎる為、ＭＰ６３は少なくとも部分的に開いてしまう。これにより、電流が、第２の枝路２６０からグランドＧＮＤへ流れることになる（ＭＮ６はまだ開いている）。この電流は、第１の枝路２５０に反映される。ノードＥはＧＮＤのままなので、ＭＮ５は閉じる。これにより、ノードＤの電圧レベルが上がるように、ノードＤは充電されることになる。このノードＤの電圧レベルの増加は、ＭＰ６２を少なくとも部分的に閉じて、枝路２６０に流れる電流を減少させる。静止電流状態が確立された後に、ｐｍｏｓスイッチＭＰ６２は、電流制限器を示す。結果として、枝路２５０及び２６０の両方を流れる静止電流は、非常に減少する。

図３は、改良したパワーダウン検出回路装置３０４を示し、図１に示したようなパワーダウン検出回路１００及び図２に示したようなカレントミラー段２０２を備えている。別個の導体として示したが、回路３０４は、回路２０２及び１００の両方に第１の供給電圧Ｖｄｄを供給する、共通の第１の導体３１０を備えている。さらに、回路３０４は、共通のグランドレベルの電圧ＧＮＤを供給する、第２の導体３２０を備えている。

種々のＭＯＳＦＥＴデバイス及び種々のノードの表示記号は、それぞれ、図１及び図２に示したＭＯＳＦＥＴデバイス及びノードに対応する点に留意すべきである。

回路装置３０４は更に、ＭＰ６３、ＭＮ６、ＭＮ３及びＭＮ２のゲートに、第２の供給電圧Ｖｃｃをそれぞれ印加するための共通のノードＩを備えている。第２の供給電圧Ｖｃｃのパワーダウン検出は、回路装置３０４によって実行されるので、別個に示したノードＩは、パワーダウン検出回路３０４への共通入力端を表わしている。

改良したパワーダウン検出回路３０４は更に、２つの回路２０２と１００との間に配置される、ｎｍｏｓスイッチングデバイスＭＮ４を備えている。これに関連し、ＭＮ４のドレイン接点は、図１から既知の第１の出力ノードＡに接続され、ＭＮ４のゲートは図２から既知の第１のカレントミラーノードＥに接続され、ＭＮ４のソースはグランドＧＮＤに接続される。ｎｍｏｓスイッチＭＮ４の作用については後に詳述する。

Ｖｃｃのパワー状態を検出するために、回路３０４は、ＭＰ２のゲートと、ＭＰ３のゲートと、第１の出力ノードＡと、ＭＮ４のドレインとに接続される出力端ＯＵＴを備えている。回路１００（図１に示した）につき既に説明したように、第２の供給電圧ＶｃｃがＧＮＤよりずっと高い場合には、ノードＡの電圧レベル及び出力端ＯＵＴの電圧レベルは、それぞれＶｄｄとなる。これとは対照的に、ＶｃｃがグランドレベルＧＮＤである場合には、ノードＡ及び出力端ＯＵＴは、それぞれＧＮＤレベルとなる。

この段落では、スイッチングデバイスＭＮ４の作用につき説明する。Ｖｃｃが、グランドレベルＧＮＤよりかなり高い電圧レベル（すなわち、Ｖｃｃ＝１．１Ｖ）からグランドレベルＧＮＤへ急激にシフトすると、ｎｍｏｓスイッチＭＮ３及びＭＮ２の両方が閉じることになる。従って、ノードＢ及びノードＣのどちらも、放電することができない。しかしながら、回路２０２（図２に示した）につき既に説明したように、ＶｃｃがグランドレベルＧＮＤまで降下する場合には、ＭＮ６が閉じて、ＭＰ６３が開くことになる。この場合には、ノードＥは高電圧レベルとなる。従って、ｎｍｏｓデバイスＭＮ４が開いて、第１の出力ノードＡ及び出力端ＯＵＴが放電して、対応する電圧レベルが低減することになる。これに加えて、ノードＡの電圧が、ＭＰ３及びＭＮ３によって形成されるインバータのスイッチング電圧以下に降下して、ｐｍｏｓスイッチＭＰ３が開く場合には、ノードＣがＶｄｄにまで充電されることになる。これにより、ＭＮ１は、第１の出力ノードＡの放電を加速するような、開放状態になる。

従って、カレントミラー段２０２のノードＥによって駆動され、且つ回路１００のｎｍｏｓスイッチＭＮ１と並列に配列されるｎｍｏｓデバイスＭＮ４は、Ｖｃｃの急激なパワーダウン状態の場合に、第１の出力ノードＡを高速に放電させることができる。これには、改良したパワーダウン検出回路３０４のパワーダウンの検出が、パワーダウン検出回路１００に比べて、遥かに速くなり、信頼性も高くなるという利点がある。

改良したパワーダウン検出回路３０４には、５つの枝路３３１、３３２、３３３、３５０及び３６０の各々におけるＶｃｃの存在に無関係に、常に、少なくとも１つの閉じられたスイッチングデバイスが存在するという利点がある。従って、第１の導体３１０から第２の導体へ流れる静止電流が非常に低い。このような動作は、直流（ＤＣ）シミュレーションによって検証されている。このシミュレーションは、３５０ｎｍの長さでゲートが形成される、いわゆる３５０ｎｍ拡散処理によって製造した、ＭＯＳＦＥＴデバイスに適用した。これらのシミュレーションの結果（Ｖｄｄ及びＶｃｃの異なる組み合わせで行った）を、表１に示す。

これに関連して、Ｉ（Ｖｄｄ）は、Ｖｄｄから引き出される１０^−９アンペア（ｎＡ）単位の電流を表わす。Ｉ（Ｖｃｃ）も、Ｖｃｃから引き出されるｎＡ単位の電流を表わす。いずれの場合も、Ｉ（Ｖｃｃ）は１ｎＡ以下であることがわかる。Ｉ（Ｖｃｃ）は１０^−１５アンペア（ｆＡ）の範囲内であることを確かめた。この低静止電流Ｉ（Ｖｃｃ）の理由は、第２の供給電圧Ｖｃｃが、ｎｍｏｓ及びｐｍｏｓデバイスのゲートに接続されているだけで、これらのゲートはｎｍｏｓ及びｐｍｏｓデバイスのソース及びドレイン接点からそれぞれ電気的に絶縁されているからである。

図４は、入力信号Ｖｃｃがランクアップ及びランクダウンする際の、出力ＯＵＴのビヘイビア（ｂｅｈａｖｉｏｒ）の過渡シミュレーション結果を示している。異なる電圧レベルを、時間に対してプロットした。電圧軸の目盛単位は、ボルト（Ｖ）である。時間軸の目盛単位は、１０^−６秒（μｓ）である。２つの異なる状況を示しており、破線は、第１の供給電圧レベルＶｄｄが３．６Ｖに等しく、且つＶｃｃが０Ｖ〜１．１Ｖの範囲内で急激に変化する場合の出力ＯＵＴのビヘイビアを示している。実線は、Ｖｄｄが１．１Ｖに等しく、且つＶｃｃが０Ｖ〜３．１Ｖの範囲内で急激に変化する場合の出力信号を示している。

図示のトラジェントから分かるように、Ｖｃｃがランクアップする場合には、出力ＯＵＴもまたランクアップする。Ｖｃｃを除去した場合には、出力ＯＵＴもまた低電圧レベル状態となる。出力ＯＵＴの電圧レベルは、第１の供給電圧Ｖｄｄの電圧レベルを超えることは決してない。これは、ＶｃｃをＶｄｄよりも高い電圧レベル（破線を参照）にまでランクアップする場合でも言えることである。

改良したパワーダウン検出回路３０４は、第２の供給電圧レベルＶｃｃがグランドレベルＧＮＤになった場合に、全ての出力端、特に出力端ＯＵＴを、高インピーダンスモードにすることができることに留意すべきである。

改良したパワーダウン検出回路３０４は、一般に、異なる供給電圧Ｖｄｄ及びＶｃｃを供給する２つの供給電圧源を有し、これらの供給電圧の存在に依存する何らかの作用を必要とする、任意の電子デバイスに用いることができる。

本発明は、図示の実施例に限定されるものでない点に留意すべきである。特に、本発明が、通常のトランジスタ、又は、例えば接合ＦＥＴである他のタイプの電界効果トランジスタ（ＦＥＴ）、のような他のスイッチングデバイスによっても実現可能であることは、当業者には明らかである。また、本発明が、図１、図２及び図３のそれぞれ回路１００、２０２及び３０４において、ｐｍｏｓデバイスをｎｍｏｓデバイスと交換可能であること、またその逆も可能であることは明らかである。

用語「有する」、「含む」等は他の構成要素又はステップの存在を排除するものではなく、「１つ」、「１個」等は複数を排除するものではない。また、異なる実施例に関連して記載されている構成要素は、組み合わせることができる。

第２の供給電圧Ｖｃｃのパワーダウン状態を検出するように構成した、拡張レベルシフタを示す回路図である。 電流制限スイッチング素子を備え、図１で示した拡張レベルシフタと組み合せるように構成されており、パワーダウン状態を検出するための更に確実な回路を構成するための、カレントミラーを示す回路図である。 改良したパワーダウン検出回路装置の回路図である。 電圧レベルＶｃｃがステップワイズに変化する場合における、図３に示した出力の時間的ビヘイビアを示す図である。

符号の説明

１００・・・パワーダウン検出回路装置
１１０・・・第１の導体
１２０・・・第２の導体
１３１・・・左の枝路
１３２・・・右の枝路
１３３・・・中央の枝路
Ｖｄｄ・・・第１の供給電圧
Ｖｃｃ・・・第２の供給電圧
ＧＮＤ・・・グランド
Ｉ・・・入力ノード
Ａ・・・第１の出力ノード
Ｂ・・・第２の出力ノード
Ｃ・・・インバータ段出力ノード
ＭＰ１・・・ｐｍｏｓスイッチ
ＭＮ１・・・ｎｍｏｓスイッチ
ＭＰ２・・・ｐｍｏｓスイッチ
ＭＮ２・・・ｎｍｏｓスイッチ
ＭＰ３・・・ｐｍｏｓスイッチ
ＭＮ３・・・ｎｍｏｓスイッチ

２０２・・・カレントミラー段
２１０・・・第１の導体
２２０・・・第２の導体
２５０・・・第１の枝路
２６０・・・第２の枝路
Ｖｄｄ・・・第１の供給電圧
Ｖｃｃ・・・第２の供給電圧
ＧＮＤ・・・グランド
Ｅ・・・第１のカレントミラーノード
Ｄ・・・第２のカレントミラーノード
Ｘ・・・ノード
ＭＰ５・・・ｐｍｏｓスイッチ
ＭＮ５・・・ｎｍｏｓスイッチ
ＭＰ６１・・・ｐｍｏｓスイッチ
ＭＰ６２・・・ｐｍｏｓスイッチ
ＭＰ６３・・・ｐｍｏｓスイッチ
ＭＮ６・・・ｎｍｏｓスイッチ

３０４・・・改良したパワーダウン検出回路装置
３１０・・・第１の導体
３２０・・・第２の導体
３３１・・・回路１００の左の枝路
３３２・・・回路１００の右の枝路
３３３・・・回路１００の中央の枝路
３５０・・・第１の枝路
３６０・・・第２の枝路
Ｖｄｄ・・・第１の供給電圧
Ｖｃｃ・・・第２の供給電圧
ＧＮＤ・・・グランド
Ｉ・・・入力ノード
Ａ・・・第１の出力ノード
ＯＵＴ・・・出力
Ｂ・・・第２の出力ノード
Ｃ・・・インバータ段出力ノード
Ｅ・・・第１のカレントミラーノード
Ｄ・・・第２のカレントミラーノード
ＭＰ１・・・ｐｍｏｓスイッチ
ＭＮ１・・・ｎｍｏｓスイッチ
ＭＰ２・・・ｐｍｏｓスイッチ
ＭＮ２・・・ｎ−ＣＭＯＳスイッチ
ＭＰ３・・・ｐｍｏｓスイッチ
ＭＮ３・・・ｎｍｏｓスイッチ
ＭＮ４・・・ｎｍｏｓスイッチ
ＭＰ５・・・ｐｍｏｓスイッチ
ＭＮ５・・・ｎｍｏｓスイッチ
ＭＰ６１・・・ｐｍｏｓスイッチ
ＭＰ６２・・・ｐｍｏｓスイッチ
ＭＰ６３・・・ｐｍｏｓスイッチ
ＭＮ６・・・ｎｍｏｓスイッチ

Claims (15)

1. 第２の電圧レベルのパワーダウン状態を検出するための回路装置であって、前記回路装置が、
   第１の電圧レベルに接続するのに適した第１の導体と、
   基準電圧レベルに接続するのに適した第２の導体と、
   前記第２の電圧レベルに接続するのに適した入力ノードと、
   前記回路装置内における第１の出力ノード及び第２の出力ノードであって、
   前記第２の電圧レベルが前記基準電圧レベルよりも高い場合は、前記第１の出力ノードが前記第１の電圧レベルになり、前記第２の出力ノードが前記基準電圧レベルとなり、
   前記第２の電圧レベルが前記基準電圧レベルに等しい場合には、前記第１の出力ノードが前記基準電圧レベルとなり、前記第２の出力ノードが前記第１の電圧レベルとなる、
   ように前記回路装置内で相互接続される第１の出力ノード及び第２の出力ノードと、
   前記第１の導体と前記第２の導体との間に配置されるインバータ段と、
   を備え、前記入力ノードがインバータ段の入力端を表わし、該インバータ段の出力ノードをインバータ段の出力端として形成した、
   ことを特徴とする、電圧供給源のパワーダウン状態検出用回路装置。
2. 前記基準電圧レベルはグランドレベルである、請求項１に記載の回路装置。
3. 前記第２の電圧レベルは前記第１の電圧レベルよりも低い、請求項１に記載の回路装置。
4. 前記第１の導体と第２の導体との間に直列に配置される、２つの第１のスイッチング素子をさらに備え、
   前記第１の出力ノードはこれら２つの第１のスイッチング素子の間に形成され、
   前記インバータ段の出力ノードは、これら２つの第１のスイッチング素子のうちの１つで、前記第１の出力ノードと前記第２の導体との間に配置されるスイッチング素子に接続する、請求項１に記載の回路装置。
5. 前記第１の導体と第２の導体との間に直列に配置される、２つの第２のスイッチング素子をさらに備え、
   前記第２の出力ノードは、これら２つの第２のスイッチング素子の間に形成される、請求項１に記載の回路装置。
6. 前記インバータ段が、前記第１の導体と第２の導体との間に直列に配置される、２つの第３のスイッチング素子を備え、
   前記インバータ段の出力ノードは、これら２つの第３のスイッチング素子の間に形成される、請求項１に記載の回路装置。
7. 前記第２の電圧レベルが、前記基準電圧レベルより高い電圧レベルから、前記基準電圧レベルにまでシフトする場合に、前記第１の出力ノードが少なくとも部分的に放電することができるように、前記第１の出力ノードと前記第２の導体との間に接続される、第４のスイッチング素子をさらに備える、請求項１に記載の回路装置。
8. カレントミラー段をさらに備え、該カレントミラー段の第１のカレントミラーノードは前記第４のスイッチング素子に接続される、請求項７に記載の回路装置。
9. 前記カレントミラーセクションは、第１の枝路及び第２の枝路を備え、前記両方の枝路は前記第１の導体と前記第２の導体との間に配置される、請求項８に記載の回路装置。
10. 前記第１の枝路に直列に２つの第５のスイッチング素子が配置され、これら２つの第５のスイッチング素子の間に第２のカレントミラーノードが形成される、請求項９に記載の回路装置。
11. 前記第２の枝路に直列に少なくとも２つの第６のスイッチング素子が配置され、これら２つの第６のスイッチング素子の間に前記第１のカレントミラーノードが形成される、請求項９に記載の回路装置。
12. 前記第２の枝路内に４つの第６のスイッチング素子が配置され、
    これら４つの第６のスイッチング素子のうちの３つの第６のスイッチング素子は、前記第１の導体と前記第１のカレントミラーノードとの間に直列に配置され、
    これら４つの第６のスイッチング素子のうちの１つの第６のスイッチング素子は、前記第１のカレントミラーノードと前記第２の導体との間に直列に配置される、
    請求項１１に記載の回路装置。
13. 双方ともに前記第１のカレントミラーノードに直接接続する２つの第６のスイッチング素子が、前記第２の電圧レベルによって制御される、請求項１２に記載の回路装置。
14. 請求項１〜１３いずれか一項に記載の回路装置によって、第２の電圧レベルのパワーダウン状態を検出する方法であって、
    前記第２の電圧レベルが、前記基準電圧レベルより高い電圧レベルから前記基準電圧レベルにシフトする場合に、
    前記第１の出力ノードの電圧レベルを、前記第１の電圧レベルから前記基準電圧レベルに変えるステップと、
    前記第２の出力ノードの電圧レベルを、前記基準電圧レベルから前記第１の電圧レベルに変えるステップと、
    前記第２の電圧レベルが、前記基準電圧レベルから前記基準電圧レベルより高い電圧レベルにシフトする場合に、
    前記第１の出力ノードの電圧レベルを、前記基準電圧レベルから前記第１の電圧レベルに変えるステップと、
    前記第２の出力ノードの電圧レベルを、前記第１の電圧レベルから前記基準電圧レベルに変えるステップと、
    を備える、電圧供給源のパワーダウン状態検出方法。
15. 前記第２の電圧レベルが、前記基準電圧レベルより高い電圧レベルから前記基準電圧レベルにシフトする場合に、
    前記第１の出力ノードを、当該第１の出力ノードと前記第２の導体との間に接続される第４のスイッチング素子によって、少なくとも部分的に放電させる、請求項１４に記載の方法。

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