JP6247780B2 - レベルシフタ - Google Patents

Description

本発明はレベルシフタに関し、例えば高速動作に適したレベルシフタに関する。

半導体装置の内部電圧は、低省電力化に伴って低くなっている。それにより、半導体装置の内部電圧と外部電圧との電位差は大きくなっている。半導体装置の内部と外部とをインターフェイスするレベルシフタは、入力電圧と出力電圧との電位差が大きい場合でも、信頼性を低下させることなく高速動作することが求められている。

関連する技術が非特許文献１には、高速動作を実現することが可能なレベルシフタが開示されている。

Wen-Tai Wang et al., "Level Shifters for High-speed 1-V to 3.3-V Interfaces in a 0.13-um Cu-Interconnection/Low-k CMOS Technology", IEEE, 2001, pp307-310

しかし、非特許文献１に開示されたレベルシフタでは、当該レベルシフタに用いられている低耐圧のＭＯＳトランジスタに耐圧を超える電圧が印加される可能性がある。それにより、当該低耐圧のＭＯＳトランジスタが破壊したり劣化したりしてしまうため、レベルシフタの信頼性が低下してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、レベルシフタは、高耐圧の第１及び第２ＰＭＯＳトランジスタと、それぞれのゲートに第１及び第２制御信号が供給された高耐圧の第１及び第２デプレション型ＮＭＯＳトランジスタと、それぞれのゲートに第３及び第４制御信号が供給された低耐圧の第１及び第２ＮＭＯＳトランジスタと、入力信号の反転信号に対応する前記第１制御信号及び当該第１制御信号とは異なる前記第３制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第２制御信号及び当該第２制御信号とは異なる前記第４制御信号を生成する、タイミング制御部と、を備える。

前記一実施の形態によれば、信頼性を低下させることなく高速動作を実現することが可能なレベルシフタを提供することができる。

実施の形態１にかかるレベルシフタの構成例を示す図である。 実施の形態１にかかるレベルシフタの動作を示すタイミングチャートである。 実施の形態１にかかるレベルシフタの第１具体的構成例を示す図である。 図３に示すレベルシフタの第１変形例を示す図である。 図３に示すレベルシフタの第２変形例を示す図である。 実施の形態１にかかるレベルシフタの第２具体的構成例を示す図である。 図６に示すレベルシフタの第１変形例を示す図である。 実施の形態２にかかるレベルシフタの構成例を示す図である。 実施の形態２にかかるレベルシフタの第１具体的構成例を示す図である。 実施の形態２にかかるレベルシフタの第２具体的構成例を示す図である。 関連する技術のレベルシフタの構成を示す図である。 関連する技術のレベルシフタの動作を示すタイミングチャートである。

＜発明者による検討＞
本実施の形態にかかるレベルシフタについて説明する前に、関連する技術について本発明者が検討した内容について説明する。

図１１は、非特許文献１に開示された関連する技術のレベルシフタの構成を示す図である。図１１に示すレベルシフタは、高耐圧のＰＭＯＳトランジスタＰ１，Ｐ２と、高耐圧のデプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２と、低耐圧のＮＭＯＳトランジスタＮ１，Ｎ２と、を備える。

なお、高耐圧のＭＯＳトランジスタとは、ソース、ドレイン及びゲートのうち２端子間の電圧が高電圧の電源電圧ＶＤＤＱに達するまで破壊しないＭＯＳトランジスタのことである。低耐圧のＭＯＳトランジスタとは、ソース、ドレイン及びゲートのうち２端子間の電圧が低電圧の電源電圧ＶＤＤに達するまで破壊しないＭＯＳトランジスタのことである。高耐圧のＭＯＳトランジスタは、例えば低耐圧のＭＯＳトランジスタに対して、ゲート絶縁膜が厚いなどの特徴を持つ。また、デプレション型ＭＯＳトランジスタは、ネイティブＭＯＳトランジスタや０−Ｖｔｈ型ＭＯＳトランジスタと呼ばれることもある。なお、デプレション型ＭＯＳトランジスタの閾値電圧Ｖｔｈは、０Ｖ〜−０．数Ｖ程度である。

図１１に示すレベルシフタは、低電圧の入力信号ＩＮＬ，ＩＮＲを受けるトランジスタとして低耐圧のＮＭＯＳトランジスタＮ１，Ｎ２を備えている。それにより、電源電圧ＶＤＤの電圧レベルが低い場合や電源電圧ＶＤＤ，ＶＤＤＱの電位差が大きい場合でも、高速なレベルシフト動作が可能である。また、図１１に示すレベルシフタは、低耐圧のＮＭＯＳトランジスタＮ１，Ｎ２と、高電圧の電源電圧ＶＤＤＱが供給される電源電圧端子と、の間に、それぞれ高耐圧のデプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２を備えている。それにより、ノードＩＮＴ１，ＩＮＴ２の電圧が低く保たれるため、低耐圧のＮＭＯＳトランジスタＮ１，Ｎ２に耐圧を超える電圧が印加されなくなる。それにより、低耐圧のＮＭＯＳトランジスタＮ１，Ｎ２の劣化が抑制される。

しかしながら、発明者は、図１１に示すレベルシフタの低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２に耐圧を超える電圧が印加される場合があることを発見した。

図１２は、関連する技術のレベルシフタの課題を説明するためのタイミングチャートである。例えば、入力信号ＩＮがＬレベル（基準電圧ＶＳＳ）からＨレベル（電源電圧ＶＤＤ）に立ち上がると、それに応じて、入力信号の反転信号ＩＮＲはＨレベルからＬレベルに立ち下がる。それにより、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のゲート電圧及び低耐圧ＮＭＯＳトランジスタＮ２のゲート電圧は、同時にＨレベルからＬレベルに立ち下がる。

ここで、一般的に、低耐圧のＭＯＳトランジスタの応答速度は、高耐圧のＭＯＳトランジスタの応答速度よりも速い。つまり、低耐圧ＮＭＯＳトランジスタＮ２の応答速度は、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２の応答速度よりも速い。そのため、低耐圧ＮＭＯＳトランジスタＮ２がオフした時点で高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１のオン抵抗がまだ十分に大きくなっていない可能性がある。その場合、ノードＩＮＴ２の電圧が高くなるため、低耐圧ＮＭＯＳトランジスタＮ２に耐圧を超える電圧が印加されてしまう。例えば、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２の閾値電圧Ｖｔｈが−０．５Ｖ、電源電圧ＶＤＤが１．０Ｖの場合、ノードＩＮＴ２の電圧はＶＤＤ−Ｖｔ＝１．５Ｖと高くなるため、低耐圧ＮＭＯＳトランジスタＮ２に耐圧を超える電圧が印加されてしまう。それにより、低耐圧ＮＭＯＳトランジスタＮ２が劣化してしまう。その結果、レベルシフタの信頼性が低下してしまう。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかるレベルシフタ１の構成例を示す図である。本実施の形態にかかるレベルシフタ１は、低耐圧のＮＭＯＳトランジスタ及び高耐圧のデプレション型ＮＭＯＳトランジスタの導通状態をそれぞれ異なる制御信号により制御することで、低耐圧のＮＭＯＳトランジスタに耐圧を超える電圧が印加されないようにしている。それにより、低耐圧のＮＭＯＳトランジスタの劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ１は、信頼性を低下させることなく、高速動作を実現することができる。以下、具体的に説明する。

図１に示すレベルシフタ１は、レベルシフト部１１と、タイミング制御回路（第１タイミング制御回路）１２と、タイミング制御回路（第２タイミング制御回路）１３と、インバータＩＮＶ１と、を備える。なお、タイミング制御回路１２，１３と、インバータＩＮＶ１と、によりタイミング制御部が構成される。

レベルシフト部１１は、高耐圧のＰＭＯＳトランジスタ（第１ＰＭＯＳトランジスタ）Ｐ１と、高耐圧のＰＭＯＳトランジスタ（第２ＰＭＯＳトランジスタ）Ｐ２と、高耐圧のデプレション型ＮＭＯＳトランジスタ（第１デプレション型ＮＭＯＳトランジスタ）ＮＡ１と、高耐圧のデプレション型ＮＭＯＳトランジスタ（第２デプレション型ＮＭＯＳトランジスタ）ＮＡ２と、低耐圧のＮＭＯＳトランジスタ（第１ＮＭＯＳトランジスタ）Ｎ１と、低耐圧のＮＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）Ｎ２と、を備える。

高耐圧ＰＭＯＳトランジスタＰ１，Ｐ２は、高電圧の電源電圧ＶＤＤＱが供給される電源電圧端子（第１電源電圧端子；以下、電源電圧端子ＶＤＤＱと称す）と、基準電圧端子ＶＳＳと、の間に並列に設けられ、それぞれのゲートが互いのドレインに接続されている。

より具体的には、高耐圧ＰＭＯＳトランジスタＰ１では、ソースが電源電圧端子ＶＤＤＱに接続され、ドレインがノードＬＳＤＬに接続され、ゲートがノードＬＳＤＲに接続されている。高耐圧ＰＭＯＳトランジスタＰ２では、ソースが電源電圧端子ＶＤＤＱに接続され、ドレインがノードＬＳＤＲに接続され、ゲートがノードＬＳＤＬに接続されている。

高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２は、高耐圧ＰＭＯＳトランジスタＰ１，Ｐ２と、基準電圧端子ＶＳＳと、の間に、それぞれ当該高耐圧ＰＭＯＳトランジスタＰ１，Ｐ２に直列に設けられている。

より具体的には、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１では、ソースがノードＩＮＴ１に接続され、ドレインがノードＬＳＤＬに接続され、ゲートに制御信号（第１制御信号）ＩＮ１が供給されている。高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２では、ソースがノードＩＮＴ２に接続され、ドレインがノードＬＳＤＲに接続され、ゲートに制御信号（第２制御信号）ＩＮ２が供給されている。

低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２は、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２と、基準電圧端子ＶＳＳと、の間に、それぞれ当該高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２に直列に設けられている。

より具体的には、低耐圧ＮＭＯＳトランジスタＮ１では、ソースが基準電圧端子ＶＳＳに接続され、ドレインがノードＩＮＴ１に接続され、ゲートに制御信号（第３制御信号）ＩＮ３が供給されている。低耐圧ＮＭＯＳトランジスタＮ２では、ソースが基準電圧端子ＶＳＳに接続され、ドレインがノードＩＮＴ２に接続され、ゲートに制御信号（第４制御信号）ＩＮ４が供給されている。

タイミング制御回路１２は、電源電圧ＶＤＤＱより低い低電圧の電源電圧ＶＤＤが供給される電源電圧端子（第２電源電圧端子；以下、電源電圧端子ＶＤＤと称す）と、基準電圧端子ＶＳＳと、の間に設けられ、外部から入力端子ＩＮに供給される入力信号（以下、入力信号ＩＮと称す）を反転して制御信号ＩＮ１，ＩＮ３を生成する。つまり、タイミング制御回路１２は、入力信号ＩＮの反転信号に対応する制御信号ＩＮ１，ＩＮ３を生成する。ただし、制御信号ＩＮ１，ＩＮ３は異なる信号である。なお、入力信号ＩＮは、電源電圧ＶＤＤと基準電圧端子ＶＳＳとの間の範囲内の電位を示す。

タイミング制御回路１３は、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に設けられ、入力信号ＩＮの反転信号を反転して制御信号ＩＮ２，ＩＮ４を生成する。つまり、タイミング制御回路１３は、入力信号ＩＮの正転信号に対応する制御信号ＩＮ２，ＩＮ４を生成する。ただし、制御信号ＩＮ２，ＩＮ４は異なる信号である。

即ち、タイミング制御回路１２，１３及びインバータＩＮＶ１からなるタイミング制御部は、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に設けられ、入力信号ＩＮの反転信号に対応する制御信号ＩＮ１及び当該制御信号ＩＮ１とは異なる制御信号ＩＮ３を生成するとともに、入力信号ＩＮの正転信号に対応する制御信号ＩＮ２及び当該制御信号ＩＮ２とは異なる制御信号ＩＮ４を生成する。

例えば、タイミング制御部は、制御信号ＩＮ３，ＩＮ４よりも立ち上がり時のスルーレートが小さい制御信号ＩＮ１，ＩＮ２を生成し、かつ、制御信号ＩＮ１，ＩＮ２よりも立ち下がり時のスルーレートが小さい制御信号ＩＮ３，ＩＮ４を生成する。それにより、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２のオン抵抗を所定値以上に大きくした後に、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２をオフすることができる。また、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２のオン抵抗を所定値以下に小さくする前に、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２をオンすることができる。その結果、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２に耐圧を超える電圧が印加されるのを防ぐことができる。

（レベルシフタ１の動作）
続いて、図２を用いて、本実施の形態にかかるレベルシフタ１の動作について説明する。図２は、レベルシフタ１の動作を示すタイミングチャートである。なお、図２において、Ｖｇｓ（ＮＡ２）は、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のゲート−ソース間電圧を表し、Ｖｇｓ（Ｎ２）は、低耐圧ＮＭＯＳトランジスタＮ２のゲート−ソース間電圧を表している。

まず、入力信号ＩＮがＨレベル（電源電圧ＶＤＤ）からＬレベル（基準電圧ＶＳＳ）に立ち下がる。それにより、入力信号ＩＮの反転信号ＩＮＲは、ＬレベルからＨレベルに立ち上がる（時刻ｔ０〜ｔ１）。このとき、タイミング制御回路１３は、制御信号ＩＮ２をＨレベルからＬレベルに立ち下げるとともに（時刻ｔ０〜ｔ１）、制御信号ＩＮ４を制御信号ＩＮ２よりも小さなスルーレートで（緩やかに）ＨレベルからＬレベルに立ち下げる（時刻ｔ０〜ｔ２）。それにより、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のオン抵抗が十分に大きくなった後に、低耐圧ＮＭＯＳトランジスタＮ２はオフする。それにより、ノードＩＮＴ２の電圧が小さく保たれるため、当該低耐圧ＮＭＯＳトランジスタＮ２には耐圧を超える電圧は印加されない。それにより、低耐圧ＮＭＯＳトランジスタＮ２の劣化が抑制される。

なお、ノードＩＮＴ２の電位は、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のゲート−ソース間電圧Ｖｇｓ（ＮＡ２）からその閾値電圧Ｖｔｈ（ＮＡ２）を引いた値で求められる。したがって、低耐圧ＮＭＯＳトランジスタＮ２がオフしたときのノードＩＮＴ２の電位は、０−Ｖｔｈ＝｜Ｖｔｈ｜程度となる。ここで、閾値電圧Ｖｔｈ（ＮＡ２）が０Ｖ〜−０．数Ｖ程度であるため、低耐圧ＮＭＯＳトランジスタＮ２には耐圧を超える電圧は印加されない。

それに対し、タイミング制御回路１２は、図示していないが、制御信号ＩＮ３をＬレベルからＨレベルに立ち上げるとともに（時刻ｔ０〜ｔ１）、制御信号ＩＮ１を制御信号ＩＮ３よりも小さなスルーレートで（緩やかに）ＬレベルからＨレベルに立ち上げる（時刻ｔ０〜ｔ２）。それにより、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１のオン抵抗が大きな状態のうちに、低耐圧ＮＭＯＳトランジスタＮ１はオンする。それにより、ノードＩＮＴ１の電圧が小さく保たれるため、当該低耐圧ＮＭＯＳトランジスタＮ１には耐圧を超える電圧は印加されない。それにより、低耐圧ＮＭＯＳトランジスタＮ１の劣化が抑制される。

低耐圧ＮＭＯＳトランジスタＮ２がオフし、低耐圧ＮＭＯＳトランジスタＮ１がオンするため、ノードＬＳＤＲの電位は電源電圧ＶＤＤＱ程度にまで上昇し、ノードＬＳＤＬの電位は基準電圧ＶＳＳ程度にまで低下する。ノードＬＳＤＲの電圧が出力端子ＯＵＴから外部に出力される。

次に、入力信号ＩＮがＬレベルからＨレベルに立ち上がる。それにより、入力信号ＩＮの反転信号ＩＮＲは、ＨレベルからＬレベルに立ち下がる（時刻ｔ３〜ｔ５）。このとき、タイミング制御回路１３は、制御信号ＩＮ４をＬレベルからＨレベルに立ち上げるとともに（時刻ｔ３〜ｔ５）、制御信号ＩＮ２を制御信号ＩＮ４よりも小さなスルーレートで（緩やかに）ＬレベルからＨレベルに立ち上げる（時刻ｔ３〜ｔ６）。それにより、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のオン抵抗が大きな状態のうちに、低耐圧ＮＭＯＳトランジスタＮ２はオンする。それにより、ノードＩＮＴ２の電圧が小さく保たれるため、当該低耐圧ＮＭＯＳトランジスタＮ２には耐圧を超える電圧は印加されない。それにより、低耐圧ＮＭＯＳトランジスタＮ２の劣化が抑制される。

なお、ノードＩＮＴ２の電位は、上記したように、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のゲート−ソース間電圧Ｖｇｓ（ＮＡ２）からその閾値電圧Ｖｔｈ（ＮＡ２）を引いた値で求められる。ここで、低耐圧ＮＭＯＳトランジスタＮ２がオフからオンに切り替わった時点での制御信号ＩＮ２の電圧レベルはまだＨレベル（電源電圧ＶＤＤ）に達していないため、Ｖｇｓ（ＮＡ２）は電源電圧ＶＤＤよりも低い。したがって、ノードＩＮＴ２の電位もＶＤＤよりも低い。そのため、低耐圧ＮＭＯＳトランジスタＮ２には耐圧を超える電圧は印加されない。

それに対し、タイミング制御回路１２は、図示していないが、制御信号ＩＮ１をＨレベルからＬレベルに立ち下げるとともに（時刻ｔ３〜ｔ５）、制御信号ＩＮ３を制御信号ＩＮ１よりも小さなスルーレートで（緩やかに）ＨレベルからＬレベルに立ち下げる（時刻ｔ３〜ｔ６）。それにより、高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１のオン抵抗が十分に大きくなった後に、低耐圧ＮＭＯＳトランジスタＮ１はオフする。それにより、ノードＩＮＴ１の電圧が小さく保たれるため、当該低耐圧ＮＭＯＳトランジスタＮ１には耐圧を超える電圧は印加されない。それにより、低耐圧ＮＭＯＳトランジスタＮ１の劣化が抑制される。

低耐圧ＮＭＯＳトランジスタＮ１がオフし、低耐圧ＮＭＯＳトランジスタＮ２がオンするため、ノードＬＳＤＬの電位は電源電圧ＶＤＤＱ程度にまで上昇し、ノードＬＳＤＲの電位は基準電圧ＶＳＳ程度にまで低下する。ノードＬＳＤＲの電圧が出力端子ＯＵＴから外部に出力される。

より詳細には、タイミング制御回路１３は、低耐圧ＮＭＯＳトランジスタＮ２のゲート−ソース間電圧が低下して当該低耐圧ＮＭＯＳトランジスタＮ２の閾値電圧より低くなった時点（図２の時刻ｔ１）における高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のゲート−ソース間電圧が、当該高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２の閾値電圧と電源電圧ＶＤＤとの和より低くなるように、制御信号ＩＮ２，ＩＮ４を生成する。さらに、タイミング制御回路１３は、低耐圧ＮＭＯＳトランジスタＮ２のゲート−ソース間電圧が上昇して当該低耐圧ＮＭＯＳトランジスタＮ２の閾値電圧以上になった時点（図２の時刻ｔ４）における高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２のゲート−ソース間電圧が、当該高耐圧デプレション型ＮＭＯＳトランジスタＮＡ２の閾値電圧と電源電圧ＶＤＤとの和より低くなるように、制御信号ＩＮ２，ＩＮ４を生成する。

同じく、タイミング制御回路１２は、低耐圧ＮＭＯＳトランジスタＮ１のゲート−ソース間電圧が低下して当該低耐圧ＮＭＯＳトランジスタＮ１の閾値電圧より低くなった時点における高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１のゲート−ソース間電圧が、当該高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１の閾値電圧と電源電圧ＶＤＤとの和より低くなるように、制御信号ＩＮ１，ＩＮ３を生成する。さらに、タイミング制御回路１２は、低耐圧ＮＭＯＳトランジスタＮ１のゲート−ソース間電圧が上昇して当該低耐圧ＮＭＯＳトランジスタＮ１の閾値電圧以上になった時点における高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１のゲート−ソース間電圧が、当該高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１の閾値電圧と電源電圧ＶＤＤとの和より低くなるように、制御信号ＩＮ１，ＩＮ３を生成する。

このように、本実施の形態にかかるレベルシフタ１は、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２及び高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２の導通状態をそれぞれ異なる制御信号により制御することで、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２に耐圧を超える電圧が印加されないようにしている。それにより、当該低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２の劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ１は、信頼性を低下させることなく、高速動作を実現することができる。

（レベルシフタ１の第１具体的構成例）
図３は、レベルシフタ１の第１具体的構成例をレベルシフタ１ａとして示す図である。図３において、タイミング制御回路１２は、低耐圧ＰＭＯＳトランジスタ（第３ＰＭＯＳトランジスタ）Ｐ１１と、低耐圧ＮＭＯＳトランジスタ（第３ＮＭＯＳトランジスタ）Ｎ１１と、抵抗素子（第１抵抗素子）Ｒ１と、を有する。タイミング制御回路１３は、低耐圧ＰＭＯＳトランジスタ（第４ＰＭＯＳトランジスタ）Ｐ１３と、低耐圧ＮＭＯＳトランジスタ（第４ＮＭＯＳトランジスタ）Ｎ１３と、抵抗素子（第２抵抗素子）Ｒ２と、を有する。

タイミング制御回路１２において、低耐圧ＰＭＯＳトランジスタＰ１１と低耐圧ＮＭＯＳトランジスタＮ１１とは、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられ、それぞれのゲートには入力信号ＩＮが供給されている。抵抗素子Ｒ１は、低耐圧ＰＭＯＳトランジスタＰ１１と低耐圧ＮＭＯＳトランジスタＮ１１との間に設けられている。そして、タイミング制御回路１２は、低耐圧ＰＭＯＳトランジスタＰ１１と抵抗素子Ｒ１との間のノードの電圧を制御信号ＩＮ３として生成し、低耐圧ＮＭＯＳトランジスタＮ１１と抵抗素子Ｒ１との間のノードの電圧を制御信号ＩＮ１として生成する。それにより、タイミング制御回路１２は、制御信号ＩＮ３よりも立ち上がり時のスルーレートが小さい制御信号ＩＮ１を生成するとともに、制御信号ＩＮ１よりも立ち下がり時のスルーレートが小さい制御信号ＩＮ３を生成することができる。なお、制御信号ＩＮ１，ＩＮ３のスルーレートは、低耐圧ＰＭＯＳトランジスタＰ１１のサイズ、低耐圧ＮＭＯＳトランジスタＮ１１のサイズ、及び、抵抗素子Ｒ１の抵抗値を調整することで、調整可能である。

タイミング制御回路１３において、低耐圧ＰＭＯＳトランジスタＰ１３と低耐圧ＮＭＯＳトランジスタＮ１３とは、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられ、それぞれのゲートには入力信号ＩＮの反転信号が供給されている。抵抗素子Ｒ２は、低耐圧ＰＭＯＳトランジスタＰ１３と低耐圧ＮＭＯＳトランジスタＮ１３との間に設けられている。そして、タイミング制御回路１３は、低耐圧ＰＭＯＳトランジスタＰ１３と抵抗素子Ｒ２との間のノードの電圧を制御信号ＩＮ４として生成し、低耐圧ＮＭＯＳトランジスタＮ１３と抵抗素子Ｒ２との間のノードの電圧を制御信号ＩＮ２として生成する。それにより、タイミング制御回路１３は、制御信号ＩＮ４よりも立ち上がり時のスルーレートが小さい制御信号ＩＮ２を生成するとともに、制御信号ＩＮ２よりも立ち下がり時のスルーレートが小さい制御信号ＩＮ４を生成することができる。なお、制御信号ＩＮ２，ＩＮ４のスルーレートは、低耐圧ＰＭＯＳトランジスタＰ１３のサイズ、低耐圧ＮＭＯＳトランジスタＮ１３のサイズ、及び、抵抗素子Ｒ２の抵抗値、を調整することで調整可能である。

インバータＩＮＶ１は、低耐圧ＰＭＯＳトランジスタＰ１５及び低耐圧ＮＭＯＳトランジスタＮ１５からなる。低耐圧ＰＭＯＳトランジスタＰ１５及び低耐圧ＮＭＯＳトランジスタＮ１５は、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられている。そして、インバータＩＮＶ１は、入力信号ＩＮを低耐圧ＰＭＯＳトランジスタＰ１５及び低耐圧ＮＭＯＳトランジスタＮ１５のそれぞれのゲートで受けて、低耐圧ＰＭＯＳトランジスタＰ１５と低耐圧ＮＭＯＳトランジスタＮ１５との間のノードの電圧を入力信号ＩＮの反転信号として出力する。

図３に示すレベルシフタ１ａのその他の構成については、図１に示すレベルシフタ１と同様であるため、その説明を省略する。

（レベルシフタ１ａの第１変形例）
図４は、図３に示すレベルシフタ１ａの第１変形例をレベルシフタ１ｂとして示す図である。図４に示すタイミング制御回路１２，１３は、図３に示すタイミング制御回路１２，１３と比較して、抵抗素子Ｒ１，Ｒ２としてトランスファーゲートＴ１，Ｔ２を備える。

トランスファーゲートＴ１は、低耐圧ＰＭＯＳトランジスタＰ１２と低耐圧ＮＭＯＳトランジスタＮ１２とからなる。トランスファーゲートＴ２は、低耐圧ＰＭＯＳトランジスタＰ１４と低耐圧ＮＭＯＳトランジスタＮ１４とからなる。図４に示すレベルシフタ１ｂのその他の構成については、図３に示すレベルシフタ１ａと同様であるため、その説明を省略する。

（レベルシフタ１ａの第２変形例）
図５は、図３に示すレベルシフタ１ａの第２変形例をレベルシフタ１ｃとして示す図である。図５に示すレベルシフト部１１は、図３に示すレベルシフト部１１と比較して、高耐圧ＰＭＯＳトランジスタＰ３，Ｐ４をさらに備える。

高耐圧ＰＭＯＳトランジスタＰ３は、高耐圧ＰＭＯＳトランジスタＰ１のドレインとノードＬＳＤＬとの間に設けられ、そのゲートには制御信号ＩＮ３が供給される。高耐圧ＰＭＯＳトランジスタＰ４は、高耐圧ＰＭＯＳトランジスタＰ２のドレインとノードＬＳＤＲとの間に設けられ、そのゲートには制御信号ＩＮ４が供給される。図５に示すレベルシフタ１ｃのその他の構成については、図３に示すレベルシフタ１ａと同様であるため、その説明を省略する。

図５に示すレベルシフタ１ｃは、図３に示すレベルシフタ１ａと同等の効果を奏することができる。

（レベルシフタ１の第２具体的構成例）
図６は、レベルシフタ１の第２具体的構成例をレベルシフタ１ｄとして示す図である。図６において、タイミング制御回路１２は、低耐圧ＰＭＯＳトランジスタ（第３ＰＭＯＳトランジスタ）Ｐ２１と、低耐圧ＰＭＯＳトランジスタ（第４ＰＭＯＳトランジスタ）Ｐ２２と、低耐圧ＮＭＯＳトランジスタ（第３ＮＭＯＳトランジスタ）Ｎ２１と、低耐圧ＮＭＯＳトランジスタ（第４ＮＭＯＳトランジスタ）Ｎ２２と、を有する。タイミング制御回路１３は、低耐圧ＰＭＯＳトランジスタ（第５ＰＭＯＳトランジスタ）Ｐ２３と、低耐圧ＰＭＯＳトランジスタ（第６ＰＭＯＳトランジスタ）Ｐ２４と、低耐圧ＮＭＯＳトランジスタ（第５ＮＭＯＳトランジスタ）Ｎ２３と、低耐圧ＮＭＯＳトランジスタ（第６ＮＭＯＳトランジスタ）Ｎ２４と、を有する。

タイミング制御回路１２において、低耐圧ＰＭＯＳトランジスタＰ２１と低耐圧ＮＭＯＳトランジスタＮ２１とは、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられ、それぞれのゲートには入力信号ＩＮが供給されている。低耐圧ＰＭＯＳトランジスタＰ２２と低耐圧ＮＭＯＳトランジスタＮ２２とは、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられ、それぞれのゲートには入力信号ＩＮの反転信号が供給されている。そして、タイミング制御回路１２は、低耐圧ＰＭＯＳトランジスタＰ２１と低耐圧ＮＭＯＳトランジスタＮ２１との間のノードの電圧を制御信号ＩＮ１として生成し、低耐圧ＰＭＯＳトランジスタＰ２２と低耐圧ＮＭＯＳトランジスタＮ２２との間のノードの電圧を制御信号ＩＮ３として生成する。ここで、低耐圧ＰＭＯＳトランジスタＰ２１の駆動能力は、低耐圧ＰＭＯＳトランジスタＰ２２の駆動能力より小さい。他方、低耐圧ＮＭＯＳトランジスタＮ２１の駆動能力は、低耐圧ＮＭＯＳトランジスタＮ２２の駆動能力より大きい。それにより、タイミング制御回路１２は、制御信号ＩＮ３よりも立ち上がり時のスルーレートが小さい制御信号ＩＮ１を生成するとともに、制御信号ＩＮ１よりも立ち下がり時のスルーレートが小さい制御信号ＩＮ３を生成することができる。なお、制御信号ＩＮ１，ＩＮ３のスルーレートは、トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２の駆動能力を調整することで、調整可能である。

タイミング制御回路１３において、低耐圧ＰＭＯＳトランジスタＰ２３と低耐圧ＮＭＯＳトランジスタＮ２３とは、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられ、それぞれのゲートには入力信号ＩＮが供給されている。低耐圧ＰＭＯＳトランジスタＰ２４と低耐圧ＮＭＯＳトランジスタＮ２４とは、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に直列に設けられ、それぞれのゲートには入力信号ＩＮの反転信号が供給されている。そして、タイミング制御回路１３は、低耐圧ＰＭＯＳトランジスタＰ２３と低耐圧ＮＭＯＳトランジスタＮ２３との間のノードの電圧を制御信号ＩＮ２として生成し、低耐圧ＰＭＯＳトランジスタＰ２４と低耐圧ＮＭＯＳトランジスタＮ２４との間のノードの電圧を制御信号ＩＮ４として生成する。ここで、低耐圧ＰＭＯＳトランジスタＰ２３の駆動能力は、低耐圧ＰＭＯＳトランジスタＰ２４の駆動能力より小さい。他方、低耐圧ＮＭＯＳトランジスタＮ２３の駆動能力は、低耐圧ＮＭＯＳトランジスタＮ２４の駆動能力より大きい。それにより、タイミング制御回路１３は、制御信号ＩＮ４よりも立ち上がり時のスルーレートが小さい制御信号ＩＮ２を生成するとともに、制御信号ＩＮ２よりも立ち下がり時のスルーレートが小さい制御信号ＩＮ４を生成することができる。なお、制御信号ＩＮ２，ＩＮ４のスルーレートは、トランジスタＰ２３，Ｐ２４，Ｎ２３，Ｎ２４の駆動能力を調整することで、調整可能である。

図６に示すレベルシフタ１ｄのその他の構成については、図３に示すレベルシフタ１ａと同様であるため、その説明を省略する。

図６に示すレベルシフタ１ｄでは、各タイミング制御回路が２つのインバータからそれぞれ異なる２つの制御信号を生成している。それにより、図６に示すレベルシフタ１ｄは、制御信号ＩＮ１，ＩＮ３間のタイミング及び制御信号ＩＮ２，ＩＮ４間のタイミングを容易に調整することができる。

（レベルシフタ１ｄの変形例）
図７は、図６に示すレベルシフタ１ｄの変形例をレベルシフタ１ｅとして示す図である。図７に示すレベルシフト部１１は、図６に示すレベルシフト部１１と比較して、高耐圧ＰＭＯＳトランジスタＰ３，Ｐ４をさらに備える。

高耐圧ＰＭＯＳトランジスタＰ３は、高耐圧ＰＭＯＳトランジスタＰ１のドレインとノードＬＳＤＬとの間に設けられ、そのゲートには制御信号ＩＮ３が供給される。高耐圧ＰＭＯＳトランジスタＰ４は、高耐圧ＰＭＯＳトランジスタＰ２のドレインとノードＬＳＤＲとの間に設けられ、そのゲートには制御信号ＩＮ４が供給される。図７に示すレベルシフタ１ｅのその他の構成については、図６に示すレベルシフタ１ｄと同様であるため、その説明を省略する。

図７に示すレベルシフタ１ｅは、図６に示すレベルシフタ１ｄと同等の効果を奏することができる。

＜実施の形態２＞
図８は、実施の形態２にかかるレベルシフタ１ｆの構成例を示す図である。図８に示すレベルシフタ１ｆは、図１に示すレベルシフタ１と比較して、タイミング制御回路１２，１３のうちタイミング制御回路１２のみを有し、インバータＩＮＶ１に代えてインバータＩＮＶ２，ＩＮＶ３を有する。なお、タイミング制御回路１２及びインバータＩＮＶ２，ＩＮＶ３によりタイミング制御部が構成される。

タイミング制御回路１２は、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に設けられ、入力信号ＩＮの反転信号に対応する制御信号ＩＮ１，ＩＮ３を生成する。ただし、制御信号ＩＮ１，ＩＮ３は異なる信号である。

インバータＩＮＶ２，ＩＮＶ３は、インバータＩＮＶ１と同一の回路構成であって、それぞれ、制御信号ＩＮ１，ＩＮ３の反転信号を制御信号ＩＮ４，ＩＮ２として出力する。なお、制御信号ＩＮ１，ＩＮ３が異なる信号であるため、制御信号ＩＮ２，ＩＮ４も異なる信号であるということができる。

即ち、タイミング制御回路１２及びインバータＩＮＶ２，ＩＮＶ３からなるタイミング制御部は、電源電圧端子ＶＤＤと基準電圧端子ＶＳＳとの間に設けられ、入力信号ＩＮの反転信号に対応する制御信号ＩＮ１及び当該制御信号ＩＮ１とは異なる制御信号ＩＮ３を生成するとともに、入力信号ＩＮの正転信号に対応する制御信号ＩＮ２及び当該制御信号ＩＮ２とは異なる制御信号ＩＮ４を生成する。

例えば、タイミング制御部は、制御信号ＩＮ３，ＩＮ４よりも立ち上がり時のスルーレートが小さい制御信号ＩＮ１，ＩＮ２を生成し、かつ、制御信号ＩＮ１，ＩＮ２よりも立ち下がり時のスルーレートが小さい制御信号ＩＮ３，ＩＮ４を生成する。それにより、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２がオフする前に高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２のオン抵抗を所定値以上にすることができる。また、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２がオンした後に高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２のオン抵抗を所定値以上にすることができる。その結果、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２に耐圧を超える電圧が印加されるのを防ぐことができる。

図８に示すレベルシフタ１ｆの動作については、図１に示すレベルシフタ１の場合と同様であるため、その説明を省略する。

本実施の形態にかかるレベルシフタは、実施の形態１にかかるレベルシフタと同等の効果を奏することができる。

（レベルシフタ１ｆの第１具体的構成例）
図９は、レベルシフタ１ｆの第１具体的構成例をレベルシフタ１ｇとして示す図である。図９において、タイミング制御回路１２は、低耐圧ＰＭＯＳトランジスタＰ１１と、低耐圧ＮＭＯＳトランジスタＮ１１と、抵抗素子Ｒ１と、を有する。具体的な接続関係については、図３に示すタイミング制御回路１２の場合と同様である。なお、抵抗素子Ｒ１は、トランスファーゲート等であってもよい。

（レベルシフタ１ｆの第２具体的構成例）
図１０は、レベルシフタ１ｆの第２具体的構成例をレベルシフタ１ｈとして示す図である。図１０において、タイミング制御回路１２は、低耐圧ＰＭＯＳトランジスタＰ２１と、低耐圧ＰＭＯＳトランジスタＰ２２と、低耐圧ＮＭＯＳトランジスタＮ２１と、低耐圧ＮＭＯＳトランジスタＮ２２と、を有する。具体的な接続関係については、図６に示すタイミング制御回路１２の場合と同様である。

以上のように、上記実施の形態に係るレベルシフタは、低耐圧のＮＭＯＳトランジスタ及び高耐圧のデプレション型ＮＭＯＳトランジスタの導通状態をそれぞれ異なる制御信号により制御することで、低耐圧のＮＭＯＳトランジスタに耐圧を超える電圧が印加されなくないようにしている。それにより、当該低耐圧のＮＭＯＳトランジスタの劣化が抑制される。それにより、上記実施の形態にかかるレベルシフタは、信頼性を低下させることなく、高速動作を実現することができる。

このように、本実施の形態にかかるレベルシフタ１は、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２及び高耐圧デプレション型ＮＭＯＳトランジスタＮＡ１，ＮＡ２の導通状態をそれぞれ異なる制御信号により制御することで、低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２に耐圧を超える電圧が印加されないようにしている。それにより、当該低耐圧ＮＭＯＳトランジスタＮ１，Ｎ２の劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ１は、信頼性を低下させることなく、高速動作を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ レベルシフタ
１ａ〜１ｈ レベルシフタ
１１ レベルシフト部
１２，１３ タイミング制御回路
ＩＮＶ１〜ＩＮＶ３ インバータ
Ｐ１〜Ｐ４ 高耐圧ＰＭＯＳトランジスタ
Ｎ１，Ｎ２ 低耐圧ＮＭＯＳトランジスタ
ＮＡ１，ＮＡ２ 高耐圧デプレション型ＮＭＯＳトランジスタ
Ｐ１１〜Ｐ１５ 低耐圧ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１５ 低耐圧ＮＭＯＳトランジスタ
Ｐ２１〜Ｐ２４ 低耐圧ＰＭＯＳトランジスタ
Ｎ２１〜Ｎ２４ 低耐圧ＮＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗素子

Claims (13)

1. 第１電源電圧端子と基準電圧端子との間に並列に設けられ、それぞれのゲートが互いのドレインに接続された第１及び第２ＭＯＳトランジスタと、
   前記第１及び前記第２ＭＯＳトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第１及び第２制御信号が供給された第３及び第４ＭＯＳトランジスタと、
   前記第３及び前記第４ＭＯＳトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第３及び第４制御信号が供給された第５及び第６ＭＯＳトランジスタと、
   前記第１電源電圧端子に供給される第１電源電圧より低い第２電源電圧が供給される第２電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第１制御信号及び当該第１制御信号とは異なる前記第３制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第２制御信号及び当該第２制御信号とは異なる前記第４制御信号を生成する、タイミング制御部と、を備え、
   前記タイミング制御部は、前記第３及び前記第４制御信号よりも立ち上がり時のスルーレートが小さい前記第１及び前記第２制御信号を生成し、かつ、前記第１及び前記第２制御信号よりも立ち下がり時のスルーレートが小さい前記第３及び前記第４制御信号を生成し、
   前記第５及び前記第６ＭＯＳトランジスタのゲート酸化膜厚は、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜厚より薄いレベルシフタ。
2. 前記第１及び前記第２ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第３及び前記第４ＭＯＳトランジスタはデプレッション型ＮＭＯＳトランジスタであり、前記第５及び前記第６ＭＯＳトランジスタはＮＭＯＳトランジスタである、
   請求項１に記載のレベルシフタ。
3. 前記タイミング制御部は、
   前記第５ＭＯＳトランジスタのゲート−ソース間電圧が低下して当該第５ＭＯＳトランジスタの閾値電圧より低くなった時点における前記第３ＭＯＳトランジスタのゲート−ソース間電圧が、当該第３ＭＯＳトランジスタの閾値電圧と前記第２電源電圧との和より低くなるように、かつ、前記第５ＭＯＳトランジスタのゲート−ソース間電圧が上昇して当該第５ＭＯＳトランジスタの閾値電圧以上になった時点における前記第３ＭＯＳトランジスタのゲート−ソース間電圧が、当該第３ＭＯＳトランジスタの閾値電圧と前記第２電源電圧との和より低くなるように、前記第１及び前記第３制御信号を生成し、
   前記第６ＭＯＳトランジスタのゲート−ソース間電圧が低下して当該第６ＭＯＳトランジスタの閾値電圧より低くなった時点における前記第４ＭＯＳトランジスタのゲート−ソース間電圧が、当該第４ＭＯＳトランジスタの閾値電圧と前記第２電源電圧との和より低くなるように、かつ、前記第６ＭＯＳトランジスタのゲート−ソース間電圧が上昇して当該第６ＭＯＳトランジスタの閾値電圧以上になった時点における前記第４ＭＯＳトランジスタのゲート−ソース間電圧が、当該第４ＭＯＳトランジスタの閾値電圧と前記第２電源電圧との和より低くなるように、前記第２及び前記第４制御信号を生成する、請求項１に記載のレベルシフタ。
4. 前記タイミング制御部は、
   前記第１及び前記第３制御信号を生成する第１タイミング制御回路と、
   前記第２及び前記第４制御信号を生成する第２タイミング制御回路と、を備え、
   前記第１タイミング制御回路は、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第７及び第８ＭＯＳトランジスタと、
   前記第７及び前記第８ＭＯＳトランジスタの間に設けられた第１抵抗素子と、を有し、
   前記第２タイミング制御回路は、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第９及び第１０ＭＯＳトランジスタと、
   前記第９及び前記第１０ＭＯＳトランジスタの間に設けられた第２抵抗素子と、を有し、
   前記第１タイミング制御回路は、前記第７ＭＯＳトランジスタと前記第１抵抗素子との間のノードの電圧を前記第３制御信号として生成し、前記第８ＭＯＳトランジスタと前記第１抵抗素子との間のノードの電圧を前記第１制御信号として生成し、
   前記第２タイミング制御回路は、前記第９ＭＯＳトランジスタと前記第２抵抗素子との間のノードの電圧を前記第４制御信号として生成し、かつ、前記第１０ＭＯＳトランジスタと前記第２抵抗素子との間のノードの電圧を前記第２制御信号として生成し、
   前記第７乃至前記第１０ＭＯＳトランジスタのゲート酸化膜厚は、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜より薄い、
   請求項１に記載のレベルシフタ。
5. 前記第７及び前記第９ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第８及び前記第１０ＭＯＳトランジスタはＮＭＯＳトランジスタである、
   請求項４に記載のレベルシフタ。
6. 前記第１及び前記第２抵抗素子は、何れも、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜厚より薄いゲート酸化膜厚のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成されたトランスファーゲートである、
   請求項４に記載のレベルシフタ。
7. 前記タイミング制御部は、
   前記第１及び前記第３制御信号を生成する第１タイミング制御回路と、
   前記第２及び前記第４制御信号を生成する第２タイミング制御回路と、を備え、
   前記第１タイミング制御回路は、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第７及び第８ＭＯＳトランジスタと、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第９及び第１０ＭＯＳトランジスタと、を有し、
   前記第２タイミング制御回路は、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第１１及び第１２ＭＯＳトランジスタと、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第１３及び第１４ＭＯＳトランジスタと、を有し、
   前記第７ＭＯＳトランジスタの駆動能力は、前記第９ＭＯＳトランジスタの駆動能力より小さく、前記第８ＭＯＳトランジスタの駆動能力は、前記第１０ＭＯＳトランジスタの駆動能力より大きく、
   前記第１１ＭＯＳトランジスタの駆動能力は、前記第１３ＭＯＳトランジスタの駆動能力より小さく、前記第１２ＭＯＳトランジスタの駆動能力は、前記第１４ＭＯＳトランジスタの駆動能力より大きく、
   前記第１タイミング制御回路は、前記第７ＭＯＳトランジスタと前記第８ＭＯＳトランジスタとの間のノードの電圧を前記第１制御信号として生成し、かつ、前記第９ＭＯＳトランジスタと前記第１０ＭＯＳトランジスタとの間のノードの電圧を前記第３制御信号として生成し、
   前記第２タイミング制御回路は、前記第１１ＭＯＳトランジスタと前記第１２ＭＯＳトランジスタとの間のノードの電圧を前記第２制御信号として生成し、かつ、前記第１３ＭＯＳトランジスタと前記第１４ＭＯＳトランジスタとの間のノードの電圧を前記第４制御信号として生成し、
   前記第７乃至前記第１４ＭＯＳトランジスタのゲート酸化膜厚は、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜より薄い、
   請求項１に記載のレベルシフタ。
8. 前記第７、前記第９、前記第１１及び前記第１３ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第８、前記第１０、前記第１２及び前記第１４ＭＯＳトランジスタはＮＭＯＳトランジスタである、
   請求項７に記載のレベルシフタ。
9. 前記タイミング制御部は、
   前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第７及び第８ＭＯＳトランジスタと、
   前記第７及び前記第８ＭＯＳトランジスタの間に設けられた第１抵抗素子と、を有し、
   前記タイミング制御部は、前記第７ＭＯＳトランジスタと前記第１抵抗素子との間のノードの電圧を前記第３制御信号として生成し、前記第８ＭＯＳトランジスタと前記第１抵抗素子との間のノードの電圧を前記第１制御信号として生成し、前記第３制御信号の反転信号を前記第２制御信号として生成し、前記第１制御信号の反転信号を前記第４制御信号として生成し、
   前記第７及び前記第８ＭＯＳトランジスタのゲート酸化膜厚は、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜より薄い、
   請求項１に記載のレベルシフタ。
10. 前記第７ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第８ＭＯＳトランジスタはＮＭＯＳトランジスタである、
    請求項９に記載のレベルシフタ。
11. 前記第１抵抗素子は、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜厚より薄いゲート酸化膜厚のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成されたトランスファーゲートである、
    請求項９に記載のレベルシフタ。
12. 前記タイミング制御部は、
    前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第７及び第８ＭＯＳトランジスタと、
    前記第２電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲート
    に前記入力信号が供給される第９及び第１０ＭＯＳトランジスタと、を有し、
    前記第７ＭＯＳトランジスタの駆動能力は、前記第９ＭＯＳトランジスタの駆動能力より小さく、前記第８ＭＯＳトランジスタの駆動能力は、前記第１０ＭＯＳトランジスタの駆動能力より大きく、
    前記タイミング制御部は、前記第７ＭＯＳトランジスタと前記第８ＭＯＳトランジスタとの間のノードの電圧を前記第１制御信号として生成し、前記第９ＭＯＳトランジスタと前記第１０ＭＯＳトランジスタとの間のノードの電圧を前記第３制御信号として生成し、前記第１制御信号の反転信号を前記第４制御信号として生成し、前記第３制御信号の反転信号を前記第２制御信号として生成し、
    前記第７乃至前記第１０ＭＯＳトランジスタのゲート酸化膜厚は、前記第１乃至前記第４ＭＯＳトランジスタのゲート酸化膜より薄い、
    請求項１に記載のレベルシフタ。
13. 前記第７及び前記第９ＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第８及び前記第１０ＭＯＳトランジスタはＮＭＯＳトランジスタである、
    請求項１２に記載のレベルシフタ。

Images