JP2017077030A - レベルシフタ - Google Patents
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Abstract
【解決手段】一実施の形態によれば、レベルシフタ1は、高耐圧のPMOSトランジスタP1,P2と、それぞれのゲートに制御信号IN1,IN2が供給された高耐圧のデプレション型NMOSトランジスタNA1,NA2と、それぞれのゲートに制御信号IN3,IN4が供給された低耐圧のNMOSトランジスタN1,N2と、入力信号INの反転信号に対応する制御信号IN1及び制御信号IN1とは異なる制御信号IN3を生成するとともに、入力信号INの正転信号に対応する制御信号IN2及び制御信号IN2とは異なる制御信号IN4を生成する、タイミング制御部と、を備える。
【選択図】図1
Description
本実施の形態にかかるレベルシフタについて説明する前に、関連する技術について本発明者が検討した内容について説明する。
図1は、実施の形態1にかかるレベルシフタ1の構成例を示す図である。本実施の形態にかかるレベルシフタ1は、低耐圧のNMOSトランジスタ及び高耐圧のデプレション型NMOSトランジスタの導通状態をそれぞれ異なる制御信号により制御することで、低耐圧のNMOSトランジスタに耐圧を超える電圧が印加されないようにしている。それにより、低耐圧のNMOSトランジスタの劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ1は、信頼性を低下させることなく、高速動作を実現することができる。以下、具体的に説明する。
続いて、図2を用いて、本実施の形態にかかるレベルシフタ1の動作について説明する。図2は、レベルシフタ1の動作を示すタイミングチャートである。なお、図2において、Vgs(NA2)は、高耐圧デプレション型NMOSトランジスタNA2のゲート−ソース間電圧を表し、Vgs(N2)は、低耐圧NMOSトランジスタN2のゲート−ソース間電圧を表している。
図3は、レベルシフタ1の第1具体的構成例をレベルシフタ1aとして示す図である。図3において、タイミング制御回路12は、低耐圧PMOSトランジスタ(第3PMOSトランジスタ)P11と、低耐圧NMOSトランジスタ(第3NMOSトランジスタ)N11と、抵抗素子(第1抵抗素子)R1と、を有する。タイミング制御回路13は、低耐圧PMOSトランジスタ(第4PMOSトランジスタ)P13と、低耐圧NMOSトランジスタ(第4NMOSトランジスタ)N13と、抵抗素子(第2抵抗素子)R2と、を有する。
図4は、図3に示すレベルシフタ1aの第1変形例をレベルシフタ1bとして示す図である。図4に示すタイミング制御回路12,13は、図3に示すタイミング制御回路12,13と比較して、抵抗素子R1,R2としてトランスファーゲートT1,T2を備える。
図5は、図3に示すレベルシフタ1aの第2変形例をレベルシフタ1cとして示す図である。図5に示すレベルシフト部11は、図3に示すレベルシフト部11と比較して、高耐圧PMOSトランジスタP3,P4をさらに備える。
図6は、レベルシフタ1の第2具体的構成例をレベルシフタ1dとして示す図である。図6において、タイミング制御回路12は、低耐圧PMOSトランジスタ(第3PMOSトランジスタ)P21と、低耐圧PMOSトランジスタ(第4PMOSトランジスタ)P22と、低耐圧NMOSトランジスタ(第3NMOSトランジスタ)N21と、低耐圧NMOSトランジスタ(第4NMOSトランジスタ)N22と、を有する。タイミング制御回路13は、低耐圧PMOSトランジスタ(第5PMOSトランジスタ)P23と、低耐圧PMOSトランジスタ(第6PMOSトランジスタ)P24と、低耐圧NMOSトランジスタ(第5NMOSトランジスタ)N23と、低耐圧NMOSトランジスタ(第6NMOSトランジスタ)N24と、を有する。
図7は、図6に示すレベルシフタ1dの変形例をレベルシフタ1eとして示す図である。図7に示すレベルシフト部11は、図6に示すレベルシフト部11と比較して、高耐圧PMOSトランジスタP3,P4をさらに備える。
図8は、実施の形態2にかかるレベルシフタ1fの構成例を示す図である。図8に示すレベルシフタ1fは、図1に示すレベルシフタ1と比較して、タイミング制御回路12,13のうちタイミング制御回路12のみを有し、インバータINV1に代えてインバータINV2,INV3を有する。なお、タイミング制御回路12及びインバータINV2,INV3によりタイミング制御部が構成される。
図9は、レベルシフタ1fの第1具体的構成例をレベルシフタ1gとして示す図である。図9において、タイミング制御回路12は、低耐圧PMOSトランジスタP11と、低耐圧NMOSトランジスタN11と、抵抗素子R1と、を有する。具体的な接続関係については、図3に示すタイミング制御回路12の場合と同様である。なお、抵抗素子R1は、トランスファーゲート等であってもよい。
図10は、レベルシフタ1fの第2具体的構成例をレベルシフタ1hとして示す図である。図10において、タイミング制御回路12は、低耐圧PMOSトランジスタP21と、低耐圧PMOSトランジスタP22と、低耐圧NMOSトランジスタN21と、低耐圧NMOSトランジスタN22と、を有する。具体的な接続関係については、図6に示すタイミング制御回路12の場合と同様である。
このように、本実施の形態にかかるレベルシフタ1は、低耐圧NMOSトランジスタN1,N2及び高耐圧デプレション型NMOSトランジスタNA1,NA2の導通状態をそれぞれ異なる制御信号により制御することで、低耐圧NMOSトランジスタN1,N2に耐圧を超える電圧が印加されないようにしている。それにより、当該低耐圧NMOSトランジスタN1,N2の劣化が抑制される。つまり、本実施の形態にかかるレベルシフタ1は、信頼性を低下させることなく、高速動作を実現することができる。
1a〜1h レベルシフタ
11 レベルシフト部
12,13 タイミング制御回路
INV1〜INV3 インバータ
P1〜P4 高耐圧PMOSトランジスタ
N1,N2 低耐圧NMOSトランジスタ
NA1,NA2 高耐圧デプレション型NMOSトランジスタ
P11〜P15 低耐圧PMOSトランジスタ
N11〜N15 低耐圧NMOSトランジスタ
P21〜P24 低耐圧PMOSトランジスタ
N21〜N24 低耐圧NMOSトランジスタ
R1,R2 抵抗素子
Claims (13)
- 第1電源電圧端子と基準電圧端子との間に並列に設けられ、それぞれのゲートが互いのドレインに接続された第1及び第2MOSトランジスタと、
前記第1及び前記第2MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第1及び第2制御信号が供給された第3及び第4MOSトランジスタと、
前記第3及び前記第4MOSトランジスタと、前記基準電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第3及び第4制御信号が供給された第5及び第6MOSトランジスタと、
前記第1電源電圧端子に供給される第1電源電圧より低い第2電源電圧が供給される第2電源電圧端子と、前記基準電圧端子と、の間に設けられ、入力信号の反転信号に対応する前記第1制御信号及び当該第1制御信号とは異なる前記第3制御信号を生成するとともに、前記入力信号の正転信号に対応する前記第2制御信号及び当該第2制御信号とは異なる前記第4制御信号を生成する、タイミング制御部と、を備え、
前記タイミング制御部は、前記第3及び前記第4制御信号よりも立ち上がり時のスルーレートが小さい前記第1及び前記第2制御信号を生成し、かつ、前記第1及び前記第2制御信号よりも立ち下がり時のスルーレートが小さい前記第3及び前記第4制御信号を生成し、
前記第5及び前記第6MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄いレベルシフタ。 - 前記第1及び前記第2MOSトランジスタはPMOSトランジスタであり、前記第3及び前記第4MOSトランジスタはデプレッション型NMOSトランジスタであり、前記第5及び前記第6MOSトランジスタはNMOSトランジスタである、
請求項1に記載のレベルシフタ。 - 前記タイミング制御部は、
前記第5MOSトランジスタのゲート−ソース間電圧が低下して当該第5MOSトランジスタの閾値電圧より低くなった時点における前記第3MOSトランジスタのゲート−ソース間電圧が、当該第3MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、かつ、前記第5MOSトランジスタのゲート−ソース間電圧が上昇して当該第5MOSトランジスタの閾値電圧以上になった時点における前記第3MOSトランジスタのゲート−ソース間電圧が、当該第3MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、前記第1及び前記第3制御信号を生成し、
前記第6MOSトランジスタのゲート−ソース間電圧が低下して当該第6MOSトランジスタの閾値電圧より低くなった時点における前記第4MOSトランジスタのゲート−ソース間電圧が、当該第4MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、かつ、前記第6MOSトランジスタのゲート−ソース間電圧が上昇して当該第6MOSトランジスタの閾値電圧以上になった時点における前記第4MOSトランジスタのゲート−ソース間電圧が、当該第4MOSトランジスタの閾値電圧と前記第2電源電圧との和より低くなるように、前記第2及び前記第4制御信号を生成する、請求項1に記載のレベルシフタ。 - 前記タイミング制御部は、
前記第1及び前記第3制御信号を生成する第1タイミング制御回路と、
前記第2及び前記第4制御信号を生成する第2タイミング制御回路と、を備え、
前記第1タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第7及び前記第8MOSトランジスタの間に設けられた第1抵抗素子と、を有し、
前記第2タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第9及び第10MOSトランジスタと、
前記第9及び前記第10MOSトランジスタの間に設けられた第2抵抗素子と、を有し、
前記第1タイミング制御回路は、前記第7MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第3制御信号として生成し、前記第8MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第1制御信号として生成し、
前記第2タイミング制御回路は、前記第9MOSトランジスタと前記第2抵抗素子との間のノードの電圧を前記第4制御信号として生成し、かつ、前記第10MOSトランジスタと前記第2抵抗素子との間のノードの電圧を前記第2制御信号として生成し、
前記第7乃至前記第10MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
請求項1に記載のレベルシフタ。 - 前記第7及び前記第9MOSトランジスタはPMOSトランジスタであり、前記第8及び前記第10MOSトランジスタはNMOSトランジスタである、
請求項4に記載のレベルシフタ。 - 前記第1及び前記第2抵抗素子は、何れも、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄いゲート酸化膜厚のPMOSトランジスタ及びNMOSトランジスタにより構成されたトランスファーゲートである、
請求項4に記載のレベルシフタ。 - 前記タイミング制御部は、
前記第1及び前記第3制御信号を生成する第1タイミング制御回路と、
前記第2及び前記第4制御信号を生成する第2タイミング制御回路と、を備え、
前記第1タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第9及び第10MOSトランジスタと、を有し、
前記第2タイミング制御回路は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第11及び第12MOSトランジスタと、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号の反転信号が供給される第13及び第14MOSトランジスタと、を有し、
前記第7MOSトランジスタの駆動能力は、前記第9MOSトランジスタの駆動能力より小さく、前記第8MOSトランジスタの駆動能力は、前記第10MOSトランジスタの駆動能力より大きく、
前記第11MOSトランジスタの駆動能力は、前記第13MOSトランジスタの駆動能力より小さく、前記第12MOSトランジスタの駆動能力は、前記第14MOSトランジスタの駆動能力より大きく、
前記第1タイミング制御回路は、前記第7MOSトランジスタと前記第8MOSトランジスタとの間のノードの電圧を前記第1制御信号として生成し、かつ、前記第9MOSトランジスタと前記第10MOSトランジスタとの間のノードの電圧を前記第3制御信号として生成し、
前記第2タイミング制御回路は、前記第11MOSトランジスタと前記第12MOSトランジスタとの間のノードの電圧を前記第2制御信号として生成し、かつ、前記第13MOSトランジスタと前記第14MOSトランジスタとの間のノードの電圧を前記第4制御信号として生成し、
前記第7乃至前記第14MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
請求項1に記載のレベルシフタ。 - 前記第7、前記第9、前記第11及び前記第13MOSトランジスタはPMOSトランジスタであり、前記第8、前記第10、前記第12及び前記第14MOSトランジスタはNMOSトランジスタである、
請求項7に記載のレベルシフタ。 - 前記タイミング制御部は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第7及び前記第8MOSトランジスタの間に設けられた第1抵抗素子と、を有し、
前記タイミング制御部は、前記第7MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第3制御信号として生成し、前記第8MOSトランジスタと前記第1抵抗素子との間のノードの電圧を前記第1制御信号として生成し、前記第3制御信号の反転信号を前記第2制御信号として生成し、前記第1制御信号の反転信号を前記第4制御信号として生成し、
前記第7及び前記第8MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
請求項1に記載のレベルシフタ。 - 前記第7MOSトランジスタはPMOSトランジスタであり、前記第8MOSトランジスタはNMOSトランジスタである、
請求項9に記載のレベルシフタ。 - 前記第1抵抗素子は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜厚より薄いゲート酸化膜厚のPMOSトランジスタ及びNMOSトランジスタにより構成されたトランスファーゲートである、
請求項9に記載のレベルシフタ。 - 前記タイミング制御部は、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲートに前記入力信号が供給される第7及び第8MOSトランジスタと、
前記第2電源電圧端子と前記基準電圧端子との間に直列に設けられ、それぞれのゲート
に前記入力信号が供給される第9及び第10MOSトランジスタと、を有し、
前記第7MOSトランジスタの駆動能力は、前記第9MOSトランジスタの駆動能力より小さく、前記第8MOSトランジスタの駆動能力は、前記第10MOSトランジスタの駆動能力より大きく、
前記タイミング制御部は、前記第7MOSトランジスタと前記第8MOSトランジスタとの間のノードの電圧を前記第1制御信号として生成し、前記第9MOSトランジスタと前記第10MOSトランジスタとの間のノードの電圧を前記第3制御信号として生成し、前記第1制御信号の反転信号を前記第4制御信号として生成し、前記第3制御信号の反転信号を前記第2制御信号として生成し、
前記第7乃至前記第10MOSトランジスタのゲート酸化膜厚は、前記第1乃至前記第4MOSトランジスタのゲート酸化膜より薄い、
請求項1に記載のレベルシフタ。 - 前記第7及び前記第9MOSトランジスタはPMOSトランジスタであり、前記第8及び前記第10MOSトランジスタはNMOSトランジスタである、
請求項12に記載のレベルシフタ。
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