JP5676219B2 - 液晶表示パネルの駆動装置 - Google Patents

Description

本発明は、アクティブマトリクス方式の液晶表示パネルを駆動する駆動装置に関する。

アクティブマトリクス方式の液晶表示装置は、コモン電極と、複数の画素電極との間に液晶を挟持する。そして、各画素電極にはＴＦＴ（Thin Film Transistor）等のアクティブ素子が設けられ、アクティブ素子を用いて、画素電極にソース配線の電圧を設定するか否かを制御できる。

コモン電極は所定の電位に設定され、各画素電極は、表示画像の各画素値に応じた電位に設定される。ここで、コモン電極の電位よりも画素電極の電位の方が高い状態を正極性と記す。また、コモン電極の電位よりも画素電極の電位の方が低い状態を負極性と記す。

図２９は、コモン電極の電位と各極性で画素を白色や黒色に設定する電位の例を示す説明図である。ここでは、ノーマリホワイトの場合を例にして説明する。コモン電極の電位をＶ_ＣＯＭと記す。図２９に示すＶ_ｐｂ，Ｖ_ｐｗ，Ｖ_ＣＯＭ，Ｖ_ｎｗ，Ｖ_ｎｂは、それぞれ電位を表し、Ｖ_ｎｂ＜Ｖ_ｎｗ＜Ｖ_ＣＯＭ＜Ｖ_ｐｗ＜Ｖ_ｐｂとなっている。正極性で画素を黒色表示にする場合は、その画素に接続されるソースラインの電位をＶ_ｐｂに設定し、正極性で画素を白色表示にする場合は、その画素に接続されるソースラインの電位をＶ_ｐｗに設定すればよい。また、正極性で画素を中間調表示に設定する場合、その画素に接続されるソースラインの電位をＶ_ｐｗより高くＶ_ｐｂより低い電位に設定すればよい。また、負極性で画素を黒色表示にする場合は、その画素に接続されるソースラインの電位をＶ_ｎｂに設定し、負極性で画素を白色表示にする場合は、その画素に接続されるソースラインの電位をＶ_ｎｗに設定すればよい。また、負極性で画素を中間調表示に設定する場合、その画素に接続されるソースラインの電位をＶ_ｎｗより低くＶ_ｎｂより高い電位に設定すればよい。

アクティブマトリクス方式の液晶表示装置では、クロストーク防止のために、同極性の画素が連続して並ぶことが少なくなるように駆動することが好ましい。図３０は、一般的な液晶表示装置を示す説明図である。図３０に示すように画素電極５０が、マトリクス状に配置され、個々の画素電極には、ＴＦＴ５１が設けられる。図３０において、赤色表示用画素には「Ｒ」と記し、緑色表示用画素には「Ｇ」と記し、青色表示用画素には「Ｂ」と記している。

図３０に示すように、各ソースラインＳ_１〜Ｓ_ｎの電位を設定するソースドライバ６０が設けられ、ソースドライバ６０の出力端Ｄ_１〜Ｄ_ｎに、各ソースラインが接続される。図３０に示す例では、各ＴＦＴ５１は画素電極５０の左側に設けられ、画素電極５０の左側に存在するソースラインに接続される。また、画素の行毎にゲートラインＧ_１，Ｇ_２，Ｇ_３，・・・が設けられ、各ゲートラインは、その行の各画素電極のＴＦＴ５１に接続される。ゲートラインが順次選択され、選択行のＴＦＴ５１が、画素電極５０とソースラインとを導通状態にする。この結果、選択行の画素電極５０が、画素電極の左側に存在するソースラインと等電位に制御される。また、非選択行のＴＦＴ５１は、画素電極５０とソースラインとを非導通状態にする。ゲートラインが順次選択され、ソースドライバ６０が各ソースラインの電位を選択行の各画素の画素値に応じた電位に設定することで、画像データに応じた画像が表示される。

図３０に示す一般的な液晶表示装置において、ソースドライバ６０は、例えば、以下のようにして、隣接する画素同士の極性が異なるように制御する。ソースドライバ６０は、ある１つのフレームにおいて、奇数番目の行のゲートラインの選択時には、奇数番目の列のソースラインＳ_１，Ｓ_３，Ｓ_５，・・・の電位を、コモン電極（図示略）の電位Ｖ_ＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインＳ_２，Ｓ_４，Ｓ_６，・・・の電位を、Ｖ_ＣＯＭよりも低い電位に設定する。また、ソースドライバ６０は、偶数番目の行のゲートラインの選択時には、奇数番目の列のソースラインＳ_１，Ｓ_３，Ｓ_５，・・・の電位を、Ｖ_ＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインＳ_２，Ｓ_４，Ｓ_６，・・・の電位を、Ｖ_ＣＯＭよりも高い電位を設定する。この結果、図３０に示すように、隣接する画素が交互に正極性、負極性になるように制御される。なお、図３０において、「＋」は正極性を表し、「−」は負極性を表す。

さらに、ソースドライバ６０は、フレームの切り替わり毎に、個々の画素の極性を反転させるように、ソースラインの電位を切り替える。すなわち、上記のフレームの次のフレームでは、ソースドライバ６０は、奇数番目の行のゲートラインの選択時には、奇数番目の列のソースラインの電位をＶ_ＣＯＭよりも低い電位に設定し、偶数番目の列のソースラインの電位をＶ_ＣＯＭよりも高い電位に設定する。また、ソースドライバ６０は、偶数番目の行のゲートラインの選択時には、奇数番目の列のソースラインの電位をＶ_ＣＯＭよりも高い電位に設定し、偶数番目の列のソースラインの電位をＶ_ＣＯＭよりも低い電位を設定する。この結果、各画素の極性は、図３０に示す各画素の極性とは逆になる。

この駆動方法では、選択行が切り替わる毎に、個々のソースラインの電位をＶ_ＣＯＭより高い電位からＶ_ＣＯＭより低い電位に変化させたり、あるいは、Ｖ_ＣＯＭより低い電位からＶ_ＣＯＭより高い電位に変化させたりする。そのため、消費電力が大きくなってしまう。特に、液晶表示パネルの消費電力は、選択行切り替え時のソースラインの電位差の二乗に比例するので、ソースラインの電位切り替え回数が多いことにより、消費電力が大きくなる。

消費電力を抑えつつ、隣接する画素同士の極性が異なるように制御可能な液晶表示装置が提案されている（特許文献１参照）。特許文献１に記載された液晶表示装置では、奇数行のゲートラインに接続するＴＦＴは、ソースラインの左側に形成され、偶数行のゲートラインに接続するＴＦＴは、ソースラインの右側に形成される。この構成により、選択期間毎に、ソースラインの電位がＶ_ＣＯＭより高い電位からＶ_ＣＯＭより低い電位に変化したり、Ｖ_ＣＯＭより低い電位からＶ_ＣＯＭより高い電位に変化したりすることを防いでいる。

特開２００９−１８１１００号公報（段落０００８−００１８、図１−６）

液晶表示パネルの構成として、ソースラインの本数を画素電極の列数よりも１多くし、ソースライン間に画素電極の列が配置されるようにした構成が考えられる。この構成において、例えば、奇数行目の各画素電極を、ＴＦＴを介して左側のソースラインに接続させる。偶数行目の各画素電極を、ＴＦＴを介して右側のソースラインに接続させる。この構成におけるソースラインの数をｎ＋１本とする。奇数行目の選択期間には、１番左のソースラインからｎ番目のソースラインに対して、選択行の各画素値に応じた電位を設定することにより、１行分のｎ個の画素電極の電位を設定する。また、偶数行目の選択期間には、左から２番目のソースラインからｎ＋１番目のソースラインに対して、選択行の各画素値に応じた電位を設定することにより、１行分のｎ個の画素電極の電位を設定する。この動作により、各行の画素電極をそれぞれ、画素値に応じた電位とすることができる。

また、ソースドライバの出力端の一部のみをソースラインに接続して、液晶表示パネルを駆動する場合がある。例えば、１つのソースドライバの出力端が液晶表示パネルのソースラインの数よりも少ないときには、複数個のソースドライバを用いて、１つの液晶表示パネルを駆動することがある。このとき、その複数のソースドライバの出力端の総数が、液晶表示パネルのソースラインの数よりも多くなる場合、各ソースドライバの出力端の一部をそれぞれソースラインに接続させ、その出力端によってソースラインの電位を設定する。従って、ソースラインに接続されずに、ソースラインの電位設定に寄与しない出力端が存在することになる。

一般に、ソースドライバの出力端の一部のみをソースラインに接続する場合、ソースドライバにおける中央部分の出力端をソースラインに接続させずに、両側に並んでいる複数の出力端をソースラインに接続させる。

しかし、このように、ソースドライバにおける中央部分の出力端をソースラインに接続させずに、両側に並んでいる複数の出力端をソースラインに接続させるという接続態様は、図３０に例示する構成の液晶表示パネルに適用されていた。

そのため、ソースラインの本数を画素電極の列数よりも１多くし、ソースライン間に画素電極の列が配置されるようにした液晶表示パネルを駆動する駆動装置であって、複数の電位出力端のうち、中央部分の電位出力端をソースラインに接続させないようにすることができる駆動装置はなかった。換言すれば、そのような液晶表示パネルを駆動する駆動装置において、中央部分の電位出力端をソースラインに接続させない場合には、奇数行目の選択期間に、１番左のソースラインからｎ番目のソースラインに対して選択行の各画素値に応じた電位を設定し、偶数行目の選択期間に、左から２番目のソースラインからｎ＋１番目のソースラインに対して選択行の各画素値に応じた電位を設定するという駆動態様を実現できていなかった。

そこで、本発明は、ソースラインの本数を画素電極の列数よりも１多くし、ソースライン間に画素電極の列が配置されるようにした液晶表示パネルを駆動する駆動装置であって、複数の電位出力端のうち、中央部分の電位出力端をソースラインに接続させないようにすることができる駆動装置を提供することを目的とする。

本発明による液晶表示パネルの駆動装置は、コモン電極と、マトリクス状に配置された複数の画素電極と、画素電極の列数よりも１多い数のソースラインとを備え、画素電極の各列は、隣り合うソースラインの間に配置され、画素電極の行を１行毎に、または、連続する複数行毎に１つのグループとした場合に、奇数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側のソースラインに接続され、偶数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定側とは反対側のソースラインに接続される液晶表示パネルを駆動する液晶表示パネルの駆動装置であって、ｍ個の入力端と、ｍ＋１個の出力端を有し、前記所定側からｋ番目の入力端をＩ_ｋとし、前記所定側からｋ番目およびｋ＋１番目の出力端をそれぞれＯ_ｋ、Ｏ_ｋ＋１とし、ｋを１からｍまでの各値としたときに、入力端Ｉ_ｋの接続先を規定する制御信号が第１のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させ、前記制御信号が第２のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋ＋１に接続させる出力切替部と、画素の行方向に並ぶｍ個の出力端を有し、前記ｍ個の出力端のうち、前記所定側から連続して並ぶ複数の出力端を第１の出力端群とし、第１の出力端群に続いて並ぶ複数の出力端を第２の出力端群とし、第２の出力端群に続いて並ぶ複数の出力端を第３の出力端群としたときに、第２の出力端群はソースラインに対する電位設定に寄与せずに、第１の出力端群および第３の出力端群から画素に関するデータまたは信号を出力する出力手段とを備え、１行分の画素の個数をｎとし、第１の出力端群に属する出力端の数をａとし、第２の出力端群に属する出力端の数をｂとし、第３の出力端群に属する出力端の数をｃとすると、ａ＋ｃ＝ｎであり、出力切替部の入力端に入力されるデータまたは信号の数はｎ個であり、出力切替部の入力端Ｉ_１〜Ｉ_ａ−１はそれぞれ第１の出力端群に属する前記所定側から１番目からａ−１番目までの出力端に接続され、入力端Ｉ_１〜Ｉ_ａ−１に入力されるデータまたは信号の数はａ−１個であり、出力切替部の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍはそれぞれ第３の出力端群に属する出力端に接続され、入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍに入力されるデータまたは信号の数はｃ個であり、出力手段の前記所定側からａ番目の出力端から出力されるデータまたは信号は出力切替部の入力端Ｉ_ａに入力されるか、あるいは、出力切替部の入力端Ｉ_ａ＋ｂに入力されることを特徴とする。

第１端子と第２端子と第３端子を有し、前記制御信号が第１のレベルである場合に、第１端子を第２端子に接続させ、前記制御信号が第２のレベルである場合に、第１端子を第３端子に接続させるスイッチを備え、当該スイッチの第３端子に出力手段の所定側からａ番目の出力端から出力されるデータまたは信号が供給され、 当該スイッチの第１端子が出力切替部の入力端Ｉ_ａ＋ｂに接続され、当該スイッチの第２端子が、出力手段の前記所定側からａ＋ｂ番目の出力端に接続され、出力切替部の出力端Ｏ_１〜Ｏ_ａおよびＯ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１が、個々にソースラインに対応し、対応するソースラインまたは、対応するソースラインに続く経路に接続される構成であってもよい。

第１端子と第２端子と第３端子を有し、前記制御信号が第１のレベルである場合に、第１端子を第２端子に接続させ、前記制御信号が第２のレベルである場合に、第１端子を第３端子に接続させる他のスイッチをさらに備え、当該他のスイッチの第１端子が出力手段の所定側からａ番目の出力端に接続され、当該他のスイッチの第２端子が出力切替部の入力端Ｉ_ａに接続され、当該他のスイッチの第３端子が前記スイッチの第３端子に接続されている構成であってもよい。

出力手段が、１行分のｎ個の画素値を示すデータを画素値に応じた電位に変換し、第１の出力端群に属する各出力端および第３の出力端群に属する各出力端から、個々の画素における画素値に応じた電位を出力するＤ−Ａコンバータである構成であってもよい。

出力切替部の入力端Ｉ_１〜Ｉ_ａ−１が、それぞれ第１の出力端群に属する所定側から１番目からａ−１番目までの出力端にボルテージフォロワを介して接続され、出力切替部の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍが、それぞれ第３の出力端群に属する出力端にボルテージフォロワを介して接続され、前記他のスイッチの第１端子が、出力手段の所定側からａ番目の出力端にボルテージフォロワを介して接続される構成であってもよい。

出力手段が、ｍ個の出力端のうち、所定側から１番目からａ番目までの出力端、および所定側からａ＋ｂ＋１番目からｍ番目までの出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタであり、ｍ＋１個の信号入力端とｍ＋１個のデータ出力端とを有し、ｍ＋１個の信号入力端のうち、所定側から１番目からａ番目までの信号入力端および所定側からａ＋ｂ＋１番目からｍ＋１番目までの信号入力端のうち、ｎ個の信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、第１ラッチ部のｎ個のデータ出力端および当該ｎ個のデータ出力端に対応するｎ個のデータ入力端を介して１行分の画素値を示すデータを取り込み、そのｎ個のデータ入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータを出力する第２ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのデータに対してレベルシフトを行い、ｎ個のデータ入力端に対応するｎ個のデータ出力端から出力するレベルシフタと、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのｎ個のデータ入力端に対応するｎ個の電位出力端から画素値に応じた電位を出力するＤ−Ａコンバータとを備え、出力切替部の出力端Ｏ_１〜Ｏ_ａが、第１ラッチ部の所定側から１番目からａ番目までの信号入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１が、第１ラッチ部の所定側からａ＋ｂ＋１番目からｍ＋１番目までの信号入力端に個々に接続され、Ｄ−Ａコンバータの所定側から１番目からａ番目までの電位出力端、および、所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端が、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される構成であってもよい

ｍ個の信号出力端を有し、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端および所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタを備え、出力手段が、ｍ個の信号入力端を有し、ｍ個の信号入力端のうち、所定側から１番目からａ番目までの信号入力端および所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個の出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部であり、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、第１ラッチ部のｎ個の出力端と接続状態になる出力切替部のｎ個出力端に対応するｎ個のデータ入力端を介して１行分の画素値を示すデータを取り込み、そのｎ個のデータ入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータを出力する第２ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのデータに対してレベルシフトを行い、そのｎ個のデータ入力端に対応するｎ個のデータ出力端から出力するレベルシフタと、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのｎ個のデータ入力端に対応するｎ個の電位出力端から画素値に応じた電位を出力するＤ−Ａコンバータとを備え、出力切替部の出力端Ｏ_１〜Ｏ_ａが、第２ラッチ部の所定側から１番目からａ番目までのデータ入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１が、第２ラッチ部の所定側からａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端に個々に接続され、Ｄ−Ａコンバータの所定側から１番目からａ番目までの電位出力端、および、所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端が、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される構成であってもよい。

ｍ個の信号出力端を有し、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端および所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタと、ｍ個の信号入力端とｍ個のデータ出力端とを有し、ｍ個の信号入力端のうち、所定側から１番目からａ番目までの信号入力端および所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部とを備え、出力手段が、ｍ個のデータ入力端を有し、所定側から１番目からａ番目までのデータ入力端および所定側からａ＋ｂ＋１番目からｍ番目までのデータ入力端によって第１ラッチ部から１行分の画素値を示すデータを取り込み、そのデータを取り込んだｎ個のデータ入力端に対応するｎ個の出力端から１行分の画素値を示すデータを出力する第２ラッチ部であり、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のｎ個の出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのデータに対してレベルシフトを行い、そのｎ個のデータ入力端に対応するｎ個のデータ出力端から出力するレベルシフタと、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのｎ個のデータ入力端に対応するｎ個の電位出力端から画素値に応じた電位を出力するＤ−Ａコンバータとを備え、出力切替部の出力端Ｏ_１〜Ｏ_ａが、レベルシフタの所定側から１番目からａ番目までのデータ入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１が、レベルシフタの所定側からａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端に個々に接続され、Ｄ−Ａコンバータの所定側から１番目からａ番目までの電位出力端、および、所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端が、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される構成であってもよい。

ｍ個の信号出力端を有し、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端および所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタと、ｍ個の信号入力端とｍ個のデータ出力端とを有し、ｍ個の信号入力端のうち、所定側から１番目からａ番目までの信号入力端および所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部と、ｍ個のデータ入力端とｍ個のデータ出力端とを有し、所定側から１番目からａ番目までのデータ入力端および所定側からａ＋ｂ＋１番目からｍ番目までのデータ入力端によって第１ラッチ部から１行分の画素値を示すデータを取り込み、そのデータを取り込んだｎ個のデータ入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータを出力する第２ラッチ部とを備え、出力手段が、ｍ個のデータ入力端を有し、所定側から１番目からａ番目までのデータ入力端および所定側からａ＋ｂ＋１番目からｍ番目までのデータ入力端によって第２ラッチ部から１行分の画素値を示すデータを取り込み、そのデータに対してレベルシフトを行い、データを取り込んだｎ個のデータ入力端に対応するｎ個の出力端から１行分の画素値を示すレベルシフト後のデータを出力するレベルシフタであり、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個の出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、そのｎ個のデータ入力端に対応するｎ個の出力端から画素値に応じた電位を出力するＤ−Ａコンバータを備え、出力切替部の出力端Ｏ_１〜Ｏ_ａが、Ｄ−Ａコンバータの所定側から１番目からａ番目までのデータ入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１が、Ｄ−Ａコンバータの所定側からａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端に個々に接続され、Ｄ−Ａコンバータの所定側から１番目からａ番目までの電位出力端、および、所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端が、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される構成であってもよい。

また、本発明による液晶表示パネルの駆動装置は、コモン電極と、マトリクス状に配置された複数の画素電極と、画素電極の列数よりも１多い数のソースラインとを備え、画素電極の各列は、隣り合うソースラインの間に配置され、画素電極の行を１行毎に、または、連続する複数行毎に１つのグループとした場合に、奇数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側のソースラインに接続され、偶数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定側とは反対側のソースラインに接続される液晶表示パネルを駆動する液晶表示パネルの駆動装置であって、ｍ個の入力端と、ｍ＋１個の出力端を有し、前記所定側からｋ番目の入力端をＩ_ｋとし、前記所定側からｋ番目およびｋ＋１番目の出力端をそれぞれＯ_ｋ、Ｏ_ｋ＋１とし、ｋを１からｍまでの各値としたときに、入力端Ｉ_ｋの接続先を規定する制御信号が第１のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させ、前記制御信号が第２のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋ＋１に接続させる出力切替部と、画素の行方向に並ぶｍ個の出力端を有し、前記ｍ個の出力端のうち、前記所定側から連続して並ぶ複数の出力端を第１の出力端群とし、第１の出力端群に続いて並ぶ複数の出力端を第２の出力端群とし、第２の出力端群に続いて並ぶ複数の出力端を第３の出力端群としたときに、第２の出力端群はソースラインに対する電位設定に寄与せずに、第１の出力端群および第３の出力端群から画素に関するデータまたは信号を出力する出力手段とを備え、１行分の画素の個数をｎとし、第１の出力端群に属する出力端の数をａとし、第２の出力端群に属する出力端の数をｂとし、第３の出力端群に属する出力端の数をｃとすると、ａ＋ｃ＝ｎであり、出力切替部の入力端に入力されるデータまたは信号の数はｎ＋１個であり、出力切替部の入力端Ｉ_１〜Ｉ_ａはそれぞれ第１の出力端群に属する前記所定側から１番目からａ番目までの出力端に接続され、入力端Ｉ_１〜Ｉ_ａに入力されるデータまたは信号の数はａ個であり、出力切替部の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍはそれぞれ第３の出力端群に属する出力端に接続され、入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍに入力されるデータまたは信号の数はｃ個であり、出力手段の前記所定側からａ＋ｂ番目の出力端から出力され出力切替部の入力端Ｉ_ａ＋ｂに入力されるデータまたは信号が、出力手段の前記所定側からａ番目の出力端から出力され出力切替部の入力端Ｉ_ａに入力されるデータまたは信号と同一であることを特徴とする。

出力手段は、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端、および前記所定側からａ＋ｂ番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を出力するシフトレジスタであり、出力切替部のｍ個の入力端が、前記シフトレジスタのｍ個の信号出力端に個々に接続され、出力切替部の出力端Ｏ_１〜Ｏ_ｍ＋１に個々に接続されるｍ＋１個の信号入力端と、当該信号入力端に対応するｍ＋１個のデータ出力端とを有し、ｍ＋１個の信号入力端のうち、１つまたは複数の信号入力端にデータ読み込み指示信号に入力されると、１行分の画素のうち、データ読み込み指示信号の入力タイミングに応じた１つの画素の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するデータ出力端から、記憶しているデータの取り込みが行われる第１ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、データ読み込み指示信号が入力された第１ラッチ部の信号入力端に対応する第１ラッチ部のデータ出力端および当該データ出力端に対応するデータ入力端を介して、第１ラッチ部からデータを取り込み、データの取り込みに用いたデータ入力端に対応するデータ出力端からデータを出力する第２ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のデータ出力端に対応するデータ入力端からデータを取り込み、当該データに対してレベルシフトを行い、前記データ入力端に対応するデータ出力端からレベルシフト後のデータを出力するレベルシフタと、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのデータ出力端に対応するデータ入力端から前記データを取り込み、前記データ入力端に対応する電位出力端から前記データに応じた電位を出力するＤ−Ａコンバータとを備え、Ｄ−Ａコンバータにおける前記所定側から１番目からａ番目までの電位出力端、および前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの各電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続され、シフトレジスタは、前記所定側から１番目からａ−１番目までの信号出力端から順次、データ読み込み指示信号を出力し、前記所定側からａ−１番目の信号出力端からデータ読み込み指示信号を出力すると、前記所定側からａ番目およびａ＋ｂ番目の信号出力端から同時にデータ読み込み指示信号を出力し、ａ番目およびａ＋ｂ番目の信号出力端から同時にデータ読み込み指示信号を出力した後、前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から順次、データ読み込み指示信号を出力する構成であってもよい。

ｍ個の信号出力端を有し、前記ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端、および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を出力するシフトレジスタと、ｍ個の信号入力端とｍ個データ出力端を有し、前記ｍ個の信号入力端のうち、１つまたは複数の信号入力端にデータ読み込み指示信号に入力されると、１行分の画素のうち、データ読み込み指示信号の入力タイミングに応じた１つの画素の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するデータ出力端から、記憶しているデータの取り込みが行われる第１ラッチ部と備え、出力切替部のｍ個の入力端が、第１ラッチ部のｍ個のデータ出力端に個々に接続され、出力切替部の出力端Ｏ_１〜Ｏ_ｍ＋１に個々に接続されるｍ＋１個のデータ入力端と、当該データ入力端に対応するｍ＋１個のデータ出力端とを有し、データ読み込み指示信号が入力された各信号入力端に対応する第１ラッチ部のデータ出力端と接続状態になる出力切替部の出力端に接続されるデータ入力端を介して、第１ラッチ部からデータを取り込み、前記データ入力端に対応するデータ出力端から画素値を示すデータを出力する第２ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のデータ出力端に対応するデータ入力端からデータを取り込み、当該データに対してレベルシフトを行い、前記データ入力端に対応するデータ出力端からレベルシフト後のデータを出力するレベルシフタと、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのデータ出力端に対応するデータ入力端から前記データを取り込み、前記データ入力端に対応する電位出力端から前記データに応じた電位を出力するＤ−Ａコンバータとを備え、Ｄ−Ａコンバータにおける前記所定側から１番目からａ番目までの電位出力端、および前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの各電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続され、シフトレジスタの前記所定側から１番目からａ−１番目までの信号出力端が、第１ラッチ部の前記所定側から１番目からａ−１番目までの信号入力端に個々に接続され、シフトレジスタの前記所定側からａ番目の信号出力端が、第１ラッチ部の前記所定側からａ番目およびａ＋ｂ番目の信号入力端に接続され、シフトレジスタの前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端が、第１ラッチ部の前記所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端に個々に接続され、シフトレジスタが、前記所定側から１番目からａ番目までの信号出力端から順次、データ読み込み指示信号を出力し、続いて、前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から順次、データ読み込み指示信号を出力する構成であってもよい。

また、本発明による液晶表示パネルの駆動装置は、コモン電極と、マトリクス状に配置された複数の画素電極と、画素電極の列数よりも１多い数のソースラインとを備え、画素電極の列数は３の倍数であり、赤色画素の列と、緑色画素の列と、青色画素の列とが繰り返し並び、画素電極の各列は、隣り合うソースラインの間に配置され、奇数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側のソースラインに接続され、偶数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側とは反対側のソースラインに接続される液晶表示パネルを駆動する液晶表示パネルの駆動装置であって、画素の画素値を示すデータの読み込みを指示するデータ読み込み指示信号の信号入力端と、信号入力端にデータ読み込み指示信号が入力されると１画素分の画素値を示すータを読み込むデータ読み込み端子と、データの出力端子とを有するラッチ回路がｍ＋１個並べて配置された第１ラッチ部と、ｍ／３個のデータ読み込み指示信号の信号出力端を有し、そのｍ／３個の信号出力端のうち、所定側から連続して並ぶ複数の信号出力端を第１の出力端群とし、第１の出力端群に続いて並ぶ複数の信号出力端を第２の出力端群とし、第２の出力端群に続いて並ぶ所定側から最も遠い信号出力端までの各信号出力端を第３の出力端群としたときに、第２の出力端群からはデータ読み込み指示信号を出力せずに、第１の出力端群および第３の出力端群からデータ読み込み指示信号を出力するシフトレジスタと、シフトレジスタのｍ／３の信号出力端に対応するｍ／３個の信号入力端と、ｍ＋１個の信号出力端を備え、当該ｍ個の信号出力端を所定側からＹ_１〜Ｙ_ｍ＋１とし、所定側からｉ番目の信号入力端をＸ_ｉとし、ｉを１からｍ／３までの各値としたときに、所定の制御信号がハイレベルならば、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ _３ｉ−２ ，Ｙ _３ｉ−１ ，Ｙ_３・ｉから出力し、所定の制御信号がローレベルならば、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ _３ｉ−１ ，Ｙ_３・ｉ，Ｙ _３ｉ＋１ から出力する信号分岐部と、第１端子と第２端子と第３端子を有し、制御信号がハイレベルである場合に、第１端子を第２端子に接続させ、制御信号がローレベルである場合に、第１端子を第３端子に接続させる第１スイッチと、第１端子と第２端子と第３端子を有し、制御信号がハイレベルである場合に、第１端子を第２端子に接続させ、制御信号がローレベルである場合に、第１端子を第３端子に接続させる第２スイッチと、ｍ個の入力端と、ｍ＋１個の出力端を有し、所定側からｋ番目の入力端をＩ_ｋとし、所定側からｋ番目およびｋ＋１番目の出力端をそれぞれＯ_ｋ、Ｏ_ｋ＋１とし、ｋを１からｍまでの各値としたときに、入力端Ｉ_ｋの接続先を規定する制御信号がハイレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させ、制御信号がローレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋ＋１に接続させる出力切替部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、第１ラッチ部のデータを記憶しているラッチ回路に対応するデータ入力端を介して、第１ラッチ部からデータを取り込み、データ入力端に対応するデータ出力端から出力する第２ラッチ部と、ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のデータ出力端に対応するデータ入力端からデータを取り込み、当該データに対してレベルシフトを行い、データ入力端に対応するデータ出力端からレベルシフト後のデータを出力するレベルシフタと、ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのデータ出力端に対応するデータ入力端からデータを取り込み、データ入力端に対応する電位出力端からデータに応じた電位を出力するＤ−Ａコンバータと、赤色画素の画素値を示すデータを供給する赤色データ用配線と、緑色画素の画素値を示すデータを供給する緑色データ用配線と、青色画素の画素値を示すデータを供給する青色データ用配線とを備え、１行分の画素の個数をｎとし、第１の出力端群に属する信号出力端の数をａとし、第２の出力端群に属する信号出力端の数をｂとし、第３の出力端群に属する信号出力端の数をｃとすると、３・（ａ＋ｃ）＝ｎであり、信号分岐部の信号出力端Ｙ_１〜Ｙ_３・ａが、所定側から１番目から３・ａ番目までの各ラッチ回路の信号入力端に接続され、信号分岐部の信号出力端Ｙ_{３・（ａ＋ｂ＋１）−１}〜Ｙ_ｍ＋１が、所定側から３・（ａ＋ｂ＋１）−１番目からｍ＋１番目までの各ラッチ回路の信号入力端に接続され、第１スイッチの第１端子が、信号分岐部の信号出力端Ｙ _３ａ＋１ に接続され、第１スイッチの第２端子が、所定側から３・ａ＋１番目のラッチ回路の信号出力端に接続され、第２のスイッチの第１端子が、所定側から３・（ａ＋ｂ＋１）−２番目のラッチ回路の信号入力端に接続され、第２のスイッチの第２端子が、信号分岐部の信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}に接続され、第１スイッチの第３端子と第２スイッチの第３端子とが接続され、出力切替部の各入力端が、所定側の入力端から順番に、赤色データ用配線、緑色データ用配線、青色データ用配線の順に接続され、出力切替部の各出力端が、所定側の出力端から順に、各ラッチ回路のデータ読み込み端子に接続され、Ｄ−Ａコンバータにおける所定側から１番目から３・ａ番目までの電位出力端、および所定側から３・（ａ＋ｂ＋１）−２番目からｍ＋１番目までの電位出力端が、個々に、ｎ＋１本のソースラインに、所定側から順番に接続されることを特徴とする。

本発明の駆動装置によれば、ソースラインの本数を画素電極の列数よりも１多くし、ソースライン間に画素電極の列が配置されるようにした液晶表示パネルを、当該駆動装置の複数の電位出力端のうち、中央部分の電位出力端をソースラインに接続させないようにして、駆動することができる。

本発明の液晶表示パネルの駆動装置の例を示す説明図。 駆動装置１が１行分のデータを順に取り込むタイミングの例を示すタイミングチャート。 ＳＴＢの変化を示す説明図。 画素電極とソースラインとゲートラインとの接続例を示す説明図。 ＳＴＶ，ＣＰＶの例を示す説明図。 フレーム開始時におけるＰＯＬ_２の立ち上がりエッジのタイミング設定を示す説明図。 駆動装置１の構成例を示す説明図。 駆動装置１の構成例を示す説明図。 出力切替部６７の構成例を示す説明図。 ＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す説明図。 各画素の極性状態の一例を示す説明図。 ＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す説明図。 各画素の極性状態の一例を示す説明図。 第２の実施形態の駆動装置の例を示す説明図。 第２の実施形態の駆動装置１_ａの構成例を示す説明図。 第２の実施形態の駆動装置１_ａの構成例を示す説明図。 ＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す説明図。 ＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す説明図。 第３の実施形態の駆動装置１_ａの構成例を示す説明図。 第３の実施形態の駆動装置１_ａの構成例を示す説明図。 第４の実施形態の駆動装置１_ａの構成例を示す説明図。 第４の実施形態の駆動装置１_ａの構成例を示す説明図。 第５の実施形態の駆動装置１_ａの構成例を示す説明図。 第５の実施形態の駆動装置１_ａの構成例を示す説明図。 第６の実施形態の駆動装置１_ａの構成例を示す説明図。 第７の実施形態の駆動装置１_ａの構成例を示す説明図。 第８の実施形態の駆動装置１_ａの構成例を示す説明図。 本発明が適用される液晶表示パネルの他の例を示す説明図。 コモン電極の電位と各極性で画素を白色や黒色に設定する電位の例を示す説明図。 一般的な液晶表示装置を示す説明図。

以下、本発明の実施形態を図面を参照して説明する。

［実施形態１］
図１は、本発明の液晶表示パネルの駆動装置の例を示す説明図である。本発明の駆動装置は、液晶表示パネル２０を駆動するソースドライバに相当する。この点は、他の各実施形態に関しても同様である。

電源部４は、駆動装置１に電圧Ｖ_０〜Ｖ_８，Ｖ_９〜Ｖ_１７を供給する。Ｖ_０〜Ｖ_８は、コモン電極（図１において図示略）の電位Ｖ_ＣＯＭより高い電圧であり、Ｖ_９〜Ｖ_１７はＶ_ＣＯＭより低い電圧である。ここでは、Ｖ_１７＜Ｖ_１６＜・・・＜Ｖ_９＜Ｖ_ＣＯＭ＜Ｖ_８＜Ｖ_７＜・・・＜Ｖ_０であるとする。本例では、正極性の表示のための電圧として電源部４がＶ_０〜Ｖ_８を供給する場合を例にして説明する。駆動回路１は、これを分圧して、例えば、正極性における６４階調の表示を行う。また、同様に、負極性の表示のための電圧として電源部４がＶ_９〜Ｖ_１７を供給する場合を例にして説明する。駆動回路１は、これを分圧して、例えば、負極性における６４階調の表示を行う。ただし、電源部９が正極性、負極性の表示のために供給する電圧はそれぞれ９種類に限定されず、また、階調数も６４階調に限定されない。

駆動装置１は、制御部３の制御に従って、画像データを取り込み、液晶表示パネル２０に設けられたソースラインＳ_１〜Ｓ_ｎ＋１の電位を制御する。

本例では、駆動装置により駆動される液晶表示パネル２０において１行分の画素の個数（換言すれば、画素電極２１の個数）をｎ個とする。液晶表示パネル２０は、この１行分の画素数ｎよりも１つ多いソースラインＳ_１〜Ｓ_ｎ＋１を有している。

また、駆動装置１は、ｍ＋１個の電位出力端Ｏ_１〜Ｏ_ｍ＋１を備える。液晶表示パネルの画像を観察する側（視認側）から見て、左から１番目からａ番目までのａ個の電位出力端Ｏ_１〜Ｏ_ａは、それぞれ、視認側から見て１番左側のソースラインＳ_１からａ番目のソースラインＳ_ａに対して、順に接続されている。また、視認側から見て、左からａ＋１番目からａ＋ｂ番目までのｂ個の電位出力端Ｏ_ａ＋１〜Ｏ_ａ＋ｂは、ソースラインには接続されない。そして、視認側から見てａ＋ｂ＋１番目からｍ＋１番目までの（ｍ＋１−ａ−ｂ）個の電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１は、それぞれ、視認側から見て左からａ＋１番目のソースラインＳ_ａ＋１からｎ＋１番目のソースラインＳ_ｎ＋１に対して、順に接続されている。ソースラインＳ_ａ＋１〜Ｓ_ｎ＋１の本数は、（ｎ＋１−ａ）本である。

よって、駆動装置１の両側において連続して並ぶ電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１はソースラインに接続されるが、駆動装置１の中央部に連続して並ぶ電位出力端Ｏ_ａ＋１〜Ｏ_ａ＋ｂはソースラインに接続されない。

ここで、ｍ−ａ−ｂの値をｃ個とする。従って、電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１の数は、ｃ＋１個である。また、この電位出力端の数と、ソースラインＳ_ａ＋１〜Ｓ_ｎ＋１の本数であるｎ＋１−ａは等しいので、ｃ＋１＝ｎ＋１−ａが成立する。すなわち、ａ＋ｃ＝ｎが成立する。

また、ソースラインに接続されている電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１の総数は、ａ＋（ｃ＋１）＝ｎ＋１個である。

上記のａ，ｂ，ｃの値は、偶数であるという条件を満足するように定められる。特に、図１に示すように、液晶表示パネル２０の各行において、Ｒ（赤色）、Ｇ（緑色）およびＢ（青色）の３種類の画素が繰り返し並んでいる場合には、ａ，ｂ，ｃの値は、３の倍数であるという条件も満足するように定められる。すなわち、この場合、ａ，ｂ，ｃの値は、６の倍数になるように定められる。例えば、ａ＝３１８，ｂ＝１６２，ｃ＝３２４等のように定めればよい。この場合、ｍ＝８０４であり、駆動装置１の電位出力端の数はｍ＋１＝８０５個である。

１行分の画素に対応する画像データは、１行分の画素における一方の端部の画素に応じたデータ（画素値）から順に駆動装置１に入力される。以下の説明では、視認側から見て左側の画素の画素値から順に入力される場合を例にして説明する。図２は、駆動装置１が１行分のデータを順に取り込むタイミングの例を示すタイミングチャートである。駆動装置１は、制御部３から入力される制御信号ＳＣＬＫに従って、画像１行分のデータを左側の画素のデータから順に取り込む。ＳＣＬＫは、画像取り込みを指示する制御信号である。駆動装置１は、ＳＣＬＫの立ち上がりエッジで、１画素分の画像データを取り込む。すなわち、図２に示すように、最初ＳＣＬＫの立ち上がりエッジで、１行分の画像データにおける１番左の画素値Ｒ_１を取り込み、以降、ＳＣＬＫの立ち上がりエッジ毎に、画素値Ｇ_１，Ｂ_１，Ｒ_２，・・・を順次取り込んでいく。なお、１行分の画素数は、ソースラインの数よりも１少ないｎ個である。

駆動装置１は、この１行分のデータの取り込みを制御部３の制御に従って、１行分の選択期間内に行う。そして、駆動装置１は、その１行分の各データに応じた電位を、次の選択期間において、ソースラインに接続されているｎ＋１個の電位出力端のうち、ｎ個の電位出力端から出力する。具体的には、電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１のうち、Ｏ_ｍ＋１以外のｎ個の電位出力端、または、Ｏ_１以外のｎ個の電位出力端から、１行分のデータに応じた電位を出力する。駆動装置１は、制御部３から入力される制御信号ＳＴＢに従って、電位出力を行う。ＳＴＢは、各行の選択期間を指定する制御信号である。図３は、ＳＴＢの変化を示す説明図である。ＳＴＢの立ち下がりエッジから立ち上がりエッジまでが、液晶表示パネル２０（図１参照）における１行の選択期間である。制御部３は、この選択期間内に、画像１行分のデータの取り込みを指示するＳＣＬＫ（図２参照）を出力し、駆動装置１は１行分のデータを取り込み、記憶する。駆動装置１は、ＳＴＢの立ち下がりエッジで、記憶した１行分の各画素の画素値に応じた電位を、電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１のうち、Ｏ_ｍ＋１以外のｎ個の電位出力端、または、Ｏ_１以外のｎ個の電位出力端から出力する。

なお、駆動装置１は、ソースラインに接続されていない電位出力端Ｏ_ａ＋１〜Ｏ_ａ＋ｂの出力をハイインピーダンス状態にする。また、駆動装置１は、ＳＴＢがハイレベルになっている期間中、駆動装置１が備えるＤ−Ａコンバータ（図１において図示略）の出力をハイインピーダンス状態とする。なお、駆動装置１が備えるＤ−Ａコンバータ等の要素については後述する。

また、駆動装置１は、制御部３から入力される制御信号ＰＯＬ_１およびＰＯＬ_２に応じて、電位出力端Ｏ_１〜Ｏ_ａ，Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１から出力する電位を、Ｖ_ＣＯＭより高い電位か、またはＶ_ＣＯＭより低い電位に切り替える。Ｖ_ＣＯＭより高い電位とは、具体的には、Ｖ_０〜Ｖ_８や、Ｖ_０〜Ｖ_８に基づいて分圧によって得た電位であり、以下、正極性電位と記す。また、Ｖ_ＣＯＭより低い電位とは、具体的には、Ｖ_９〜Ｖ_１７や、Ｖ_９〜Ｖ_１７に基づいて分圧によって得た電位であり、以下、負極性電位と記す。

第１の実施形態では、制御部３は、ＳＴＢの１周期毎（換言すれば、各行の選択期間毎）にＰＯＬ_１のレベルを、ハイレベル、ローレベルに交互に切り替える。

駆動装置１は、制御部３の制御により、視認側から見て左から奇数番目の電位出力端の出力電位を正極性電位とし、左から偶数番目の電位出力端の出力電位を負極性電位とする電位出力態様と、視認側から見て左から奇数番目の電位出力端の出力電位を負極性電位とし、左から偶数番目の電位出力端の出力電位を正極性電位とする電位出力態様とをフレーム毎に切り替える。従って、１つのフレーム内では、個々の電位出力端からの出力は、正極性電位のまま、または、負極性電位のまま保たれ、コモン電極電位Ｖ_ＣＯＭを跨いで変化することはない。正極性電位としてどのような値の電位を出力するかは、画素値によって決定する。同様に、負極性電位としてどのような電位を出力するかに関しても、画素値によって決定する。ただし、ソースラインに接続されていない電位出力端Ｏ_ａ＋１〜Ｏ_ａ＋ｂの出力は、フレームに依らず、ハイインピーダンス状態である。なお、１フレームは、第１行から最終行までの線順次選択（線順次走査）に要する期間である。

また、駆動装置１は、制御部３から入力される制御信号ＰＯＬ_２に応じて、１行分のｎ個の画素値に応じた各電位を、電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１のうち、Ｏ_ｍ＋１以外のｎ個の電位出力端から出力するか、あるいは、Ｏ_１以外のｎ個の電位出力端から出力する。ＰＯＬ_２は、１行分の各画素（ｎ個の画素）に対応する各電位を、電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１のうち、Ｏ_ｍ＋１以外のｎ個の電位出力端から出力するのか、あるいは、Ｏ_１以外のｎ個の電位出力端から出力するのかを指示する制御信号である。制御部３は、フレームの開始時に、ＰＯＬ_２をハイレベルとする。そして、そのフレーム内で、ＳＴＢの１周期毎（換言すれば、各行の選択期間毎）に、ＰＯＬ_２のレベルをハイレベル、ローレベルに交互に切り替える。具体的には、ＳＴＢ（図３参照）の周期毎に、ＳＴＢがハイレベルになっている期間内で、ＰＯＬ_２のレベルをハイからローに、または、ローからハイに切り替える。

駆動装置１は、ＰＯＬ_２がハイレベルのときには、１行分に相当するｎ個の画素に対応する各電位を、電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１のうち、Ｏ_ｍ＋１以外のｎ個の電位出力端から出力する。また、ＰＯＬ_２がローレベルのときには、１行分に相当するｎ個の画素に対応する各電位を、電位出力端Ｏ_１〜Ｏ_ａおよび電位出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１のうち、Ｏ_１以外のｎ個の電位出力端から出力する。なお、逆に、ＰＯＬ_２をハイレベルとしたときに、Ｏ_１以外のｎ個の電位出力端から電位を出力し、ＰＯＬ_２をローレベルとしたときに、Ｏ_ｍ＋１以外のｎ個の電位出力端から電位を出力する構成であってもよい。

また、図１に示す液晶表示パネル２０は、マトリクス状に配置された複数の画素電極２１と、コモン電極（図１において図示略）との間に液晶（図示略）を挟持し、液晶を画素電極２１とコモン電極との電位差に応じた状態に変化させ、画像を表示する。液晶表示パネル２０は、一対の基板（図示略）を備え、一方の基板上にマトリクス状に配置された複数の画素電極２１を有し、他方の基板上にコモン電極を有する。そして、画素電極２１群とコモン電極とが対向するように２枚の基板が配置され、その基板間に液晶が注入される。なお、液晶表示パネル２０は、一方の基板上に画素電極とコモン電極とを配置するインプレーンスイッチング（ＩＰＳ）型の液晶表示パネルであってもよい。

図１に示す例では、液晶表示パネル２０の各行において、各画素は、Ｒ，Ｇ，Ｂの順に繰り返し並ぶ。図１において、赤色表示用画素には「Ｒ」と記し、緑色表示用画素には「Ｇ」と記し、青色表示用画素には「Ｂ」と記している。

また、１行分の画素の個数（換言すれば、１行分の画素電極２１の個数）はｎ個であるので、画素電極の列数はｎ列となる。液晶表示パネル２０は、ｎ＋１本のソースラインＳ_１〜Ｓ_ｎ＋１を備え、隣り合うソースラインの間に、１列分の画素電極を備えている。換言すれば、液晶表示パネル２０は、画素電極の各列の左側にそれぞれソースラインを備えるとともに、１番右側の画素列の右側にもソースラインを備える。従って、マトリクス状に配置された画素電極群において、画素電極の列数ｎはソースラインの数より１少ない。

また、各画素電極２１には、アクティブ素子２２が設けられる（図１参照）。以下の説明では、アクティブ素子がＴＦＴ（Thin Film Transistor）である場合を例にして説明するが、ＴＦＴ以外のアクティブ素子が各画素電極２１に設けられていてもよい。

本実施形態では、奇数番目の行の各画素電極２１において、視認側から見て画素電極２１の左側にＴＦＴ２２が設けられ、画素電極２１とその左側のソースラインとを接続させる場合を例にする。そして、偶数番目の行の各画素電極２１において、視認側から見て画素電極２１の右側にＴＦＴ２２が設けられ、画素電極２１とその右側のソースラインとを接続させる場合を例にする（図１参照）。ただし、ここでは便宜的に、奇数行目のＴＦＴの画素を画素電極の左側に設け、偶数行目のＴＦＴを画素電極の右側に設ける場合を例示したが、奇数行目の画素電極が左側のソースラインに接続され、偶数行目の画素電極が右側のソースラインに接続されさえすれば、ＴＦＴの位置自体は任意でよい。

各ＴＦＴ２２は、例えば、そのソースをソースラインに接続され、ドレインを画素電極２１に接続される。

また、液晶表示パネル２０は、マトリクス状に配置された画素電極の個々の行毎に、ゲートラインＧ_１，Ｇ_２，Ｇ_３，・・・を備える。図１では、４行目以降のゲートラインの図示を省略している。ゲートラインは、対応する行の各画素電極２１に設けられたＴＦＴ２２のゲートに接続される。例えば、図１に示すゲートラインＧ_１は、１行目の各画素電極のＴＦＴ２２のゲートに接続される。

図４は、画素電極とソースラインとゲートラインとの接続例を示す説明図である。図４では、画素電極２１がｉ行目のゲートラインＧｉに接続され、また、画素電極２１の左側に存在するソースラインＳｋに接続される場合を例にする。ＴＦＴ２２のゲート２２_ａはゲートラインＧｉに接続される。また、ＴＦＴ２２は、ソース２２_ｃをソースラインＳｋに接続され、ドレイン２２_ｂを画素電極２１に接続される。図４では、画素電極２１が左側のソースラインに接続される場合を例示したが、画素電極２１が右側のソースラインに接続される場合には、例えば、ＴＦＴ２２を画素電極２１の右側に配置して、図４に示す場合と同様に接続すればよい。

なお、ソースドライバに相当する駆動装置１の他に、各ゲートラインの電位を設定するゲートドライバ（図示略）が設けられる。ゲートドライバは、ゲートラインを１本ずつ線順次選択し、選択したゲートラインを選択時電位に設定し、選択していないゲートラインを非選択時電位に設定する。従って、各行は１行ずつ選択される。駆動装置１がゲートドライバとしての機能を備えていてもよい。

なお、制御部３は、１フレームの開始を指示するための制御信号（以下、ＳＴＶと記す。）と、選択行の切り替えを指示する制御信号（ゲート用クロック。以下、ＣＰＶと記す。）とをゲートドライバに入力する。図５は、ＳＴＶ，ＣＰＶの例を示す説明図である。ＣＰＶの立ち上がりエッジからＣＰＶの次の立ち上がりエッジまでがＣＰＶの周期であり、１本のゲートラインに選択時電位を設定する期間である。また、制御部３は、１フレームの開始時に、ＳＴＶをハイレベルにし、他の期間ではＳＴＶをローレベルにする。すなわち、制御部３は、ＳＴＶをハイレベルにすることでフレームの開始を通知する。ゲートドライバは、ＳＴＶがハイレベルになっているときに、ＣＰＶの立ち上がりエッジを検出すると、第１行のゲートラインを選択時電位に設定し、他の行のゲートラインを非選択時電位に設定する。以降、ゲートドライバは、ＣＰＶの立ち上がりエッジを検出する毎に、選択時電位に設定する行を順番に切り替えていく。

各ＴＦＴ２２は、ゲートの電位が選択時電位に設定されると、ドレインとソースとを導通状態にし、ゲートの電位が非選択時電位に設定されると、ドレインとソースとを非導通状態にする。従って、選択行の各画素電極は、ＴＦＴを介して接続されているソースラインと等電位状態となる。また、選択されていない各画素電極は、ソースラインと非導通状態になる。

図４に示す例では、ゲートラインＧｉが選択され、ゲート２２_ａが選択時電位に設定されると、ドレイン２２_ｂとソース２２_ｃとが導通状態となり、画素電極２１がソースラインＳｋと等電位になる。そして、コモン電極３０の電位Ｖ_ＣＯＭと画素電極２１の電位との電位差に応じて、画素電極２１とコモン電極３０との間の液晶の状態が規定され、この画素における表示状態が定まる。

制御部３は、駆動装置１に対して上述のＰＯＬ_１，ＰＯＬ_２，ＳＣＬＫ，ＳＴＢ等を入力することにより、駆動装置１を制御する。制御部３は、ＳＴＢで選択期間を規定する。また、制御部３は、後述の制御信号ＳＴＨも駆動装置に入力する。なお、制御部３によって入力される制御信号は、ＰＯＬ_１，ＰＯＬ_２，ＳＣＬＫ，ＳＴＢ，ＳＴＨに限定されず、他の制御信号も用いられてよい。

フレーム開始時には奇数番目の行である第１行が選択されるので、制御部３は、フレーム開始時にＰＯＬ_２をハイレベルにする。制御部３は、ＳＴＶ（図５参照）をハイレベルにしている期間内におけるＳＴＢの立ち上がりエッジおよびＳＴＢの立ち下がりエッジに基づいて、ＰＯＬ_２のレベルをハイレベルにすればよい。図６は、フレーム開始時におけるＰＯＬ_２の立ち上がりエッジのタイミング設定を示す説明図である。図６において、破線で示した部分は図５と同様である。また、駆動装置１は、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ（図１において図示略）の出力をハイインピーダンス状態とする。図６では、この期間を黒色で示している。制御部３は、ＳＴＶをハイレベルにしている期間中に、ＰＯＬ_２のレベルをローレベルからハイレベルに切り替えればよい（図６参照）。その後、制御部３は、ＳＴＢがハイレベルになる毎に、ＰＯＬ_２のレベルを交互に切り替えればよい。

このように、ＰＯＬ_２は、フレームの開始時にハイレベルとなり、その後は、ＳＴＢの１周期毎に切り替えられる。

また、制御部３は、ＰＯＬ_１のレベルも、ＳＴＢの１周期毎に、ハイレベル、ローレベルに交互に切り替える。また、制御部３は、ＰＯＬ_２をハイレベルにするときにＰＯＬ_１もハイレベルにし、ＰＯＬ_２をローレベルにするときにＰＯＬ_１もローレベルにする態様と、ＰＯＬ_２をハイレベルにするときにＰＯＬ_１をローレベルにし、ＰＯＬ_２をローレベルにするときにＰＯＬ_１をハイレベルにする態様とを、フレーム毎に切り替える。

第１の実施形態の駆動装置１は、この制御のもとで、前述のように、左から奇数番目の電位出力端の出力電位を正極性電位とし、左から偶数番目の電位出力端の出力電位を負極性電位とする電位出力態様と、左から奇数番目の電位出力端の出力電位を負極性電位とし、左から偶数番目の電位出力端の出力電位を正極性電位とする電位出力態様とをフレーム毎に切り替える。

図７および図８は、駆動装置１の構成例を示す説明図である。図７に示すように、駆動装置１は、シフトレジスタ６１と、シフトレジスタ用スイッチ７１と、第１ラッチ部６２と、第２ラッチ部６３と、レベルシフタ６４と、Ｄ−Ａコンバータ６５と、ボルテージフォロワ６６とを備える。さらに、駆動装置１は、図８に示すように、ボルテージフォロワ６６の後段に、出力切替部６７と、切替用第１スイッチ７２と、切替用第２スイッチ７６とを備える。

シフトレジスタ６１には、制御部３（図１参照）から、ＳＣＬＫと、ＳＴＨと、ＳＴＢとが入力される。シフトレジスタ６１は、ｍ個の信号出力部を備える。個々の信号出力部は、それぞれ信号出力端を備え、信号出力端からデータ読み込み指示信号を出力する。データ読み込み指示信号は、第１ラッチ部に対して１画素分の画像データ（画素値）の読み込みを指示する信号である。個々の信号出力部は、データ読み込み指示信号を出力すると、１つ右側の信号出力部に対して、データ読み込み指示信号の出力の順番が回ってきたことを示す通知（以下、ｃａｒｒｙ信号と記す。）を送る。ｃａｒｒｙ信号を受けた信号出力部は、ＳＣＬＫの立ち上がりエッジを検出すると、信号出力端から、第１ラッチ部６２の対応する信号入力端に対してデータ読み込み指示信号を出力する。また、制御信号ＳＴＨは、１行分のデータの取り込みの開始を指示する信号である。例えば、制御部３（図１参照）は、一番左の信号出力部からのデータ読み込み指示信号の出力開始を指示する場合、ＳＴＨをハイレベルにして、他の期間ではＳＴＨをローレベルにする。シフトレジスタ６１は、ＳＴＨがハイレベルのときに、ＳＣＬＫの立ち上がりエッジを検出すると、一番左の信号出力部は、信号出力端からデータ読み込み指示信号を出力し、左から２番目の信号出力部にｃａｒｒｙ信号を送る。すると、次のＳＣＬＫの立ち上がりエッジで、左から２番目の信号出力部がデータ読み込み指示信号を出力する。

このようにして、信号出力部が順次、信号出力部がデータ読み込み指示信号を出力していく。ただし、左から、ａ番目の信号出力部には、シフトレジスタ用スイッチ７１が設けられる。シフトレジスタ用スイッチ７１は、左からａ番目の信号出力部のｃａｒｒｙ信号を、左からａ＋ｂ＋１番目の信号出力部に送るか、左からａ＋１番目の信号出力部に送るかを切り替えるスイッチである。すなわち、シフトレジスタ用スイッチ７１は、通常駆動または中央部の信号出力部を使用しない駆動（中抜き駆動）の２通りの駆動のいずれかを選択するスイッチである。本実施形態では、制御部３からの中抜き制御信号によって、シフトレジスタ用スイッチ７１は、ａ番目の信号出力部のｃａｒｒｙ信号をａ＋ｂ＋１番目の信号出力部に送るように設定される。従って、左からａ番目の信号出力部がデータ読み込み指示信号を出力した後には、左からａ＋ｂ＋１番目の信号出力部がデータ読み込み指示信号を出力する。

よって、シフトレジスタ６１は、ｍ個の信号出力端を有するが、そのうち、左からａ＋１番目の信号出力端からａ＋ｂ番目までの信号出力端を抜かして、他の信号出力端から順次、データ読み込み指示信号が出力される。

第１ラッチ部６２は、シフトレジスタ６１のｍ個の信号出力端に対応するｍ個の信号入力端Ｌ_１〜Ｌ_ｍと、ｍ個のデータ出力端Ｌ’_１〜Ｌ’_ｍとを備える。ｋを１からｍまでの各値とすると、シフトレジスタ６１における左からｋ番目の信号出力端は、対応する信号入力端Ｌ_ｋに接続され、信号入力端Ｌ_ｋにデータ読み込み指示信号が入力される。

第１ラッチ部６２は、信号入力端Ｌ_ｋにデータ読み込み指示信号が入力されると１行分の画像データにおける左からｋ番目の画素の画素値を取り込み、記憶する。ここで、シフトレジスタ６１は、左から１番目からａ番目までの信号出力端、および、ａ＋ｂ＋１番目からｍ番目までの信号出力端から、それぞれデータ読み込み指示信号を出力するので、データ読み込み指示信号は、第１ラッチ部６２において、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍに入力される。そして、１行分の画像データに含まれる個々の画素のデータ（画素値）は、それらの信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍに対応するデータ出力端Ｌ’_１〜Ｌ’_ａおよびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍを介して、第２ラッチ部に取り込まれる。

第２ラッチ部６３は、第１ラッチ部のデータ出力端Ｌ’_１〜Ｌ’_ｍに対応するｍ個のデータ入力端Ｑ_１〜Ｑ_ｍと、ｍ個のデータ出力端Ｑ’_１〜Ｑ’_ｍとを備える。そして、第２ラッチ部６３は、左から１番目からａ番目までのデータ入力端Ｑ_１〜Ｑ_ａ、および、ａ＋ｂ＋１番目からｍ番目までのデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍにおいて、第１ラッチ部６２の対応するデータ出力端を介してデータを取り込む。例えば、第２ラッチ部６３は、１行における一番左の画素のデータを、データ入力端Ｑ_１および第１ラッチ部のデータ出力端Ｌ’_１を介して取り込む。他のデータ入力端においても同様である。この結果、第２ラッチ部６３は、１行分のデータ（ｎ個分の画素のデータ）をまとめて第１ラッチ部６２から取り込む。第２ラッチ部６３は、取り込んだデータを、データ取り込みに用いたデータ入力端に対応する各データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

第２ラッチ部６３が第１ラッチ部６２から１行分のデータを読み込んで、そのデータを出力するタイミングはＳＴＢによって規定される。例えば、第２ラッチ部６３は、ＳＴＢ周期における所定のタイミング（例えば、ＳＴＢの立ち下がりエッジ）毎に、１行分のデータを読み込んで、そのデータをデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力すればよい。

レベルシフタ６４は、第２ラッチ部６３のデータ出力端Ｑ’_１〜Ｑ’_ｍに対応するｍ個のデータ入力端Ｕ_１〜Ｕ_ｍと、ｍ個のデータ出力端Ｕ’_１〜Ｕ’_ｍとを備える。そして、レベルシフタ６４では、左から１番目からａ番目までのデータ入力端Ｕ_１〜Ｕ_ａ、および、ａ＋ｂ＋１番目からｍ番目までのデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍにおいて、第２ラッチ部６３から出力されたデータが入力される。シフトレジスタ６４は、それらのデータに対してレベルシフトを行って、データが入力されたデータ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍからレベルシフト後のデータを出力する。例えば、第２ラッチ部６３の出力データが低電圧系（例えば３Ｖ系）である場合、レベルシフタ６４は、それらのデータを高電圧系（例えば１５Ｖ系）にレベルシフトし、レベルシフト後のデータをデータ出力端から出力する。

Ｄ−Ａコンバータ６５は、レベルシフタのデータ出力端Ｕ’_１〜Ｕ’_ｍに対応するｍ個のデータ入力端Ｔ_１〜Ｔ_ｍと、ｍ個の電位出力端Ｔ’_１〜Ｔ’_ｍとを備える。そして、Ｄ−Ａコンバータ６５では、左から１番目からａ番目までのデータ入力端Ｔ_１〜Ｔ_ａ、および、ａ＋ｂ＋１番目からｍ番目までのデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍにおいて、レベルシフタ６４から出力されたデータが入力される。

Ｄ−Ａコンバータ６５は、それらのデータ入力端から入力されたデータをアナログ電圧に変換し、データが入力されたデータ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。従って、Ｄ−Ａコンバータ６５におけるｍ個のデータ出力端は、視認側から見て左から１番目からａ番目までの連続する電位出力端（第１の出力端群とする。）と、左からａ＋１番目からａ＋ｂ番目までの連続する電位出力端（第２の出力端群とする。）と、ａ＋ｂ＋１番目からｍ番目までの連続する電位出力端（第３の出力端群とする。）とに分けられる。第１の出力端群の電位出力端の数はａ個であり、第３の出力端群の電位出力端の数はｃ個（＝ｍ−ａ−ｂ）である。そして、既に述べたように、ａ＋ｃ＝ｎである。Ｄ−Ａコンバータは、第１の出力端群、第３の出力端群の属する各電位出力端（すなわち、ｎ個の出力端）から、１行分のｎ個の画素の画素値に応じた電位を出力する。また、第２の出力端群に属するｂ個の電位出力端はソースラインには接続されず、Ｄ−Ａコンバータ６５は、第２の出力端群の出力をそれぞれハイインピーダンス状態とする。よって、第２の出力端群はソースラインの電位設定に寄与しない。

ここでは、Ｄ−Ａコンバータ６５の電位出力端について述べたが、Ｄ−Ａコンバータ６５のデータ入力端や、シフトレジスタ６１、第１ラッチ部６２、第２ラッチ部６３、レベルシフタ６４が備える各種の入力端や出力端においても、左から１番目からａ番目、および左からａ＋ｂ＋１番目からｍ番目の入力端や出力端において、データ読み込み指示信号や、画素に関するデータが入出力される。また、左からａ番目からａ＋ｂ番目までの端子は、ソースラインに対する電位設定に寄与しない。

また、Ｄ−Ａコンバータ６５は、電源部４（図１参照）からＶ_０〜Ｖ_８およびＶ_９〜Ｖ_１７の各電圧が入力され、分圧により６４階調に応じた電位を生成する。そして、アナログ変換後の電位として、この分圧後の、データに対応した電位を出力する。すなわち、Ｄ−Ａコンバータ６５は、第２ラッチ部６３から出力され、レベルシフトされたデータを、６４階調のいずれかの電位に変換して出力する。ただし、ここでは、画像の階調が６４階調である場合を例にして説明するが、Ｄ−Ａコンバータ６５に入力される電圧の種類はＶ_０〜Ｖ_１７に限定されず、また、画像の階調も６４階調に限定されない。この点は、後述する他の実施形態に関しても同様である。

また、Ｄ−Ａコンバータ６５には、制御部３（図１参照）からＰＯＬ_１が入力される。Ｄ−Ａコンバータ６５は、ＰＯＬ_１がハイレベルかローレベルかによって、各電位出力端の出力電位を正極性電位とするか負極性電位とするかを切り替える。具体的には、Ｄ−Ａコンバータ６５は、ＰＯＬ_１がハイレベルであるときに、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・の出力電位を正極性電位とし、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・の出力電位を負極性電位とする。逆に、ＰＯＬ_１がローレベルであるときに、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・の出力電位を負極性電位とし、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・の出力電位を正極性電位とする。ただし、Ｄ−Ａコンバータ６５は、第２の出力端群Ｔ’_ａ＋１〜Ｔ’_ａ＋ｂに関しては、左から奇数番目か偶数番目かによらず、ハイインピーダンス状態のままとする。

また、Ｄ−Ａコンバータ６５には、ＳＴＢも入力され、ＳＴＢがハイレベルになっているときには、Ｄ−Ａコンバータ６５は、各電位出力端Ｔ’_１〜Ｔ’_ｍの出力をハイインピーダンス状態にする。そして、ＳＴＢがローレベルのときに第１の出力端群および第３の出力端群からレベルシフト後のデータに応じた電位を出力する。

なお、ＰＯＬ_１は第２ラッチ部６３に入力されてもよいが、第２ラッチ部６３の動作は、ＰＯＬ_１に影響されない。

ボルテージフォロワ６６は、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_１〜Ｔ’_ｍに対応するｍ個の電位入力端Ｗ_１〜Ｗ_ｍと、ｍ個の電位出力端Ｄ_１〜Ｄ_ｍとを備える。ボルテージフォロワ６６は、電位入力端に入力された電位と等しい電位を、その電位入力端に対応する電位出力端から出力する。従って、本実施形態では、ボルテージフォロワ６６における左から１番目からａ番目までの電位入力端Ｗ_１〜Ｗ_ａ、および、ａ＋ｂ＋１番目からｍ番目までの電位入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍにＤ−Ａコンバータ６５から電位が入力され、電位出力端Ｄ_１〜Ｄ_ａ、および、電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから入力電位を等しい電位を出力する。

出力切替部６７は、ボルテージフォロワ６６の電位出力端Ｄ_１〜Ｄ_ｍに対応するｍ個の入力端Ｉ_１〜Ｉ_ｍを備える。視認側から見て左から１番目からａ−１番目の入力端Ｉ_１〜Ｉ_ａ−１は、ボルテージフォロワ６６の対応する電位出力端Ｄ_１〜Ｄ_ａ−１に順に接続されている。同様に、左からａ＋ｂ＋１番目からｍ番目の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍも、ボルテージフォロワ６６の対応する電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍに順に接続されている。

また、ボルテージフォロワ６６と出力切替部６７との間には、切替用第１スイッチ７２および切替用第２スイッチ７６が設けられる。

切替用第１スイッチ７２は、第１端子７３と、第２端子７４と、第３端子７５とを備える。切替用第１スイッチ７２には、ＰＯＬ_２が入力され、ＰＯＬ_２がハイレベルの時には、第１端子７３と第２端子７４とを接続させ、ＰＯＬ_２がローレベルの時には、第１端子７３と第２端子７５とを接続させる。

切替用第２スイッチ７６の動作は、切替用第１スイッチ７２と同様である。すなわち、切替用第２スイッチ７６は、第１端子７７と、第２端子７８と、第３端子７９とを備える。そして、切替用第２スイッチ７６にもＰＯＬ_２が入力され、ＰＯＬ_２がハイレベルの時には、第１端子７７と第２端子７８とを接続させ、ＰＯＬ_２がローレベルの時には、第１端子７７と第３端子７９とを接続させる。

切替用第１スイッチ７２の第１端子７３は、ボルテージフォロワの左からａ番目の電位出力端Ｄ_ａに接続され、切替用第１スイッチ７２の第２端子７４は、出力切替部６７の左からａ番目の入力端Ｉ_ａに接続される。さらに、切替用第２スイッチ７６の第１端子７７は、出力切替部６７の左からａ＋ｂ番目の入力端Ｉ_ａ＋ｂに接続され、切替用第２スイッチ７６の第２端子７８は、ボルテージフォロワの左からａ＋ｂ番目の電位出力端Ｄ_ａ＋ｂに接続される。そして、切替用第１スイッチ７２の第３端子７５と、切替用第２スイッチ７６の第３端子７９とが接続されている。出力手段６６の出力端から出力されるデータの数はａ個とｃ個の和のｎ個であり、出力切替部６７の入力端に入力されるデータの数もｎ個である。

なお、切替用第１スイッチ７２を設けずに、ボルテージフォロワの左からａ番目の電位出力端Ｄ_ａから出力されるデータを出力切替部６７の左からａ番目の入力端Ｉ_ａに供給するとともに、切替用第２スイッチ７６の第３端子７９に供給するようにしてもよい。そうすることでＰＯＬ_２がハイレベルの時は、入力端Ｉ_ａに供給されたデータが出力端Ｏ_ａに出力され、ＰＯＬ_２がローレベルの時は、切替用第２スイッチの第１端子７７と第３端子７９とが接続され、出力切替部６７の左からａ＋ｂ番目の入力端Ｉ_ａ＋ｂにボルテージフォロワの左からａ番目の電位出力端Ｄ_ａから出力されたデータが出力される。このとき、出力手段６６の出力端から出力されるデータの数はａ個とｃ個の和のｎ個であり、出力切替部６７の入力端に入力されるデータの数もｎ個である。

さらに、切替用第１スイッチ７２、切替用第２スイッチ７６の双方とも設けない構成であってもよい。切替用第１スイッチ７２および切替用第２スイッチ７６を両方とも設けない構成とする場合、ボルテージフォロワの左からａ番目の電位出力端Ｄ_ａから出力されるデータを出力切替部６７の左からａ番目の入力端Ｉ_ａに供給するとともに、ａ＋ｂ番目の入力端Ｉ_ａ＋ｂに供給するようにしてもよい。そうすることで、ＰＯＬ_２がハイレベルのときは、入力端Ｉ_ａに供給されたデータ（電位出力端Ｄ_ａから供給されたデータ）が出力端Ｏ_{ａ＋ｂ＋１}に出力される。このとき、出力手段６６の出力端から出力されるデータの数はａ個とｃ個の和のｎ個である。また、出力切替部６７の入力端に入力されるデータの数は、入力端Ｉ_ａとＩ_ａ＋ｂに同一のデータが供給されるので、ｎ＋１個となる。

第１の実施形態の構成において、出力切替部６７の左から１番目からａ−１番目までの入力端Ｉ_１〜Ｉ_ａ−１は、Ｄ−Ａコンバータ６５の左から１番目からａ−１番目までの電位出力端Ｔ’_１〜Ｔ’_ａ−１に、ボルテージフォロワを介して接続されているということができる。同様に、出力切替部６７の左からａ＋ｂ＋１番目からｍ番目までの入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍは、Ｄ−Ａコンバータ６５の左からａ＋ｂ＋１番目からｍ番目までの電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍに、ボルテージフォロワを介して接続されているということができる。また、切替用第１スイッチ７２の第１端子７３は、Ｄ−Ａコンバータ６５の左からａ番目の電位出力端Ｔ’_ａに、ボルテージフォロワを介して接続されているということができる。

また、出力切替部６７は、入力端Ｉ_１〜Ｉ_ｍの数よりも１多いｍ＋１個の出力端Ｏ_１〜Ｏ_ｍ＋１を備える。この出力切替部６７の出力端が、駆動装置１の電位出力端Ｏ_１〜Ｏ_ｍ＋１に該当する。電位出力端Ｏ_１〜Ｏ_ｍ＋１とソースラインとの接続状態については既に説明したので、説明を省略する。なお、切替用第１スイッチ７２および切替用第２スイッチ７６を設ける構成の他に、切替用第１スイッチ７２や切替用第２スイッチ７６を設けない構成についても説明したが、通常駆動と中抜き駆動とを切替可能とする駆動装置の場合、前記スイッチで簡単に切り替えることができるので、切替用第１スイッチ７２および切替用第２スイッチ７６を設けることが好ましい。

出力切替部６７における左からｋ番目の入力端Ｉ_ｋは、出力切替部６７における出力端のうち、左からｋ番目の出力端Ｏ_ｋまたは左からｋ＋１番目の出力端Ｏ_ｋ＋１に接続される。ここで、ｋは１からｍまでの各値である。具体的には、出力切替部６７にはＰＯＬ_２が入力され、ＰＯＬ_２がハイレベルである時には、出力切替部６７は、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させる。また、ＰＯＬ_２がローレベルである時には、出力切替部６７は、入力端Ｉ_ｋをＯ_ｋ＋１に接続させる。

図９は、出力切替部６７の構成例を示す説明図である。出力切替部６７は、例えば、個々の入力端Ｉ_ｋ毎に第１トランジスタ５６および第２トランジスタ５７を備える。入力端Ｉ_ｋは、第１トランジスタ５６の第１端子に接続され、その第１トランジスタ５６の第２端子が出力端Ｏ_ｋに接続される。同様に、入力端Ｉ_ｋは、第２トランジスタ５７の第１端子に接続され、その第２トランジスタ５７の第２端子が出力端Ｏ_ｋ＋１に接続される。第１トランジスタ５６および第２トランジスタ５７は、いずれも、第１端子、第２端子の他に、第３端子を備え、第３端子にハイレベルの信号（電圧）が入力されると、第１端子と第２端子との間を導通状態とし、第３端子にローレベルの信号（電圧）が入力されると、第１端子と第２端子と間を非導通状態とする。

また、各第１トランジスタ５６の第３端子には、制御部３（図１参照）からＰＯＬ_２が入力される。さらに、出力切替部６７は、信号反転部５８を備える。信号反転部５８には、制御部３からＰＯＬ_２が入力される。信号反転部５８は、入力されたＰＯＬ_２がハイレベルであればローレベルに反転し、入力されたＰＯＬ_２がローレベルであればハイレベルに反転する。そして、信号反転部５８は、反転後のＰＯＬ_２を各第２トランジスタ５７の第３端子に入力する。

従って、ＰＯＬ_２がハイレベルである場合、各第１トランジスタ５６の第３端子にはハイレベルのＰＯＬ_２が入力され、各第２トランジスタ５７の第３端子にはＰＯＬ_２を反転させたローレベル信号が入力される。その結果、各入力端Ｉ_ｋは、出力端Ｏ_ｋと導通状態になり、出力端Ｏ_ｋ＋１とは非導通状態になる。よって、入力端Ｉ_ｋに入力された電位は出力端Ｏ_ｋから出力される。

一方、ＰＯＬ_２がローレベルである場合、各第１トランジスタ５６の第３端子にはローレベルのＰＯＬ_２が入力され、各第２トランジスタ５６の第３端子にはＰＯＬ_２を反転させたハイレベル信号が入力される。その結果、各入力端Ｉ_ｋは、出力端Ｏ_ｋと非導通状態になり、出力端Ｏ_ｋ＋１と導通状態になる。よって、入力端Ｉ_ｋに入力された電位は出力端Ｏ_ｋ＋１から出力される。

すなわち、ＰＯＬ_２は、入力端Ｉ_ｋを出力端Ｏ_ｋ，Ｏ_ｋ＋１のいずれかに接続させるかを制御する制御信号であるということもできる。

図７および図８に例示する構成の駆動装置１をＰＯＬ_１，ＰＯＬ_２によって制御することにより、駆動装置１は、左から奇数番目の電位出力端の出力電位を正極性電位とし、左から偶数番目の電位出力端の出力電位を負極性電位とする電位出力態様と、左から奇数番目の電位出力端の出力電位を負極性電位とし、左から偶数番目の電位出力端の出力電位を正極性電位とする電位出力態様とをフレーム毎に切り替えることができる。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。図１０は、制御部３が駆動装置１に対して出力するＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１０では、ＰＯＬ_２がハイレベルになるときにＰＯＬ_１もハイレベルであり、ＰＯＬ_２がローレベルになるときにＰＯＬ_１もローレベルであるフレームにおける制御信号を示している。以下、このフレームを便宜的にフレームＡ１と記す場合がある。

制御部３は、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３は、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。図１０では、ＳＴＢの立ち上がりエッジの直前にＰＯＬ_１を変化させ、ＳＴＢの立ち上がりエッジと立ち下がりエッジとの間でＰＯＬ_２を変化させる場合を例示している。ＰＯＬ_２は、図１０に例示するように、ＳＴＢがハイレベルになっている期間中に切り替えられる。

なお、前の選択期間において、第１ラッチ部６２は、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍにシフトレジスタ６１からデータ読み込み指示信号を順次入力され、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５（図７参照）は、各電位出力端Ｔ’_１〜Ｔ’_ｍの出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３は、第１ラッチ部６２から１行分のｎ個の画素のデータを、第１ラッチ部６２のデータ出力端Ｌ’_１〜Ｌ’_ａ，データ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍ、および第２ラッチ部６３のデータ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを介して取り込む。そして、取り込んだデータを、その各データ入力端に対応するデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

レベルシフタ６４のデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍには、第２ラッチ部６３から出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４は、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

Ｄ−Ａコンバータ６５のデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍには、レベルシフタ６４から出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５は、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、第２の出力端群である電位出力端Ｔ’_ａ＋１〜Ｔ’_ａ＋ｂの出力はハイインピーダンス状態である。

このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６の電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５から出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

また、このときＰＯＬ_２は、ハイレベルである。従って、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋに接続される。また、切替用第１スイッチ７２の第１端子７３は、第２端子７４に接続され、切替用第２スイッチ７６の第１端子７７は、第２端子７８に接続される。

この結果、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_１〜Ｔ’_ａから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_１〜Ｄ_ａから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_１〜Ｏ_ａから出力される。よって、ソースラインＳ_１〜Ｓ_ａの電位が設定される。なお、ボルテージフォロワ６６の電位出力端Ｄ_ａから出力切替部６７の出力端Ｏ_ａまでの経路は、Ｄ_ａ→第１端子７３→第２端子７４→Ｉ_ａ→Ｏ_ａとなる。

また、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍから出力される。その結果、ソースラインＳ_ａ＋１〜Ｓ_ｎの電位が設定される。

従って、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、第１行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。

なお、出力切替部６７の出力端Ｏ_ｍ＋１からは電位が出力されず、奇数行選択時に画素電極の電位設定に用いられないソースラインＳ_ｎ＋１の電位は設定されない。

また、ボルテージフォロワ６６の電位出力端Ｄ_ａ＋ｂから出力切替部６７の出力端Ｏ_ａ＋ｂまでの経路は、Ｄ_ａ＋ｂ→第２端子７８→第１端子７７→Ｉ_ａ＋ｂ→Ｏ_ａ＋ｂとなり、出力端Ｏ_ａ＋ｂはハイインピーダンス状態となる。ただし、出力端Ｏ_ａ＋ｂはソースラインに接続されておらず、出力端Ｏ_ａ＋ｂの出力は、液晶表示パネルの表示に影響しない。

また、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端から正極性電位を出力し、左から偶数番目の電位出力端から負極性電位を出力するので、第１行のｎ個の画素の極性は、左側から、正極性、負極性、正極性、負極性、・・・となる。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３は、ＰＯＬ_１をローレベルに変化させ、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ２をローレベルに変化させる（図１０参照）。

ＳＴＢがローレベルになったときに、Ｄ−Ａコンバータ６５にデータが入力されるまでの動作は、第１行の選択期間と同様である。Ｄ−Ａコンバータ６５は、データ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力されたデータに応じた電位を、電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、既に説明したように、第２の出力端群の出力はハイインピーダンス状態である。

ただし、ここでは、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。

また、ボルテージフォロワ６６の動作は、第１行選択時と同様である。

このとき、ＰＯＬ_２は、ハイレベルである。従って、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋ＋１に接続される。また、切替用第１スイッチ７２の第１端子７３は、第３端子７５に接続され、切替用第２スイッチ７６の第１端子７７は、第３端子７９に接続される。従って、ボルテージフォロワ６６の電位出力端Ｄ_ａからの出力電位は、切替用第１スイッチ７２の第１端子７３、第３出力端７５、および、切替用第２スイッチ７６の第３出力端７９、第１出力端７７を介して、出力切替部６７の入力端Ｉ_ａ＋ｂに入力される。さらに、Ｉ_ａ＋ｂに接続された出力端Ｏ_{ａ＋ｂ＋１}から出力される。

この結果、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_１〜Ｔ’_ａから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_１〜Ｄ_ａから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_２〜Ｏ_ａおよび出力端Ｏ_{ａ＋ｂ＋１}から出力される。よって、ソースラインＳ_２〜Ｓ_ａ＋１の電位が設定される。

また、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_{ａ＋ｂ＋２}〜Ｏ_ｍ＋１から出力される。その結果、ソースラインＳ_ａ＋２〜Ｓ_ｎ＋１の電位が設定される。

従って、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、第１行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。

なお、出力切替部６７の出力端Ｏ_１からは電位が出力されず、偶数行選択時に画素電極の電位設定に用いられないソースラインＳ_１の電位は設定されない。

Ｄ−Ａコンバータ６５は、左から偶数番目の電位出力端から正極性電位を出力し、左から奇数番目の電位出力端から負極性電位を出力するので、第１行のｎ個の画素の極性は、左側から、正極性、負極性、正極性、負極性、・・・となる。

以降、このフレームＡ１内で、上記の第１行、第２の選択期間の動作を繰り返す。従って、このフレームＡ１における各画素の極性は、図１１に示すようになる。なお、図１１や後述の図１３等において“＋”は正極性を表し、“−”は負極性を表す。

図１２は、ＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１２では、ＰＯＬ_２がハイレベルになるときにＰＯＬ_１はローレベルであり、ＰＯＬ_２がローレベルになるときにＰＯＬ_１はハイレベルであるフレームにおける制御信号を示している。以下、このフレームを便宜的にフレームＢ１と記す場合がある。

制御部３は、フレーム内で最初のＳＴＢの立ち上げを行う。このフレームにおいては、制御部３は、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せてＰＯＬ_１をローレベルに立ち下げ、ＰＯＬ_２をハイレベルに立ち上げる。図１０と同様に、図１２では、ＳＴＢの立ち上がりエッジの直前にＰＯＬ_１を変化させ、ＳＴＢの立ち上がりエッジと立ち下がりエッジとの間でＰＯＬ_２を変化させる場合を例示している。

ＳＴＢがローレベルになり、Ｄ−Ａコンバータ６５にデータが入力されるまでの動作は、フレームＡ１における動作と同様である。Ｄ−Ａコンバータ６５は、データ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力されたデータに応じた電位を、電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、既に説明したように、第２の出力端群の出力はハイインピーダンス状態である。

ここでは、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６の動作は、フレームＡ１における動作と同様である。

また、このときＰＯＬ_２は、ハイレベルである。従って、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋに接続される。また、切替用第１スイッチ７２の第１端子７３は、第２端子７４に接続され、切替用第２スイッチ７６の第１端子７７は、第２端子７８に接続される。

この出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の状態は、フレームＡ１における奇数行選択時の状態と同じである。

従って、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_１〜Ｔ’_ａから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_１〜Ｄ_ａから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_１〜Ｏ_ａから出力される。よって、ソースラインＳ_１〜Ｓ_ａの電位が設定される。

また、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍから出力される。その結果、ソースラインＳ_ａ＋１〜Ｓ_ｎの電位が設定される。

従って、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、第１行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。

ただし、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端から負極性電位を出力し、左から偶数番目の電位出力端から正極性電位を出力するので、第１行のｎ個の画素の極性は、左側から、負極性、正極性、負極性、正極性、・・・となる。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３は、ＰＯＬ_１をハイレベルに変化させ、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ２をローレベルに変化させる（図１２参照）。

ＳＴＢがローレベルになったときに、Ｄ−Ａコンバータ６５にデータが入力されるまでの動作は、第１行の選択期間と同様である。Ｄ−Ａコンバータ６５は、データ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力されたデータに応じた電位を、電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、第２の出力端群の出力はハイインピーダンス状態である。

ただし、ここでは、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５は、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６の動作は、第１行選択時と同様である。

このとき、ＰＯＬ_２は、ハイレベルである。従って、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋ＋１に接続される。また、切替用第１スイッチ７２の第１端子７３は、第３端子７５に接続され、切替用第２スイッチ７６の第１端子７７は、第３端子７９に接続される。従って、ボルテージフォロワ６６の電位出力端Ｄ_ａからの出力電位は、切替用第１スイッチ７２の第１端子７３、第３出力端７５、および、切替用第２スイッチ７６の第３出力端７９、第１出力端７７を介して、出力切替部６７の入力端Ｉ_ａ＋ｂに入力される。さらに、Ｉ_ａ＋ｂに接続された出力端Ｏ_{ａ＋ｂ＋１}から出力される。

この出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の状態は、フレームＡ１における偶数行選択時の状態と同じである。

従って、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_１〜Ｔ’_ａから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_１〜Ｄ_ａから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_２〜Ｏ_ａおよび出力端Ｏ_{ａ＋ｂ＋１}から出力される。よって、ソースラインＳ_２〜Ｓ_ａ＋１の電位が設定される。

また、Ｄ−Ａコンバータ６５の電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力された各電位は、ボルテージフォロワ６６の電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力され、さらに、それぞれ出力切替部６７の各出力端Ｏ_{ａ＋ｂ＋２}〜Ｏ_ｍ＋１から出力される。その結果、ソースラインＳ_ａ＋２〜Ｓ_ｎ＋１の電位が設定される。

従って、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、第１行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。

ただし、Ｄ−Ａコンバータ６５は、左から偶数番目の電位出力端から負極性電位を出力し、左から奇数番目の電位出力端から正極性電位を出力するので、第１行のｎ個の画素の極性は、左側から、正極性、負極性、正極性、負極性、・・・となる。

以降、このフレームＢ１内で、上記の第１行、第２の選択期間の動作を繰り返す。従って、このフレームＢ１における各画素の極性は、図１３に示すようになる。

図１１および図１３に示すように、各フレームで隣接する画素同士の極性は互いに逆極性となる。また、制御部３および駆動装置１は、フレームＡ１の動作とフレームＢ１の動作とをフレーム毎に交互に行う。従って、同じ画素であっても、極性はフレーム毎に変化する（図１１および図１３参照）。従って、クロストークの発生を防止することができる。

また、各フレームにおいて、各ソースラインの電位は、Ｖ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

本発明によれば、ソースラインの本数を画素電極の列数よりも１多くし、ソースライン間に、画素電極の列を配置して、奇数行選択時には画素電極の列の所定側（上記の例では左側）のソースラインにより画素電極電位を設定し、偶数行選択時には画素電極の列の前記所定側とは反対側のソースラインにより画素電極電位を設定する液晶表示パネル２０を駆動する際、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（第２の出力端群）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

第１の実施形態では、ボルテージフォロワ６６の後段に出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６を配置する場合を示した。出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６を、Ｄ−Ａコンバータ６５とボルテージフォロワ６６との間に配置してもよい。出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６をＤ−Ａコンバータ６５に直接接続させる接続態様は、ボルテージフォロワ６６に接続させる場合（図８参照）と同様である。また、この場合、ボルテージフォロワは、ｍ＋１個の電位入力端および電位出力端を備えればよい。そして、ボルテージフォロワの電位入力端は、出力切替部６７の出力端Ｏ_１〜Ｏ_ｍ＋１に接続させればよい。ボルテージフォロワの電位出力端を各ソースラインに接続させる接続態様は、出力切替部６７の出力端を直接ソースラインに接続させる場合と同様である。

なお、複数の駆動装置で液晶表示パネル２０を駆動する場合には、隣り合う駆動装置同士において、最も近い電位出力端同士を同じソースラインに接続させればよい。すなわち、二つの駆動装置を並べた場合、左側の駆動装置における電位出力端Ｏ_ｍ＋１と、右側の駆動装置における電位出力端Ｏ_１とを共通のソースラインに接続させればよい。

ここでは、駆動装置１（具体的には、第１ラッチ部６２）がシリアルに画素値を取り込む場合を例示したが、ＳＣＬＫの立ち上がりエッジ毎にＲ，Ｇ，Ｂの画素値をパラレルに取り込んでもよい。

また、液晶表示パネル２０は、モノクロ表示を行うものであってもよい。この点は、他の各実施形態においても同様である。

［実施形態２］
図１４は、本発明の第２の実施形態の駆動装置の例を示す説明図である。第１の実施形態と同様の要素については、図１と同一の符号を付し、詳細な説明を省略する。電源部４および液晶表示パネル２０は、第１の実施形態と同様である。

制御部３_ａは、第１の実施形態における制御部３（図１参照）と同様の各種制御信号ＰＯＬ_１，ＰＯＬ_２，ＳＣＬＫ，ＳＴＢ，ＳＴＨを駆動装置１_ａに出力する。ただし、ＰＯＬ_１の出力態様が第１の実施形態と異なる。第１の実施形態ではＳＴＢの周期毎にＰＯＬ_１のレベルを切り替えたが、第２の実施形態では、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１の実施形態と同様である。

本実施形態において駆動装置１_ａの電位出力端はボルテージフォロワ（図１４において図示せず。図１５参照。）の電位出力端であるので、Ｄ_１〜Ｄ_ｍ＋１と記す。駆動装置１_ａの電位出力端Ｄ_１〜Ｄ_ｍ＋１と各ソースラインＳ_１〜Ｓ_ｎ＋１との接続は、第１の実施形態における駆動装置１の電位出力端とソースラインの接続と同様である。すなわち、左から１番目からａ番目までのａ個の電位出力端Ｄ_１〜Ｄ_ａは、それぞれ、ソースラインＳ_１〜Ｓ_ａに対して、順に接続されている。また、左からａ＋ｂ＋１番目からｍ＋１番目までのｃ＋１個の電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１は、それぞれ、ソースラインＳ_ａ＋１〜Ｓ_ｎ＋１に対して、順に接続されている。電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂは、ソースラインには接続されない。

駆動装置１_ａは、ＰＯＬ_２がハイレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_ｍ＋１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_ｍ＋１の出力状態をハイインピーダンス状態にする。また、ＰＯＬ_２がローレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_１の出力状態をハイインピーダンス状態にする。

また、駆動装置１_ａは、ＰＯＬ_１がハイレベルの場合、奇数番目の電位出力端から画素値に応じた正極性電位を出力し、偶数番目の電位出力端から画素値に応じた負極性電位を出力する。また、ＰＯＬ_２がローレベルの場合、奇数番目の電位出力端から画素値に応じた負極性電位を出力し、偶数番目の電位出力端から画素値に応じた正極性電位を出力する。ただし、上記のように電位出力端Ｄ_１，Ｄ_ｍ＋１に関しては、ＰＯＬ_２のレベルに応じてハイインピーダンス状態とする。また、電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂに関しては、ハイインピーダンス状態のまま維持する。

図１５および図１６は、第２の実施形態の駆動装置１_ａの構成例を示す説明図である。第１の実施形態と同様の構成要素に関しては、図７および図８と同一の符号を付し、詳細な説明を省略する。駆動装置１_ａは、シフトレジスタ６１と、出力切替部６７と、切替用第１スイッチ７２および切替用第２スイッチ７６（図１５において図示略。図１６参照。）と、第１ラッチ部６２_ａと、第２ラッチ部６３_ａと、レベルシフタ６４_ａと、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。また、シフトレジスタ６１には、シフトレジスタ用スイッチ７１が設けられる。

シフトレジスタ６１およびシフトレジスタ用スイッチ７１は、第１の実施形態と同様である。シフトレジスタ用スイッチ７１は、左からａ番目の信号出力部のｃａｒｒｙ信号を、左からａ＋ｂ＋１番目の信号出力部に送るように設定されている。すなわち、シフトレジスタ用スイッチ７１は、通常駆動と中央部を使用しない中抜き駆動の２通りの駆動のいずれかを選択するスイッチである。本実施形態では、制御部３からの中抜き制御信号によって、シフトレジスタ６１において一番左の信号出力部からａ番目の信号出力部まで順にデータ読み込み指示信号を出力し、左からａ番目の信号出力部がデータ読み込み指示信号を出力した後には、左からａ＋ｂ＋１番目からｍ＋１番目までの各信号出力部が順にデータ読み込み指示信号を出力する。

本実施形態では、左から１番目からａ番目までの連続する信号出力部の各信号出力端を第１の出力端群と記す。また、左からａ＋１番目からａ＋ｂ番目までの連続する信号出力部の各信号出力端を第２の出力端群と記す。また、左からａ＋ｂ＋１番目からｍ番目までの連続する信号出力部の各信号出力端を第３の出力端群と記す。第２の出力端群は、データ読み込み指示信号を出力しないので、ソースラインの電位設定に寄与しない。第１の出力端群に属する信号出力端の数はａ個であり、第２の出力端群に属する信号出力端の数はｂ個であり、第３の出力端群に属する信号出力端の数はｃ個である。そして、液晶表示パネル２０における１行分の画素の個数（換言すれば、１行分の画素電極２１の個数）をｎ個とすると、ｎ＝ａ＋ｃである。

本実施形態では、図１６に示すように、出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６は、シフトレジスタ６１の後段に設けられる。シフトレジスタ６１に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様は、第１の実施形態におけるボルテージフォロワ６６に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様と同様である。

すなわち、出力切替部６７における左から１番目からａ−１番目の入力端Ｉ_１〜Ｉ_ａ−１は、シフトレジスタ６１における左から１番目からａ−１番目の各信号出力端に順に接続されている。また、左からａ＋ｂ＋１番目からｍ番目の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍも、シフトレジスタ６１における左からａ＋ｂ＋１番目からｍ番目の各信号出力端に順に接続されている。

また、切替用第１スイッチ７２の第１端子７３は、シフトレジスタ６１の左からａ番目の信号出力端に接続され、切替用第１スイッチ７２の第２端子７４は、出力切替部６７の左からａ番目の入力端Ｉ_ａに接続される。切替用第２スイッチ７６の第１端子７７は、出力切替部６７の左からａ＋ｂ番目の入力端Ｉ_ａ＋ｂに接続され、切替用第２スイッチ７６の第２端子７８は、シフトレジスタ６１の左からａ＋ｂ番目の信号出力端に接続される。また、切替用第１スイッチ７２の第３端子７５と、切替用第２スイッチ７６の第３端子７９とが接続されている。

ＰＯＬ_２のレベルに応じた出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の動作は第１の実施形態と同様である。

第１ラッチ部６２_ａは、出力切替部６７のｍ＋１個の出力端に対応するｍ＋１個の信号入力端Ｌ_１〜Ｌ_ｍ＋１と、ｍ＋１個のデータ出力端Ｌ’_１〜Ｌ’_ｍ＋１とを備える。ｋを１からｍ＋１までの各値とすると、出力切替部６７における左からｋ番目の出力端は、対応する信号入力端Ｌ_ｋに接続される。

第１ラッチ部６２_ａは、信号入力端Ｌ_ｋにデータ読み込み指示信号が入力されると１行分の画像データにおける左からｋ番目の画素の画素値を取り込み、記憶する。

ＰＯＬ_２がハイレベルの場合、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍからデータ読み込み指示信号が入力される。その結果第１ラッチ部６２_ａが記憶した１行分の各画素のデータ（画素値）は、それらの信号入力端に対応するデータ出力端Ｌ’_１〜Ｌ’_ａおよびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍを介して、第２ラッチ部に取り込まれる。一方、ローレベルの場合、信号入力端Ｌ_２〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍ＋１からデータ読み込み指示信号が入力される。その結果第１ラッチ部６２_ａが記憶した１行分の各画素のデータは、それらの信号入力端に対応するデータ出力端Ｌ’_２〜Ｌ’_ａおよびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍ＋１を介して、第２ラッチ部６３_ａに取り込まれる。

第２ラッチ部６３_ａは、第１ラッチ部のデータ出力端Ｌ’_１〜Ｌ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｑ_１〜Ｑ_ｍ＋１と、ｍ＋１個のデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１とを備える。そして、第２ラッチ部６３_ａは、左から１番目からａ番目までのデータ入力端Ｑ_１〜Ｑ_ａ、および、ａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１において、第１ラッチ部６２の対応するデータ出力端を介してデータを取り込む。この結果、第２ラッチ部６３_ａは、１行分のデータ（ｎ個分の画素のデータ）をまとめて第１ラッチ部６２から取り込む。第２ラッチ部６３_ａは、取り込んだデータを、データ取り込みに用いたデータ入力端に対応する各データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍ＋１から出力する。

ただし、ＰＯＬ_２がハイレベルの時には、データ入力端Ｑ_ｍ＋１によって取り込まれるデータはないので、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから１行分のデータを出力する。また、ＰＯＬ_２がローレベルの時には、データ入力端Ｑ_１によって取り込まれるデータはないので、データ出力端Ｑ’_２〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍ＋１から１行分のデータを出力する。

第２ラッチ部６３_ａが第１ラッチ部６２から１行分のデータを読み込んで、そのデータを出力するタイミングは第１の実施形態と同様である。

レベルシフタ６４_ａは、第２ラッチ部６３_ａのデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｕ_１〜Ｕ_ｍ＋１と、ｍ＋１個のデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１とを備える。そして、１行分の各画素のデータがデータ入力端に入力されると、そのデータに対してレベルシフトを行い、そのデータ入力端に対応するデータ出力端から出力する。例えば、ＰＯＬ_２がハイレベルの時には、データ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに１行分のデータが入力され、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。また、ＰＯＬ_２がローレベルの時には、データ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１に１行分のデータが入力され、レベルシフト後のデータをデータ出力端Ｕ’_２〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

Ｄ−Ａコンバータ６５_ａは、レベルシフタのデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｔ_１〜Ｔ_ｍ＋１と、ｍ＋１個の電位出力端Ｔ’_１〜Ｔ’_ｍ＋１とを備える。そして、１行分の各画素のデータ（レベルシフト後のデータ）がデータ入力端に入力されると、そのデータを、データに応じたアナログ電圧に変換し、そのデータ入力端に対応する電位出力端から出力する。例えば、ＰＯＬ_２がハイレベルの時には、データ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに１行分のデータが入力され、１行分の各画素のデータに応じた電位を電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、ＰＯＬ_２がローレベルの時には、データ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１に１行分のデータが入力され、１行分の各画素のデータに応じた電位を電位出力端Ｕ’_２〜Ｕ’_ａおよび電位出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

Ｄ−Ａコンバータ６５_ａは、第１の実施形態におけるＤ−Ａコンバータ６５と同様に、電源部４から入力された電圧を分圧する。そして、アナログ変換後の電位として、この分圧後の、データに対応した電位を出力する。

また、Ｄ−Ａコンバータ６５_ａは、ＰＯＬ_１がハイレベルかローレベルかによって、各電位出力端の出力電位を正極性電位とするか負極性電位とするかを切り替える。Ｄ−Ａコンバータ６５_ａは、ＰＯＬ_１がハイレベルであるときに、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・の出力電位を正極性電位とし、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・の出力電位を負極性電位とする。逆に、ＰＯＬ_１がローレベルであるときに、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・の出力電位を負極性電位とし、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・の出力電位を正極性電位とする。ただし、データが入力されなかったデータ入力端に対応する電位出力端に関してはハイインピーダンス状態とする。例えば、ＰＯＬ_２がハイレベルの時には、電位出力端Ｔ’_ｍ＋１をハイインピーダンス状態とし、ＰＯＬ_２がローレベルの時には、電位出力端Ｔ’_１をハイインピーダンス状態とする。また、データ入力端Ｔ_ａ＋１〜Ｔ_ａ＋ｂへのデータ入力はないので、電位出力端Ｔ’_ａ＋１〜Ｔ’_ａ＋ｂはハイインピーダンス状態とする。

また、Ｄ−Ａコンバータ６５_ａには、ＳＴＢも入力され、ＳＴＢがハイレベルになっているときには、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍの出力をハイインピーダンス状態にする。そしてＳＴＢがローレベルなり、データの入力が行われると、データに応じた電位の出力を行う。

ボルテージフォロワ６６_ａは、Ｄ−Ａコンバータ６５_ａの電位出力端Ｔ’_１〜Ｔ’_ｍ＋１に対応するｍ＋１個の電位入力端Ｗ_１〜Ｗ_ｍ＋１と、ｍ個の電位出力端Ｄ_１〜Ｄ_ｍ＋１とを備える。ボルテージフォロワ６６_ａは、電位入力端に入力された電位と等しい電位を、その電位入力端に対応する電位出力端から出力する。 ボルテージフォロワ６６_ａの電位出力端Ｄ_１〜Ｄ_ｍ＋１が駆動装置１_ａ（図１４参照）の電位出力端Ｄ_１〜Ｄ_ｍ＋１に該当する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。図１７は、制御部３_ａが駆動装置１_ａに対して出力するＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１７では、ＰＯＬ_１がハイレベルとなるフレームにおける制御信号を示している。以下、このフレームを便宜的にフレームＡ２と記す場合がある。

制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。図１７では、ＳＴＢの立ち上がりエッジの直前にＰＯＬ_１を変化させ、ＳＴＢの立ち上がりエッジと立ち下がりエッジとの間でＰＯＬ_２を変化させる場合を例示している。フレームＡ２において、その後、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

ＰＯＬ_２がハイレベルとなっている時、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋに接続される。また、切替用第１スイッチ７２の第１端子７３は、第２端子７４に接続され、切替用第２スイッチ７６の第１端子７７は、第２端子７８に接続される。従って、シフトレジスタ６１における左から１番目からａ番目までの信号出力端、および左からａ＋ｂ＋１番目からｍ番目までの信号出力端から順次出力されたデータ読み込み指示信号は、第１ラッチ部６２_ａの信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍに入力される。第１ラッチ部６２_ａは、データ読み込み指示信号が入力される毎に１画素分のデータを読み込み、１行分の各画素のデータを記憶する。

第１ラッチ部６２_ａに記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。具体的には、選択期間の切り替わり時にＳＴＢがハイレベルになり、さらにローレベルに切り替えられたときに、第２ラッチ部６３_ａは、１行分のデータを読み込む。このとき、第２ラッチ部６３_ａは、データ読み込み指示信号が入力された第１ラッチ部６２_ａの信号入力端に対応するデータ出力端Ｌ’_１〜Ｌ’_ａおよびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍと、第２ラッチ部６３_ａのデータ入力端Ｑ_１〜Ｑ_ａおよびデータ出力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍとを介して、１行分のｎ個のデータを第１ラッチ部６２_ａから取り込む。そして、取り込んだデータを、その各データ入力端に対応するデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

すると、レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍには、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍには、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。

このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

上記の説明では、ＰＯＬ_２がハイレベルとなっている時に第１ラッチ部が読み込んだデータに基づいて、各ソースラインに電位が設定される場合を示した。次に、ＰＯＬ_２がローレベルとなっている時に第１ラッチ部が読み込んだデータに基づいて、各ソースラインに電位が設定される場合を示す。

ＰＯＬ_２がローレベルとなっている時、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋ＋１に接続される。また、切替用第１スイッチ７２の第１端子７３は、第３端子７５に接続され、切替用第２スイッチ７６の第１端子７７は、第３端子７９に接続される。従って、シフトレジスタ６１における左から１番目からａ番目までの信号出力端、および左からａ＋ｂ＋１番目からｍ番目までの信号出力端から順次出力されたデータ読み込み指示信号は、第１ラッチ部６２_ａの信号入力端Ｌ_２〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍ＋１に入力される。第１ラッチ部６２_ａは、データ読み込み指示信号が入力される毎に１画素分のデータを読み込み、１行分の各画素のデータを記憶する。

第１ラッチ部６２_ａに記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。具体的には、選択期間の切り替わり時にＳＴＢがハイレベルになりさらにローレベルに切り替えられたときに、第２ラッチ部６３_ａは、１行分のデータを読み込む。
このとき、第２ラッチ部６３_ａは、データ読み込み指示信号が入力された第１ラッチ部６２_ａの信号入力端に対応するデータ出力端Ｌ’_２〜Ｌ’_ａおよびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍ＋１と、第２ラッチ部６３_ａのデータ入力端Ｑ_２〜Ｑ_ａおよびデータ出力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１とを介して、１行分のｎ個のデータを第１ラッチ部６２_ａから取り込む。そして、取り込んだデータを、その各データ入力端に対応するデータ出力端Ｑ’_２〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍ＋１から出力する。

すると、レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１には、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_２〜Ｕ’_ａ＋１およびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。

このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，Ｔ’_５，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは負極性電位となり、左から奇数番目のソースラインは正極性電位となる。この結果、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

フレームＡ２において、ＰＯＬ_２はＳＴＢの周期毎に切り替えられるので、隣接する画素同士で極性は逆極性となる。

図１８は、制御部３_ａが駆動装置１_ａに対して出力するＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１８では、ＰＯＬ_１がローレベルとなるフレームにおける制御信号を示している。以下、このフレームを便宜的にフレームＢ２と記す場合がある。

フレームＢ２において、制御部３_ａが最初のＳＴＢの立ち上げを行う場合、ＳＴＢの立ち上げに併せて、ＰＯＬ_１をローレベルに変化させる。また、ＰＯＬ_２に関しては、ハイレベルに変化させる。フレームＢ２において、その後、ＰＯＬ_１はローレベルのまま維持される。また、ＰＯＬ２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

ＰＯＬ_２がハイレベルとなっている時に第１ラッチ部６２ａが読み込んだデータが、Ｄ−Ａコンバータ６５ａに渡されていく動作は、フレームＡ２と同様である。Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍには、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。

ただし、このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。

この結果、ボルテージフォロワ６６_ａを介して、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは負極性電位となり、左から偶数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、ＰＯＬ_２がハイレベルとなっている時に第１ラッチ部６２ａが読み込んだデータが、Ｄ−Ａコンバータ６５ａに渡されていく動作は、フレームＡ２と同様である。Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。

ただし、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，Ｔ’_５，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた負極性電位を出力する。

この結果、ボルテージフォロワ６６_ａを介して、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは正極性電位となり、左から奇数番目のソースラインは負極性電位となる。この結果、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

フレームＢ２においても、ＰＯＬ_２はＳＴＢの周期毎に切り替えられるので、隣接する画素同士で極性は逆極性となる。また、駆動装置１_ａは、フレームＡ２の動作とフレームＢ２の動作を交互に行うので、同じ画素の極性は、フレーム毎に反転する。よって、クロストークの発生を防止できる。

また、フレームＡ２，Ｂ２のいずれにおいても、上記のような動作により、各ソースラインの電位はＶ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第２の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_ａ＋１〜Ｄ_ａ＋ｂ）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

また、第１の実施形態で説明したように、複数の駆動装置で液晶表示パネル２０を駆動する場合には、隣り合う駆動装置同士において、最も近い電位出力端同士を同じソースラインに接続させればよい。すなわち、二つの駆動装置を並べた場合、左側の駆動装置における電位出力端Ｄ_ｍ＋１と、右側の駆動装置における電位出力端Ｄ_１とを共通のソースラインに接続させればよい。この点は、他の各実施形態においても同様である。

［実施形態３］
本発明の第３の実施形態は、図１４と同様に表すことができる。すなわち、駆動装置１_ａが電源部４から電圧供給を受け、制御部３_ａの制御により、液晶表示パネル２０を駆動する。電源部４および液晶表示パネル２０は、第１および第２の実施形態と同様である。

制御部３_ａは第２の実施形態と同様である。すなわち、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１および第２の実施形態と同様である。

駆動装置１_ａと各ソースラインＳ_１〜Ｓ_ｎ＋１との接続態様は、第２の実施形態と同様である。すなわち、左から１番目からａ番目までのａ個の電位出力端Ｄ_１〜Ｄ_ａは、それぞれ、ソースラインＳ_１〜Ｓ_ａに対して、順に接続されている。また、左からａ＋ｂ＋１番目からｍ＋１番目までのｃ＋１個の電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１は、それぞれ、ソースラインＳ_ａ＋１〜Ｓ_ｎ＋１に対して、順に接続されている。電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂは、ソースラインには接続されない。

駆動装置１_ａの動作は、第２の実施形態と同様である。すなわち、ＰＯＬ_２がハイレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_ｍ＋１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_ｍ＋１の出力状態をハイインピーダンス状態にする。また、ＰＯＬ_２がローレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_１の出力状態をハイインピーダンス状態にする。

また、駆動装置１_ａは、ＰＯＬ_１がハイレベルの場合、奇数番目の電位出力端から画素値に応じた正極性電位を出力し、偶数番目の電位出力端から画素値に応じた負極性電位を出力する。また、ＰＯＬ_１がローレベルの場合、奇数番目の電位出力端から画素値に応じた負極性電位を出力し、偶数番目の電位出力端から画素値に応じた正極性電位を出力する。ただし、上記のように電位出力端Ｄ_１，Ｄ_ｍ＋１に関しては、ＰＯＬ_２のレベルに応じてハイインピーダンス状態とする。また、電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂに関しては、ハイインピーダンス状態のまま維持する。

ただし、駆動装置１_ａの構成は、第２の実施形態と異なる。図１９および図２０は、第３の実施形態の駆動装置１_ａの構成例を示す説明図である。第１の実施形態と同様の構成要素に関しては、図７および図８と同一の符号を付す。また、第２の実施形態と同様の構成要素に関しては、図１５および図１６と同一の符号を付す。

第３の実施形態における駆動装置１_ａは、シフトレジスタ６１と、第１ラッチ部６２と、出力切替部６７と、切替用第１スイッチ７２および切替用第２スイッチ７６（図１９において図示略。図２０参照。）と、第２ラッチ部６３_ａと、レベルシフタ６４_ａと、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。シフトレジスタ６１には、シフトレジスタ用スイッチ７１が設けられる。

シフトレジスタ６１およびシフトレジスタ用スイッチ７１は、第１および第２の実施形態と同様であり、説明を省略する。なお、シフトレジスタ用スイッチ７１は、左からａ番目の信号出力部のｃａｒｒｙ信号を、左からａ＋ｂ＋１番目の信号出力部に送るように設定されている。

また、第１ラッチ部６２も第１の実施形態と同様であり、詳細な説明を省略する。第３の実施形態では、第１ラッチ部６２の左から１番目からａ番目までの連続する各データ出力端Ｌ’_１〜Ｌ’_ａを第１の出力端群と記す。また、左からａ＋１番目からａ＋ｂ番目までの連続する各データ出力端Ｌ’_ａ＋１〜Ｌ’_ａ＋ｂを第２の出力端群と記す。また、左からａ＋ｂ＋１番目からｍ番目までの連続する各データ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍを第３の出力端群と記す。第１ラッチ部６２の信号入力端Ｌ_ａ＋１〜Ｌ_ａ＋ｂにはデータ読み込み指示信号が入力されないので、第２の出力端群は、データを出力せず、ソースラインの電位設定に寄与しない。第１の出力端群に属するデータ出力端の数はａ個であり、第２の出力端群に属するデータ出力端の数はｂ個であり、第３の出力端群に属するデータ出力端の数はｃ個である。そして、液晶表示パネル２０における１行分の画素の個数（換言すれば、１行分の画素電極２１の個数）をｎ個とすると、ｎ＝ａ＋ｃである。

本実施形態では、図２０に示すように、出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６は、第１ラッチ部６２の後段に設けられる。第１ラッチ部６２に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様は、第１の実施形態におけるボルテージフォロワ６６に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様と同様である。

すなわち、出力切替部６７における左から１番目からａ−１番目の入力端Ｉ_１〜Ｉ_ａ−１は、第１ラッチ部６２における左から１番目からａ−１番目の各データ出力端Ｌ’_１〜Ｌ’_ａ−１に順に接続されている。また、左からａ＋ｂ＋１番目からｍ番目の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍも、第１ラッチ部６２における左からａ＋ｂ＋１番目からｍ番目の各データ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍに順に接続されている。

また、切替用第１スイッチ７２の第１端子７３は、第１ラッチ部６２の左からａ番目のデータ出力端Ｌ’_ａに接続され、切替用第１スイッチ７２の第２端子７４は、出力切替部６７の左からａ番目の入力端Ｉ_ａに接続される。切替用第２スイッチ７６の第１端子７７は、出力切替部６７の左からａ＋ｂ番目の入力端Ｉ_ａ＋ｂに接続され、切替用第２スイッチ７６の第２端子７８は、第１ラッチ部６２の左からａ＋ｂ番目のデータ出力端Ｌ’_ａ＋ｂに接続される。また、切替用第１スイッチ７２の第３端子７５と、切替用第２スイッチ７６の第３端子７９とが接続されている。

ＰＯＬ_２のレベルに応じた出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の動作は第１の実施形態と同様である。

第２ラッチ部６３_ａは、第２の実施形態と同様である。第２ラッチ部６３_ａは、出力切替部６７の出力端Ｏ_１〜Ｏ_ｍ＋１に対応するｍ＋１個のデータ入力端Ｑ_１〜Ｑ_ｍ＋１と、ｍ＋１個のデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１とを備える。第２ラッチ部６３_ａは、左から１番目からａ番目までのデータ入力端Ｑ_１〜Ｑ_ａ、および、ａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１において、第１ラッチ部６２のｎ個のデータ出力端Ｌ’_１〜Ｌ’_ａおよびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍと接続状態になる出力切替部６７のｎ個の出力端に対応するｎ個のデータ入力端を介して、データを取り込む。この結果、第２ラッチ部６３_ａは、１行分のデータ（ｎ個分の画素のデータ）をまとめて第１ラッチ部６２から取り込む。第２ラッチ部６３_ａは、取り込んだデータを、データ取り込みに用いたデータ入力端に対応する各データ出力端から出力する。

ＰＯＬ_２がハイレベルのとき、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋに接続される。そして、切替用第１スイッチ７２の第１端子７３は第２端子７４に接続される。従って、第１ラッチ部６２のデータ出力端Ｌ’_１〜Ｌ’_ａは、出力切替部６７の出力端Ｏ_１〜Ｏ_ａと接続状態になる。同様に、第１ラッチ部６２のデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍは、出力切替部６７の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍと接続状態になる。従って、第２ラッチ部６３_ａは、例えば、第１ラッチ部６２のデータ出力端Ｌ’_１，入力端Ｉ_１，出力端Ｏ_１，第２ラッチ部６３_ａのデータ入力端Ｑ_１を介して、１画素分のデータを取り込む。また、他のデータ入力端Ｑ_２〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍにおいても同様にデータを取り込む。ただし、左からａ番目のデータ入力端Ｑ_ａにおいては、第１ラッチ部６２のデータ出力端Ｌ’_１，切替用第１スイッチ７２の第１端子７３および第２端子７４、入力端Ｉ_ａ，出力端Ｏ_ａ，第２ラッチ部６３_ａのデータ入力端Ｑ_ａを介してデータを取り込む。

このとき、第２ラッチ部６３_ａは、取り込んだデータをデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

ＰＯＬ_２がローレベルのとき、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋ＋１に接続される。そして、切替用第１スイッチ７２の第１端子７３は第３端子７５に接続され、切替用第２スイッチ７６の第１端子７３は第３端子７９に接続される。従って、第１ラッチ部６２のデータ出力端Ｌ’_１〜Ｌ’_ａ−１は、出力切替部６７の出力端Ｏ_２〜Ｏ_ａと接続状態になる。データ出力端Ｌ’_ａは、切替用第１スイッチ７２の第１端子７３および第３端子７５、切替用第２スイッチ７６の第３端子７９および第１端子７７、出力切替部６７の入力端Ｉ_ａ＋ｂを介して、出力端Ｏ_{ａ＋ｂ＋１}と接続状態になる。第１ラッチ部６２のデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍは、出力切替部６７の出力端Ｏ_{ａ＋ｂ＋２}〜Ｏ_ｍ＋１と接続状態になる。この結果、第２ラッチ部６３_ａは、例えば、第１ラッチ部６２のデータ出力端Ｌ’_１，入力端Ｉ_１，出力端Ｏ_２，第２ラッチ部６３_ａのデータ入力端Ｑ_２を介して、１画素分のデータを取り込む。また、他のデータ入力端Ｑ_３〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１においても同様にデータを取り込む。ただし、データ入力端Ｑ_ａにおいては、上記のように、データ出力端Ｌ’_ａは、切替用第１スイッチ７２の第１端子７３および第３端子７５、切替用第２スイッチ７６の第３端子７９および第１端子７７、出力切替部６７の入力端Ｉ_ａ＋ｂ、出力端Ｏ_{ａ＋ｂ＋１}を介してデータを取り込む。

このとき、第２ラッチ部６３_ａは、取り込んだデータをデータ出力端Ｑ’_２〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍ＋１から出力する。

従って、ＰＯＬ_２がハイレベルのときの第２ラッチ部６３_ａからのデータ出力、および、ＰＯＬ_２がローレベルのときの第２ラッチ部６３_ａからのデータ出力は、いずれも第２の実施形態と同様である。

また、レベルシフタ６４_ａ、Ｄ−Ａコンバータ６５_ａおよびボルテージフォロワ６６_ａは、第２の実施形態と同様であり、説明を省略する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。本実施形態のＰＯＬ_１，ＰＯＬ_２およびＳＴＢの出力態様は第２の実施形態と同様である（図１７、図１８参照）。

図１７を参照して、ＰＯＬ_１がハイレベルとなるフレームＡ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。以降、フレームＡ２において、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。他の各実施形態と同様に、ＰＯＬ２のレベルの切り替えは、ＳＴＢがハイレベルとなっているときに行う。

なお、前の選択期間において、第１ラッチ部６２は、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍにシフトレジスタ６１からデータ読み込み指示信号を順次入力され、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍ＋１の出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、第１ラッチ部６２から１行分のｎ個の画素のデータを取り込む。ここではＰＯＬ_２がハイレベルであるので、第２ラッチ部６３_ａは、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込む。そして、そのデータを出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍには、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍには、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３_ａは、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ２をローレベルに変化させる（図１７参照）。

そして、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、第１ラッチ部６２から１行分のｎ個の画素のデータを取り込む。ここではＰＯＬ_２がローレベルであるので、データ入力端Ｑ_２〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１を用いて、第１ラッチ部６２からデータを取り込む。そして、そのデータを出力端Ｑ’_２〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍ＋１から出力する。

レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１には、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_２〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，Ｔ’_５，・・・，Ｔ’_ａ−１，・・・Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位であり、左から偶数番目のソースラインは負極性電位である。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

以降、このフレームＡ２内で、上記の２行分の選択期間の動作を繰り返す。従って、このフレームＡ２における各画素の極性は図１１に示すようになる。

次に、図１８を参照して、ＰＯＬ_１がローレベルとなるフレームＢ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１をローレベルとし、ＰＯＬ_２をハイレベルに立ち上げる。以降、フレームＢ２において、ＰＯＬ_１はローレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

なお、前の選択期間において、第１ラッチ部６２は、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍ＋１の出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、第１ラッチ部６２から１行分のｎ個の画素のデータを取り込む。ここではＰＯＬ_２がハイレベルであるので、第２ラッチ部６３_ａは、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込む。そして、そのデータを出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍには、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍには、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは負極性電位となり、左から偶数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３_ａは、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ２をローレベルに変化させる（図１８参照）。

そして、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、第１ラッチ部６２から１行分のｎ個の画素のデータを取り込む。ここではＰＯＬ_２がローレベルであるので、データ入力端Ｑ_２〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１を用いて、第１ラッチ部６２からデータを取り込む。そして、そのデータを出力端Ｑ’_２〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍ＋１から出力する。

レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１には、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_２〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，Ｔ’_５，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは正極性電位であり、左から奇数番目のソースラインは負極性電位である。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

以降、このフレームＢ２内で、上記の２行分の選択期間の動作を繰り返す。従って、このフレームＢ２における各画素の極性は図１３に示すようになる。

駆動装置１_ａは、上記のフレームＡ２の動作と、フレームＢ２の動作とをフレーム毎に交互に行う。従って、各フレームにおいて、隣接する画素同士の極性は互いに逆極性となる。また、同じ画素であっても、極性はフレーム毎に変化する（図１１および図１３参照）。

また、各フレームにおいて、各ソースラインの電位は、Ｖ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第３の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_ａ＋１〜Ｄ_ａ＋ｂ）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

ここでは、駆動装置１（具体的には、第１ラッチ部６２）がシリアルに画素値を取り込む場合を例示したが、ＳＣＬＫの立ち上がりエッジ毎にＲ，Ｇ，Ｂの画素値をパラレルに取り込んでもよい。

［実施形態４］
本発明の第４の実施形態は、図１４と同様に表すことができる。すなわち、駆動装置１_ａが電源部４から電圧供給を受け、制御部３_ａの制御により、液晶表示パネル２０を駆動する。電源部４および液晶表示パネル２０は、第１および第２の実施形態と同様である。

制御部３_ａは第２の実施形態や第３の実施形態と同様である。すなわち、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１および第２の実施形態と同様である。

駆動装置１_ａと各ソースラインＳ_１〜Ｓ_ｎ＋１との接続態様に関しても、第２の実施形態や第３の実施形態と同様であり、説明を省略する。

駆動装置１_ａの動作は、第２の実施形態や第３の実施形態と同様である。すなわち、ＰＯＬ_２がハイレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_ｍ＋１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_ｍ＋１の出力状態をハイインピーダンス状態にする。また、ＰＯＬ_２がローレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_１の出力状態をハイインピーダンス状態にする。

また、駆動装置１_ａは、ＰＯＬ_１がハイレベルの場合、左から奇数番目の電位出力端から画素値に応じた正極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた負極性電位を出力する。また、ＰＯＬ_１がローレベルの場合、左から奇数番目の電位出力端から画素値に応じた負極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた正極性電位を出力する。ただし、上記のように電位出力端Ｄ_１，Ｄ_ｍ＋１に関しては、ＰＯＬ_２のレベルに応じてハイインピーダンス状態とする。また、電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂに関しては、ハイインピーダンス状態のまま維持する。

ただし、駆動装置１_ａの構成は、第２の実施形態や第３の実施形態と異なる。図２１および図２２は、第４の実施形態の駆動装置１_ａの構成例を示す説明図である。第１の実施形態と同様の構成要素に関しては、図７および図８と同一の符号を付す。また、第２の実施形態と同様の構成要素に関しては、図１５および図１６と同一の符号を付す。

第４の実施形態における駆動装置１_ａは、シフトレジスタ６１と、第１ラッチ部６２と、第２ラッチ部６３と、出力切替部６７と、切替用第１スイッチ７２および切替用第２スイッチ７６（図２１において図示略。図２２参照。）と、レベルシフタ６４_ａと、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。シフトレジスタ６１には、シフトレジスタ用スイッチ７１が設けられる。

シフトレジスタ６１およびシフトレジスタ用スイッチ７１は、第１から第３までの各実施形態と同様であり、説明を省略する。

第１ラッチ部６２も第１の実施形態と同様であり、詳細な説明を省略する。

第２ラッチ部６３も第１の実施形態と同様であり、詳細な説明を省略する。第４の実施形態では、第２ラッチ部６３の左から１番目からａ番目までの連続する各データ出力端Ｑ’_１〜Ｑ’_ａを第１の出力端群と記す。また、左からａ＋１番目からａ＋ｂ番目までの連続する各データ出力端Ｑ’_ａ＋１〜Ｑ’_ａ＋ｂを第２の出力端群と記す。また、左からａ＋ｂ＋１番目からｍ番目までの連続する各データ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍを第３の出力端群と記す。第２ラッチ部６３のデータ入力端Ｑ_ａ＋１〜Ｑ_ａ＋ｂからはデータを取り込まないので、第２の出力端群は、データを出力せず、ソースラインの電位設定に寄与しない。第１の出力端群に属するデータ出力端の数はａ個であり、第２の出力端群に属するデータ出力端の数はｂ個であり、第３の出力端群に属するデータ出力端の数はｃ個である。そして、液晶表示パネル２０における１行分の画素の個数をｎ個とすると、ｎ＝ａ＋ｃである。

本実施形態では、図２２に示すように、出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６は、第２ラッチ部６３の後段に設けられる。第２ラッチ部６３に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様は、第１の実施形態におけるボルテージフォロワ６６に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様と同様である。

すなわち、出力切替部６７における左から１番目からａ−１番目の入力端Ｉ_１〜Ｉ_ａ−１は、第２ラッチ部６３における左から１番目からａ−１番目の各データ出力端Ｑ’_１〜Ｑ’_ａ−１に順に接続されている。また、左からａ＋ｂ＋１番目からｍ番目の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍも、第２ラッチ部６３における左からａ＋ｂ＋１番目からｍ番目の各データ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍに順に接続されている。

また、切替用第１スイッチ７２の第１端子７３は、第２ラッチ部６３の左からａ番目のデータ出力端Ｑ’_ａに接続され、切替用第１スイッチ７２の第２端子７４は、出力切替部６７の左からａ番目の入力端Ｉ_ａに接続される。切替用第２スイッチ７６の第１端子７７は、出力切替部６７の左からａ＋ｂ番目の入力端Ｉ_ａ＋ｂに接続され、切替用第２スイッチ７６の第２端子７８は、第２ラッチ部６３の左からａ＋ｂ番目のデータ出力端Ｑ’_ａ＋ｂに接続される。また、切替用第１スイッチ７２の第３端子７５と、切替用第２スイッチ７６の第３端子７９とが接続されている。

ＰＯＬ_２のレベルに応じた出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の動作は第１の実施形態と同様である。

レベルシフタ６４_ａは、第２の実施形態と同様である。レベルシフタ６４_ａは、出力切替部６７の出力端Ｏ_１〜Ｏ_ｍ＋１に対応するｍ＋１個のデータ入力端Ｕ_１〜Ｕ_ｍ＋１と、ｍ＋１個のデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１とを備える。レベルシフタ６４_ａの左から１番目からａ番目までのデータ入力端Ｕ_１〜Ｕ_ａ、および、ａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１のうち、第２ラッチ部６３のｎ個のデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍと接続状態になる出力切替部６７のｎ個の出力端に対応するｎ個のデータ入力端に１行分のデータ（ｎ個の各画素値）が入力される。そして、レベルシフタ６４_ａは、入力されたデータに対してレベルシフトを行い、データが入力されたデータ入力端に対応する各データ出力端からレベルシフト後のデータを出力する。

ＰＯＬ_２がハイレベルのとき、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋに接続される。そして、切替用第１スイッチ７２の第１端子７３は第２端子７４に接続される。従って、第２ラッチ部６３のデータ出力端Ｑ’_１〜Ｑ’_ａは、出力切替部６７の出力端Ｏ_１〜Ｏ_ａと接続状態になる。同様に、第２ラッチ部６３のデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍは、出力切替部６７の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍと接続状態になる。従って、第２ラッチ部６３のデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力されたデータは、レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。なお、データ出力端Ｑ’_ａから出力されたデータは、切替用第１スイッチ７２の第１端子７３および第２端子７４、入力端Ｉ_ａ，出力端Ｏ_ａを経由して、データ入力端Ｕ_ａに入力される。

このとき、レベルシフタ６４_ａは、レベルシフト後のデータを、データ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

ＰＯＬ_２がローレベルのとき、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋ＋１に接続される。そして、切替用第１スイッチ７２の第１端子７３は第３端子７５に接続され、切替用第２スイッチ７６の第１端子７３は第３端子７９に接続される。従って、第２ラッチ部６３のデータ出力端Ｑ’_１〜Ｑ’_ａ−１は、出力切替部６７の出力端Ｏ_２〜Ｏ_ａと接続状態になる。データ出力端Ｑ’_ａは、切替用第１スイッチ７２の第１端子７３および第３端子７５、切替用第２スイッチ７６の第３端子７９および第１端子７７、出力切替部６７の入力端Ｉ_ａ＋ｂを介して、出力端Ｏ_{ａ＋ｂ＋１}と接続状態になる。第２ラッチ部６３のデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍは、出力切替部６７の出力端Ｏ_{ａ＋ｂ＋２}〜Ｏ_ｍ＋１と接続状態になる。この結果、第２ラッチ部６３のデータ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力されたデータは、レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１に入力される。なお、データ出力端Ｑ’_ａから出力されたデータは、切替用第１スイッチ７２の第１端子７３および第３端子７５、切替用第２スイッチ７６の第３端子７９および第１端子７７、出力切替部６７の入力端Ｉ_ａ＋ｂおよび出力端Ｏ_{ａ＋ｂ＋１}を経由して、データ入力端Ｕ_{ａ＋ｂ＋１}に入力される。

このとき、レベルシフタ６４_ａは、レベルシフト後のデータを、データ出力端Ｕ’_２〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

従って、ＰＯＬ_２がハイレベルのときのレベルシフタ６４_ａからのデータ出力、および、ＰＯＬ_２がローレベルのときのレベルシフタ６４_ａからのデータ出力は、いずれも第２の実施形態と同様である。

また、Ｄ−Ａコンバータ６５_ａおよびボルテージフォロワ６６_ａは、第２の実施形態と同様であり、説明を省略する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。本実施形態のＰＯＬ_１，ＰＯＬ_２およびＳＴＢの出力態様は第２の実施形態と同様である（図１７、図１８参照）。

図１７を参照して、ＰＯＬ_１がハイレベルとなるフレームＡ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。以降、フレームＡ２において、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

なお、前の選択期間において、第１ラッチ部６２は、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍにシフトレジスタ６１からデータ読み込み指示信号を順次入力され、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍ＋１の出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３は、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このとき、ＰＯＬ_２がハイレベルであるので、第２ラッチ部６３_ａが出力したデータは、レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。レベルシフタ６４_ａは、各データに対してレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３_ａは、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ_２をローレベルに変化させる（図１７参照）。

そして、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このとき、ＰＯＬ_２がローレベルであるので、第２ラッチ部６３_ａが出力したデータは、レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１に入力される。レベルシフタ６４_ａは、各データに対してレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_２〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１に入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，Ｔ’_５，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは負極性電位となり、左から奇数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

以降、このフレームＡ２内で、上記の２行分の選択期間の動作を繰り返す。従って、このフレームＡ２における各画素の極性は図１１に示すようになる。

次に、図１８を参照して、ＰＯＬ_１がローレベルとなるフレームＢ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１をローレベルとし、ＰＯＬ_２をハイレベルに立ち上げる。以降、フレームＢ２において、ＰＯＬ_１はローレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

なお、前の選択期間において、第１ラッチ部６２は、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍ＋１の出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このとき、ＰＯＬ_２がハイレベルであるので、第２ラッチ部６３_ａが出力したデータは、レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。レベルシフタ６４_ａは、各データに対してレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍには、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは負極性電位となり、左から偶数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３_ａは、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ_２をローレベルに変化させる（図１８参照）。

そして、ＳＴＢがローレベルになると、第２ラッチ部６３_ａは、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このとき、ＰＯＬ_２がローレベルであるので、第２ラッチ部６３_ａが出力したデータは、レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１に入力される。レベルシフタ６４_ａは、各データに対してレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_２〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１に入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，Ｔ’_５，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは正極性電位となり、左から奇数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

以降、このフレームＢ２内で、上記の２行分の選択期間の動作を繰り返す。従って、このフレームＢ２における各画素の極性は図１３に示すようになる。

駆動装置１_ａは、上記のフレームＡ２の動作と、フレームＢ２の動作とをフレーム毎に交互に行う。従って、各フレームにおいて、隣接する画素同士の極性は互いに逆極性となる。また、同じ画素であっても、極性はフレーム毎に変化する（図１１および図１３参照）。

また、各フレームにおいて、各ソースラインの電位は、Ｖ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第４の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_ａ＋１〜Ｄ_ａ＋ｂ）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

［実施形態５］
本発明の第５の実施形態は、図１４と同様に表すことができる。すなわち、駆動装置１_ａが電源部４から電圧供給を受け、制御部３_ａの制御により、液晶表示パネル２０を駆動する。電源部４および液晶表示パネル２０は、第１および第２の実施形態と同様である。

制御部３_ａは第２ないし第４の各実施形態と同様である。すなわち、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１ないし第４の各実施形態と同様である。

駆動装置１_ａと各ソースラインＳ_１〜Ｓ_ｎ＋１との接続態様に関しても、第２ないし第４の各実施形態と同様であり、説明を省略する。

駆動装置１_ａの動作は、第２ないし第４の実施形態と同様である。すなわち、ＰＯＬ_２がハイレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_ｍ＋１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_ｍ＋１の出力状態をハイインピーダンス状態にする。また、ＰＯＬ_２がローレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_１の出力状態をハイインピーダンス状態にする。

また、駆動装置１_ａは、ＰＯＬ_１がハイレベルの場合、左から奇数番目の電位出力端から画素値に応じた正極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた負極性電位を出力する。また、ＰＯＬ_１がローレベルの場合、左から奇数番目の電位出力端から画素値に応じた負極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた正極性電位を出力する。ただし、上記のように電位出力端Ｄ_１，Ｄ_ｍ＋１に関しては、ＰＯＬ_２のレベルに応じてハイインピーダンス状態とする。また、電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂに関しては、ハイインピーダンス状態のまま維持する。

ただし、駆動装置１_ａの構成は、第２ないし第４の各実施形態と異なる。図２３および図２４は、第５の実施形態の駆動装置１_ａの構成例を示す説明図である。第１の実施形態と同様の構成要素に関しては、図７および図８と同一の符号を付す。また、第２の実施形態と同様の構成要素に関しては、図１５および図１６と同一の符号を付す。

第５の実施形態における駆動装置１_ａは、シフトレジスタ６１と、第１ラッチ部６２と、第２ラッチ部６３と、レベルシフタ６４と、出力切替部６７と、切替用第１スイッチ７２および切替用第２スイッチ７６（図２３において図示略。図２４参照。）と、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。シフトレジスタ６１には、シフトレジスタ用スイッチ７１が設けられる。

シフトレジスタ６１およびシフトレジスタ用スイッチ７１は、第１から第４までの各実施形態と同様であり、説明を省略する。

第１ラッチ部６２および第２ラッチ部６３も第１の実施形態と同様であり、詳細な説明を省略する。

レベルシフタ６４も第１の実施形態と同様であり、詳細な説明を省略する。第５の実施形態では、レベルシフタ６４の左から１番目からａ番目までの連続する各データ出力端Ｕ’_１〜Ｕ’_ａを第１の出力端群と記す。また、左からａ＋１番目からａ＋ｂ番目までの連続する各データ出力端Ｕ’_ａ＋１〜Ｕ’_ａ＋ｂを第２の出力端群と記す。また、左からａ＋ｂ＋１番目からｍ番目までの連続する各データ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍを第３の出力端群と記す。レベルシフタ６４のデータ入力端Ｕ_ａ＋１〜Ｕ_ａ＋ｂにはデータが入力されないので、第２の出力端群は、データを出力せず、ソースラインの電位設定に寄与しない。第１の出力端群に属するデータ出力端の数はａ個であり、第２の出力端群に属するデータ出力端の数はｂ個であり、第３の出力端群に属するデータ出力端の数はｃ個である。そして、液晶表示パネル２０における１行分の画素の個数をｎ個とすると、ｎ＝ａ＋ｃである。

本実施形態では、図２４に示すように、出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６は、レベルシフタ６４の後段に設けられる。レベルシフタ６４に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様は、第１の実施形態におけるボルテージフォロワ６６に対する出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の接続態様と同様である。

すなわち、出力切替部６７における左から１番目からａ−１番目の入力端Ｉ_１〜Ｉ_ａ−１は、レベルシフタ６４における左から１番目からａ−１番目の各データ出力端Ｕ’_１〜Ｕ’_ａ−１に順に接続されている。また、左からａ＋ｂ＋１番目からｍ番目の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍも、レベルシフタ６４における左からａ＋ｂ＋１番目からｍ番目の各データ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍに順に接続されている。

また、切替用第１スイッチ７２の第１端子７３は、レベルシフタ６４の左からａ番目のデータ出力端Ｕ’_ａに接続され、切替用第１スイッチ７２の第２端子７４は、出力切替部６７の左からａ番目の入力端Ｉ_ａに接続される。切替用第２スイッチ７６の第１端子７７は、出力切替部６７の左からａ＋ｂ番目の入力端Ｉ_ａ＋ｂに接続され、切替用第２スイッチ７６の第２端子７８は、レベルシフタ６４の左からａ＋ｂ番目のデータ出力端Ｕ’_ａ＋ｂに接続される。また、切替用第１スイッチ７２の第３端子７５と、切替用第２スイッチ７６の第３端子７９とが接続されている。

ＰＯＬ_２のレベルに応じた出力切替部６７、切替用第１スイッチ７２および切替用第２スイッチ７６の動作は第１の実施形態と同様である。

Ｄ−Ａコンバータ６５_ａは、第２の実施形態と同様である。Ｄ−Ａコンバータ６５_ａは、出力切替部６７の出力端Ｏ_１〜Ｏ_ｍ＋１に対応するｍ＋１個のデータ入力端Ｔ_１〜Ｔ_ｍ＋１と、ｍ＋１個のデータ出力端Ｔ’_１〜Ｔ’_ｍ＋１とを備える。Ｄ−Ａコンバータ６５_ａの左から１番目からａ番目までのデータ入力端Ｔ_１〜Ｔ_ａ、および、ａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１のうち、レベルシフタ６４のｎ個のデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍと接続状態になる出力切替部６７のｎ個の出力端に対応するｎ個のデータ入力端に１行分のデータ（ｎ個の各画素値）が入力される。そして、Ｄ−Ａコンバータ６５_ａは、そのデータを、データに応じたアナログ電圧に変換し、データが入力されたデータ入力端に対応する各データ出力端から、データに応じた電位を出力する。

ＰＯＬ_２がハイレベルのとき、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋに接続される。そして、切替用第１スイッチ７２の第１端子７３は第２端子７４に接続される。従って、レベルシフタ６４のデータ出力端Ｕ’_１〜Ｕ’_ａは、出力切替部６７の出力端Ｏ_１〜Ｏ_ａと接続状態になる。同様に、レベルシフタ６４のデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍは、出力切替部６７の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍと接続状態になる。従って、レベルシフタ６４のデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力されたデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力される。なお、データ出力端Ｕ’_ａから出力されたデータは、切替用第１スイッチ７２の第１端子７３および第２端子７４、入力端Ｉ_ａ，出力端Ｏ_ａを経由して、データ入力端Ｔ_ａに入力される。

このとき、Ｄ−Ａコンバータ６５_ａは、データに応じた電位を、電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。

ＰＯＬ_２がハイレベルのとき、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋ＋１に接続される。そして、切替用第１スイッチ７２の第１端子７３は第３端子７５に接続され、切替用第２スイッチ７６の第１端子７３は第３端子７９に接続される。従って、レベルシフタ６４のデータ出力端Ｕ’_１〜Ｕ’_ａ−１は、出力切替部６７の出力端Ｏ_２〜Ｏ_ａと接続状態になる。データ出力端Ｕ’_ａは、切替用第１スイッチ７２の第１端子７３および第３端子７５、切替用第２スイッチ７６の第３端子７９および第１端子７７、出力切替部６７の入力端Ｉ_ａ＋ｂを介して、出力端Ｏ_{ａ＋ｂ＋１}と接続状態になる。レベルシフタ６４のデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍは、出力切替部６７の出力端Ｏ_{ａ＋ｂ＋２}〜Ｏ_ｍ＋１と接続状態になる。この結果、レベルシフタ６４のデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力されたデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１に入力される。なお、データ出力端Ｕ’_ａから出力されたデータは、切替用第１スイッチ７２の第１端子７３および第３端子７５、切替用第２スイッチ７６の第３端子７９および第１端子７７、出力切替部６７の入力端Ｉ_ａ＋ｂおよび出力端Ｏ_{ａ＋ｂ＋１}を経由して、データ入力端Ｔ_{ａ＋ｂ＋１}に入力される。

このとき、Ｄ−Ａコンバータ６５_ａは、データに応じた電位を、電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。

従って、ＰＯＬ_２がハイレベルのときのＤ−Ａコンバータ６５_ａからの電位出力、および、ＰＯＬ_２がローレベルのときのＤ−Ａコンバータ６５_ａからの電位出力は、いずれも第２の実施形態と同様である。

また、ボルテージフォロワ６６_ａは、第２の実施形態と同様であり、説明を省略する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。本実施形態のＰＯＬ_１，ＰＯＬ_２およびＳＴＢの出力態様は第２の実施形態と同様である（図１７、図１８参照）。

図１７を参照して、ＰＯＬ_１がハイレベルとなるフレームＡ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。以降、フレームＡ２において、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

なお、前の選択期間において、第１ラッチ部６２は、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍにシフトレジスタ６１からデータ読み込み指示信号を順次入力され、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍ＋１の出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３は、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このデータは、レベルシフタ６４のデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。レベルシフタ６４は、この１行分のｎ個の画素のデータに対してそれぞれレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

このとき、ＰＯＬ_２がハイレベルであるので、レベルシフタ６４が出力したデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６_ａは、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３_ａは、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ_２をローレベルに変化させる（図１７参照）。

そして、ＳＴＢがローレベルになると、第２ラッチ部６３は、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このデータは、レベルシフタ６４のデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。レベルシフタ６４は、この１行分のｎ個の画素のデータに対してそれぞれレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

このとき、ＰＯＬ_２がローレベルであるので、レベルシフタ６４が出力したデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１に入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６_ａは、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは負極性電位となり、左から奇数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

以降、このフレームＡ２内で、上記の２行分の選択期間の動作を繰り返す。従って、このフレームＡ２における各画素の極性は図１１に示すようになる。

次に、図１８を参照して、ＰＯＬ_１がローレベルとなるフレームＢ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行（奇数行）の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１をローレベルとし、ＰＯＬ_２をハイレベルに立ち上げる。以降、フレームＢ２において、ＰＯＬ_１はローレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

なお、前の選択期間において、第１ラッチ部６２は、信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍにシフトレジスタ６１からデータ読み込み指示信号を順次入力され、１行分のｎ個の画素のデータを読み込み、記憶している。

ＳＴＢがハイレベルになると、ＳＴＢがハイレベルになっている期間中、Ｄ−Ａコンバータ６５_ａは、各電位出力端Ｔ’_１〜Ｔ’_ｍ＋１の出力をハイインピーダンス状態にする。

次に、ＳＴＢがローレベルになると、第２ラッチ部６３は、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このデータは、レベルシフタ６４のデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。レベルシフタ６４は、この１行分のｎ個の画素のデータに対してそれぞれレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

このとき、ＰＯＬ_２がハイレベルであるので、レベルシフタ６４が出力したデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍに入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍから出力する。また、このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６_ａは、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは負極性電位となり、左から偶数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

また、第１行の選択期間中に、第１ラッチ部６２は、シフトレジスタ６１からの指示により１行分のデータを読み込む。

続いて、制御部３_ａは、ＳＴＢを立ち上げ、ＳＴＢがハイレベルとなっている期間内で、ＰＯＬ_２をローレベルに変化させる（図１８参照）。

そして、ＳＴＢがローレベルになると、第２ラッチ部６３は、データ入力端Ｑ_１〜Ｑ_ａおよびデータ入力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍを用いて、第１ラッチ部６２からデータを取り込み、データ出力端Ｑ’_１〜Ｑ’_ａおよびデータ出力端Ｑ’_{ａ＋ｂ＋１}〜Ｑ’_ｍから出力する。

このデータは、レベルシフタ６４のデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍに入力される。レベルシフタ６４は、この１行分のｎ個の画素のデータに対してそれぞれレベルシフトを行い、レベルシフト後のデータをデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍから出力する。

このとき、ＰＯＬ_２がローレベルであるので、レベルシフタ６４が出力したデータは、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａおよびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１に入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａおよび電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。また、このとき、ＰＯＬ_１はローレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた正極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａおよびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６_ａは、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは正極性電位となり、左から奇数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

以降、このフレームＢ２内で、上記の２行分の選択期間の動作を繰り返す。従って、このフレームＢ２における各画素の極性は図１３に示すようになる。

駆動装置１_ａは、上記のフレームＡ２の動作と、フレームＢ２の動作とをフレーム毎に交互に行う。従って、各フレームにおいて、隣接する画素同士の極性は互いに逆極性となる。また、同じ画素であっても、極性はフレーム毎に変化する（図１１および図１３参照）。

また、各フレームにおいて、各ソースラインの電位は、Ｖ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第５の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_ａ＋１〜Ｄ_ａ＋ｂ）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

［実施形態６］
本発明の第６の実施形態は、図１４と同様に表すことができる。すなわち、駆動装置１_ａが電源部４から電圧供給を受け、制御部３_ａの制御により、液晶表示パネル２０を駆動する。電源部４および液晶表示パネル２０は、第１および第２の実施形態と同様である。

制御部３_ａは第２ないし第５の各実施形態と同様である。すなわち、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１ないし第５の各実施形態と同様である。

駆動装置１_ａと各ソースラインＳ_１〜Ｓ_ｎ＋１との接続態様に関しても、第２ないし第５の各実施形態と同様であり、説明を省略する。

駆動装置１_ａの動作は、第２ないし第５の実施形態と同様である。すなわち、ＰＯＬ_２がハイレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_ｍ＋１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_ｍ＋１の出力状態をハイインピーダンス状態にする。また、ＰＯＬ_２がローレベルの場合、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１のうち、Ｄ_１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_１の出力状態をハイインピーダンス状態にする。

また、駆動装置１_ａは、ＰＯＬ_１がハイレベルの場合、左から奇数番目の電位出力端から画素値に応じた正極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた負極性電位を出力する。また、ＰＯＬ_１がローレベルの場合、左から奇数番目の電位出力端から画素値に応じた負極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた正極性電位を出力する。ただし、上記のように電位出力端Ｄ_１，Ｄ_ｍ＋１に関しては、ＰＯＬ_２のレベルに応じてハイインピーダンス状態とする。

なお、電位出力端Ｄ_ａ＋１〜Ｄ_ａ＋ｂは、ハイインピーダンス状態とするが、電位出力端Ｄ_ａ＋１，Ｄ_ａ＋ｂに関しては、データに応じた電位が設定されることがある。ただし、電位出力端Ｄ_ａ＋１，Ｄ_ａ＋ｂにソースラインは接続されていないので、電位出力端Ｄ_ａ＋１，Ｄ_ａ＋ｂによりソースラインの電位が設定されることはない。

駆動装置１_ａの構成は、第２ないし第５の各実施形態と異なる。図２５は、第６の実施形態の駆動装置１_ａの構成例を示す説明図である。第１の実施形態と同様の構成要素に関しては、図７および図８と同一の符号を付す。また、第２の実施形態と同様の構成要素に関しては、図１５と同一の符号を付す。

第６の実施形態における駆動装置１_ａは、シフトレジスタ６１と、出力切替部６７と、第１ラッチ部６２_ａと、第２ラッチ部６３_ａと、レベルシフタ６４_ａと、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。なお、本実施形態では、切替用第１スイッチ７２および切替用第２スイッチ７６（図８参照）は設けられない。

シフトレジスタ６１は、ｍ個の信号出力部を有し、信号出力部は、原則として、信号出力端からデータ読み込み指示信号を出力した後、隣の信号出力部にｃａｒｒｙ信号を送る。ただし、本実施形態のシフトレジスタ６１は、ｃａｒｒｙ信号制御用第１スイッチ８１（以下、単にスイッチ８１と記す。）と、ｃａｒｒｙ信号制御用第２スイッチ８２（以下、単にスイッチ８２と記す。）とを備える。スイッチ８１，８２により、ｃａｒｒｙ信号の授受の態様が規定される。

第６の実施形態では、シフトレジスタ６１における左から１番目からａ番目までの連続する各信号出力端を第１の出力端群と記す。また、左からａ＋１番目からａ＋ｂ番目までの連続する各信号出力端を第２の出力端群と記す。左からａ＋ｂ＋１番目からｍ番目までの連続する各信号出力端を第３の出力端群と記す。第１の出力端群に属するデータ出力端の数はａ個であり、第２の出力端群に属するデータ出力端の数はｂ個であり、第３の出力端群に属するデータ出力端の数はｃ個である。そして、液晶表示パネル２０における１行分の画素の個数（換言すれば、１行分の画素電極２１の個数）をｎ個とすると、ｎ＝ａ＋ｃである。

スイッチ８１は、左からａ−１番目の信号出力部がデータ読み込み指示信号を出力した後に、その信号出力部が送るｃａｒｒｙ信号を、左からａ番目およびａ＋ｂ番目の信号出力部に同時に送るか、あるいは、そのｃａｒｒｙ信号が他の信号出力部に送られないようにするかを切り替えるスイッチである。本実施形態では、スイッチ８１は、左からａ−１番目の信号出力部からのｃａｒｒｙ信号が左からａ番目およびａ＋ｂ番目の信号出力部に同時に送られるように設定される。

また、スイッチ８２は、左からａ番目の信号出力部がデータ読み込み指示信号を出力した後に、その信号出力部が送るｃａｒｒｙ信号を、左からａ＋１番目の信号出力部に送るか、あるいは、そのｃａｒｒｙ信号が他の信号出力部に送られないようにするかを切り替えるスイッチである。すなわち、通常駆動と中央部を使用しない中抜き駆動の２通りの駆動のいずれかを選択するスイッチである。本実施形態では、制御部３からの中抜き制御信号によって、左からａ番目の信号出力部のｃａｒｒｙ信号が他の信号出力部に送られないように、スイッチ８２は設定される。

従って、本実施形態のシフトレジスタ６１では、左から１番目からａ−１番目までの信号出力部においては、ｃａｒｒｙ信号が順次送られていき、信号出力部が順次、データ読み込み指示信号を出力していく。ａ−１番目までの信号出力部がデータ読み込み指示信号出力後に出力するｃａｒｙｙ信号は、スイッチ８１を介して、左からａ番目の信号出力部と、左からａ＋ｂ番目の信号出力部とに同時に送られる。従って、左からａ−１番目の信号出力部の次には、左からａ番目の信号出力部と左からａ＋ｂ番目の信号出力部とが同時に、データ読み込み指示信号を出力する。

そして、左からａ番目の信号出力部からのｃａｒｒｙ信号は他の信号出力部に送られないので、左からａ＋１番目からａ＋ｂ−１番目までの各信号出力部は、データ読み込み指示信号を出力しない。

また、左からａ＋ｂ番目の信号出力部がデータ読み込み指示信号を出力した後には、左からｍ番目の信号出力部まで順次、ｃａｒｒｙ信号が送られる。従って、左からａ＋ｂ番目の信号出力部からｍ番目までの信号出力部は、順次、データ読み込み指示信号を出力する。

出力切替部６７は、第１から第５までの各実施形態と同様である。本実施形態では、出力切替部６７の各入力端Ｉ_１〜Ｉ_ｍは、シフトレジスタ６１のｍ個の信号出力部が備える信号出力端に、順に接続されている。

第１ラッチ部６２_ａは、第２の実施形態における第１ラッチ部６２_ａと同様に、出力切替部６７のｍ＋１個の出力端に対応するｍ＋１個の信号入力端Ｌ_１〜Ｌ_ｍ＋１と、ｍ＋１個のデータ出力端Ｌ’_１〜Ｌ’_ｍ＋１とを備える。ｋを１からｍ＋１までの各値とすると、出力切替部６７における左からｋ番目の出力端は、対応する信号入力端Ｌ_ｋに接続される。

本実施形態において、第１ラッチ部６２_ａは、ｍ＋１個の信号入力端Ｌ_１〜Ｌ_ｍ＋１のうち、１つまたは複数の信号入力端にデータ読み込み指示信号が入力されると、１行分のｎ個の画素のデータ（画素値）のうち、データ読み込み指示信号が入力されたタイミングに応じた１つの画素のデータを読み込んで記憶する。１行分のｎ個の画素のデータは、データ読み込み指示信号の入力タイミングに合うように外部から順次送られる。

例えば、シフトレジスタ６１の左から１番目からａ−１番目の各信号出力端、および左からａ＋ｂ＋１番目からｍ番目までの各信号出力端に関しては、いずれも、他の信号出力端とはデータ読み込み指示信号の出力タイミングが異なる。従って、これらの信号出力端から出力されたデータ読み込み指示信号が、第１ラッチ部６２_ａの信号入力端に入力されるタイミングもそれぞれ異なり、第１ラッチ部６２_ａは、それらのデータ読み込み指示信号が入力される度に１つの画素のデータを読み込んで記憶する。そして、そのデータは、データ読み込み指示信号が入力された信号入力端に対応するデータ出力端から、第２ラッチ部６３_ａに取り込まれる。

また、シフトレジスタ６１の左からａ番目およびａ＋ｂ番目の信号出力端は同時にデータ読み込み指示信号する従って、第１ラッチ部６２_ａは、この２つのデータ読み込み指示信号を２つの信号入力端で同時に受ける。従って、第１ラッチ部６２_ａは、この信号入力タイミングに応じた１つの画素のデータを２つ重複して読み込み、記憶する。そして、そのデータは、その２つの信号入力端に対応する２つのデータ出力端から第２ラッチ部６３_ａに取り込まれる。例えば、信号入力部Ｌ_ａ，Ｌ_ａ＋ｂに同時にデータ読み込み指示信号が入力された場合、１行におけるａ番目の画素のデータを２つ重複して読み込み、記憶する。そして、そのデータは、データ出力端Ｌ’_ａ，Ｌ’_ａ＋ｂから第２ラッチ部６３_ａに取り込まれる。ここで、データの数に着目すると、出力切替部６７の入力端に入力されるデータの数はｎ＋１個となる。すなわち、１番目からａ番目までのデータの数（ａ個）と、ａ＋ｂ＋１番目からｍ番目までのデータの数（ｃ個）と、ａ＋ｂ番目に入力されるａ番目と同じデータの１つ分とを合わせたａ＋ｃ＋１＝ｎ＋１個となる。

第２ラッチ部６３_ａは、第２の実施形態と同様であり、ｍ＋１個のデータ入力端Ｑ_１〜Ｑ_ｍ＋１とｍ＋１個のデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１とを有する。第２ラッチ部６３_ａは、データ読み込み指示信号が入力された第１ラッチ部６２_ａの信号入力端に対応する第１ラッチ部６２_ａのデータ出力端およびそのデータ出力端に対応するデータ入力端を介して、データを第１ラッチ部６２_ａから取り込む。そして、データの取り込みに用いたデータ入力端に対応するデータ出力端からデータを出力する。例えば、第１ラッチ部６２_ａの信号入力端Ｌ_１にデータ読み込み指示信号が入力されることによって第１ラッチ部６２_ａが読み込んだデータに関して、第２ラッチ部６３_ａは、信号入力端Ｌ_１に対応するデータ出力端Ｌ’_１およびデータ入力端Ｑ_１を介して、第１ラッチ部６２_ａからデータを取り込む。そして、そのデータを、データ出力端Ｑ’_１から出力する。他のデータに関しても同様である。

レベルシフタ６４_ａは、第２の実施形態と同様であり、第２ラッチ部６３_ａのデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｕ_１〜Ｕ_ｍ＋１とｍ＋１個のデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１とを有する。そして、第２ラッチ部６３_ａのデータ出力端から出力されたデータは、レベルシフタ６４_ａにおける対応するデータ入力端に入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、そのデータ入力端に対応するデータ出力端から出力する。

Ｄ−Ａコンバータ６５_ａは、第２の実施形態と同様であり、レベルシフタのデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｔ_１〜Ｔ_ｍ＋１とｍ＋１個の電位出力端Ｔ’_１〜Ｔ’_ｍ＋１とを有する。レベルシフタ６４_ａのデータ出力端から出力されたデータは、Ｄ−Ａコンバータ６５_ａにおける対応するデータ入力端に入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、そのデータ入力端に対応する電位出力端から出力する。

なお、Ｄ−Ａコンバータ６５_ａに入力されるＰＯＬ_１と電位出力端から出力される電位の極性との関係は、第２の実施形態等と同様であり、説明を省略する。

ボルテージフォロワ６６_ａは、第２の実施形態等と同様であり、説明を省略する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。本実施形態のＰＯＬ_１，ＰＯＬ_２およびＳＴＢの出力態様は第２の実施形態と同様である（図１７、図１８参照）。

図１７を参照して、ＰＯＬ_１がハイレベルとなるフレームＡ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。フレームＡ２において、以降、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

シフトレジスタ６１は、左から１番目からａ番目、および左からａ＋ｂ番目からｍ番目までの各信号出力端からデータ読み込み指示信号を出力する。このとき、ＰＯＬ_２がハイレベルとなっているので、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋに接続される。従って、第１ラッチ部６２_ａの信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_ａ＋ｂ〜Ｌ_ｍにデータ読み込み指示信号が入力され、第１ラッチ部６２_ａは１行分のｎ画素のデータを読み込んで記憶する。ただし、シフトレジスタ６１における左からａ番目およびａ＋ｂ番目の信号出力端は、同時にデータ読み込み指示信号を出力するので、第１ラッチ部６２_ａの信号入力端Ｌ_ａ，Ｌ_ａ＋ｂには、同時にデータ読み込み指示信号が入力され、このとき、第１ラッチ部６２_ａは１行における左からａ番目の画素のデータを重複して読み込み、記憶する。

第１ラッチ部６２_ａに記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。具体的には、選択期間の切り替わり時にＳＴＢがハイレベルになり、さらにローレベルに切り替えられたときに、第２ラッチ部６３_ａは、１行分のデータを読み込む。第２ラッチ部６３_ａは、データ読み込み指示信号が入力された第１ラッチ部６２_ａの信号入力端に対応するデータ出力端Ｌ’_１〜Ｌ’_ａおよびデータ出力端Ｌ’_ａ＋ｂ〜Ｌ’_ｍと、第２ラッチ部６３_ａのデータ入力端Ｑ_１〜Ｑ_ａおよびデータ出力端Ｑ_ａ＋ｂ〜Ｑ_ｍとを介して、１行分のｎ個のデータを第１ラッチ部６２_ａから取り込む。このとき、データ入力端Ｑ_ａ，Ｑ_ａ＋ｂを用いて取り込んだデータは、同一の画素のデータであり、重複している。

レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_ａ＋ｂ〜Ｕ_ｍには、第２ラッチ部６３_ａから出力された各データが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_ａ＋ｂ〜Ｕ’_ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_ａ＋ｂ〜Ｔ_ｍには、レベルシフタ６４_ａから出力されたデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_ａ＋ｂ〜Ｔ’_ｍから出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_ａ＋ｂ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_ａ＋ｂ〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_ａ＋ｂ〜Ｄ_ｍから出力する。ただし、電位出力端Ｄ_ａ＋ｂにはソースラインが接続されていないので、電位出力端Ｄ_ａ＋ｂはソースラインの電位設定に用いられない。電位出力端Ｄ_ａは電位出力端Ｄ_ａ＋ｂと等しい電位を出力し、電位出力端Ｄ_ａに接続されたソースラインが、左からａ番目の画素電極の電位を設定する。

以上のような動作により、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

上記の説明では、ＰＯＬ_２がハイレベルとなっている時に第１ラッチ部が読み込んだデータに基づいて、各ソースラインに電位が設定される場合を示した。次に、ＰＯＬ_２がローレベルとなっている時に第１ラッチ部が読み込んだデータに基づいて、各ソースラインに電位が設定される場合を示す。

シフトレジスタ６１は、左から１番目からａ番目、および左からａ＋ｂ番目からｍ番目までの各信号出力端からデータ読み込み指示信号を出力する。このとき、ＰＯＬ_２がローレベルになっているので、出力切替部６７の各入力端Ｉ_ｋは、出力端Ｏ_ｋ＋１に接続される。従って、第１ラッチ部６２_ａの信号入力端Ｌ_２〜Ｌ_ａ＋１および信号入力端Ｌ_{ａ＋ｂ＋１}〜Ｌ_ｍ＋１にデータ読み込み指示信号が入力され、第１ラッチ部６２_ａは１行分のｎ画素のデータを読み込んで記憶する。ただし、シフトレジスタ６１における左からａ番目およびａ＋ｂ番目の信号出力端は、同時にデータ読み込み指示信号を出力するので、第１ラッチ部６２_ａの信号入力端Ｌ_ａ＋１，Ｌ_{ａ＋ｂ＋１}には、同時にデータ読み込み指示信号が入力され、このとき、第１ラッチ部６２_ａは１行における左からａ番目の画素のデータを重複して読み込み、記憶する。

第１ラッチ部６２_ａに記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。第２ラッチ部６３_ａは、データ読み込み指示信号が入力された第１ラッチ部６２_ａの信号入力端に対応するデータ出力端Ｌ’_２〜Ｌ’_ａ＋１およびデータ出力端Ｌ’_{ａ＋ｂ＋１}〜Ｌ’_ｍ＋１と、第２ラッチ部６３_ａのデータ入力端Ｑ_２〜Ｑ_ａ＋１およびデータ出力端Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１とを介して、１行分のｎ個のデータを第１ラッチ部６２_ａから取り込む。このとき、データ入力端Ｑ_ａ＋１，Ｑ_{ａ＋ｂ＋１}を用いて取り込んだデータは、同一の画素のデータであり、重複している。

レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａ＋１およびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１には、第２ラッチ部６３_ａから出力された各データが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_２〜Ｕ’_ａ＋１およびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａ＋１およびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力されたデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａ＋１および電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_ａ＋ｂ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，・・・，Ｔ’_ａ＋１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａ＋１およびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａ＋１および電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。ただし、電位出力端Ｄ_ａ＋１にはソースラインが接続されていないので、電位出力端Ｄ_ａ＋１はソースラインの電位設定に用いられない。電位出力端Ｄ_{ａ＋ｂ＋１}は電位出力端Ｄ_ａ＋１と等しい電位を出力し、電位出力端Ｄ_{ａ＋ｂ＋１}に接続されたソースラインが、左からａ番目の画素電極の電位を設定する。

以上のような動作により、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは負極性電位となり、左から奇数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

ＰＯＬ_２はＳＴＢの周期毎に切り替えられるので、フレームＡ２において、隣接する画素同士で極性は逆極性となる。

図１８は、制御部３_ａが駆動装置１_ａに対して出力するＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１８では、ＰＯＬ_１がローレベルとなるフレームＢ２における制御信号を示している。

フレームＢ２において、Ｄ−Ａコンバータ６５_ａにデータが入力されるまでの動作は、フレームＡ２と同様である。フレームＢ２では、ＰＯＬ_１がローレベルであることにより、Ｄ−Ａコンバータ６５_ａがデータに応じた電位として出力する電位の極性がフレームＡ２と反転する点のみが異なる。

よって、フレームＢ２においても、隣接する画素同士で極性は逆極性となる。

また、駆動装置１_ａは、フレームＡ２の動作とフレームＢ２の動作とを交互に繰り返すので、液晶表示パネル２０の各画素の極性はフレーム毎に反転する。

また、フレームＡ２，Ｂ２のいずれにおいても、上記のような動作により、各ソースラインの電位はＶ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第６の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_ａ＋１〜Ｄ_ａ＋ｂ）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

［実施形態７］
本発明の第７の実施形態は、図１４と同様に表すことができる。すなわち、駆動装置１_ａが電源部４から電圧供給を受け、制御部３_ａの制御により、液晶表示パネル２０を駆動する。電源部４および液晶表示パネル２０は、第１および第２の実施形態と同様である。

制御部３_ａは第２ないし第６の各実施形態と同様である。すなわち、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１ないし第６の各実施形態と同様である。

駆動装置１_ａと各ソースラインＳ_１〜Ｓ_ｎ＋１との接続態様に関しても、第２ないし第６の各実施形態と同様であり、説明を省略する。

駆動装置１_ａの動作は、第６の実施形態と同様である。ただし、駆動装置１_ａの構成は、第６の実施形態と異なる。図２６は、第７の実施形態の駆動装置１_ａの構成例を示す説明図である。第１の実施形態と同様の構成要素に関しては、図７および図８と同一の符号を付す。また、第２の実施形態と同様の構成要素に関しては、図１５と同一の符号を付す。

第７の実施形態における駆動装置１_ａは、シフトレジスタ６１と、信号経路制御スイッチ９１（以下、単にスイッチ９１と記す。）と、第１ラッチ部６２と、出力切替部６７と、第２ラッチ部６３_ａと、レベルシフタ６４_ａと、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。なお、本実施形態では、切替用第１スイッチ７２および切替用第２スイッチ７６（図８参照）は設けられない。

シフトレジスタ６１は、シフトレジスタ用スイッチ７１を有し、第１の実施形態と同様の動作を行う。すなわち、シフトレジスタ６１は、ｍ個の信号出力端を有するが、そのうち、左からａ＋１番目の信号出力端からａ＋ｂ番目までの信号出力端を抜かして、他の信号出力端から順次、データ読み込み指示信号が出力する。

スイッチ９１は、第１端子９２と第２端子９３と第３端子９４とを有する。そして、第１端子９２は、第２端子９３と第３端子９４のいずれか一方に接続される。本実施形態では、第１端子９２が第２端子９３に接続されるように設定される。第１端子９２は、第１ラッチ部６２の左からａ＋ｂ番目の信号入力端Ｌ_ａ＋ｂに接続される。第２端子９３は、シフトレジスタ６１における左からａ番目の信号出力端に接続される。なお、第３端子９４は、シフトレジスタ６１における左からａ＋ｂ番目の信号出力端に接続される。

また、シフトレジスタ６１における左から１番目からａ番目まで、および、ａ＋ｂ＋ａ番目からｍ番目までの信号出力端は、第１ラッチ部における左から１番目からａ番目まで、および、ａ＋ｂ＋ａ番目からｍ番目までの各信号入力端Ｌ_１〜Ｌ_ａおよびＬ_{ａ＋ｂ＋１}〜Ｌ_ｍに順に接続されている。

よって、シフトレジスタ６１における左からａ番目の信号出力端は、第１ラッチ部６２の信号入力端Ｌ_ａに接続されるとともに、スイッチ９１を介して信号入力端Ｌ_ａ＋ｂにも接続された状態となる。すなわち、シフトレジスタ６１における左からａ番目の信号出力端が出力したデータ読み込み指示信号は信号入力端Ｌ_ａ，信号入力端Ｌ_ａ＋ｂに同時に入力される。

第１ラッチ部６２は、第１の実施形態における第１ラッチ部６２と同様に、シフトレジスタ６１のｍ個の出力端に対応するｍ個の信号入力端Ｌ_１〜Ｌ_ｍと、ｍ個のデータ出力端Ｌ’_１〜Ｌ’_ｍとを備える。

本実施形態において、第１ラッチ部６２は、ｍ個の信号入力端Ｌ_１〜Ｌ_ｍのうち、１つまたは複数の信号入力端にデータ読み込み指示信号が入力されると、１行分のｎ個の画素のデータ（画素値）のうち、データ読み込み指示信号が入力されたタイミングに応じた１つの画素のデータを読み込んで記憶する。この点は、第６の実施形態における第１ラッチ部６２_ａと同様である。

例えば、第１ラッチ部６２の信号入力端Ｌ_ａ，Ｌ_ａ＋ｂには同時にデータ読み込み指示信号が入力される。従って、第１ラッチ部６２は、この信号入力タイミングに応じた１つの画素のデータを２つ重複して読み込み、記憶する。そして、そのデータは、データ出力端Ｌ’_ａ，Ｌ’_ａ＋ｂから第２ラッチ部６３_ａに取り込まれる。

信号入力端Ｌ_ａ，Ｌ_ａ＋ｂ以外の信号入力端には、個別のタイミングでデータ読み込み指示信号が入力される。

出力切替部６７は、第１から第６までの各実施形態と同様である。本実施形態では、出力切替部６７の各入力端Ｉ_１〜Ｉ_ｍは、第１ラッチ部６２のｍ個のデータ出力端Ｌ’_１〜Ｌ’_ｍに、順に接続されている。

第２ラッチ部６３_ａは、第２の実施形態と同様である。本実施形態では、出力切替部６７の出力端Ｏ_１〜Ｏ_ｍ＋１に個々に接続されるｍ＋１個のデータ入力端Ｑ_１〜Ｑ_ｍ＋１と、各データ入力端に対応するｍ＋１個のデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１とを有する。第２ラッチ部６３_ａは、データ読み込み信号が入力された各信号入力端に対応する第１ラッチ部のデータ出力端と接続状態になる出力切替部６７の出力端に接続されるデータ入力端を介して、第１ラッチ部のデータを読み込む。例えば、第１ラッチ部の信号入力端Ｌ_１にデータ読み込み信号が入力される。そして、信号入力端Ｌ_１に対応するデータ出力端Ｌ’_１は、出力切替部６７の入力端Ｉ_１を介して出力端Ｏ_１と接続状態になっているものとする。このとき、第２ラッチ部６３_ａは、その出力端Ｏ_１に対応するデータ入力端Ｑ_１および第１ラッチ部６２のデータ出力端Ｌ’_１を介して、データを取り込む。そして、そのデータを、データ入力端Ｑ_１に対応するデータ出力端Ｑ’_１から出力する。他のデータに関しても同様である。

レベルシフタ６４ａ、Ｄ−Ａコンバータ６５ａ、ボルテージフォロワ６６ａは、第２の実施形態や第６の実施形態と同様であり、説明を省略する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。本実施形態のＰＯＬ_１，ＰＯＬ_２およびＳＴＢの出力態様は第２の実施形態と同様である（図１７、図１８参照）。

図１７を参照して、ＰＯＬ_１がハイレベルとなるフレームＡ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。フレームＡ２において、以降、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

シフトレジスタ６１は、左から１番目からａ番目、および左からａ＋ｂ＋１番目からｍ番目までの各信号出力端からデータ読み込み指示信号を順次、出力する。このデータ読み込み指示信号は、第１ラッチ部６２の信号入力端Ｌ_１〜Ｌ_ａおよび信号入力端Ｌ_ａ＋ｂ〜Ｌ_ｍに順次、入力されていく。その結果、第１ラッチ部６２は１行分のｎ画素のデータを読み込んで記憶する。ただし、シフトレジスタ６１における左からａ番目の信号出力端から出力されたデータ読み込み指示信号は、第１ラッチ部６２の信号入力端Ｌ_ａ，Ｌ_ａ＋ｂに同時に入力される。このとき、第１ラッチ部６２は１行における左からａ番目の画素のデータを重複して読み込み、記憶する。ここで、データの数に着目すると、出力切替部６７の入力端に入力されるデータの数はｎ＋１個となる。すなわち、１番目からａ番目までのデータの数（ａ個）と、ａ＋ｂ＋１番目からｍ番目までのデータの数（ｃ個）と、ａ＋ｂ番目に入力されるａ番目と同じデータの１つ分とを合わせたａ＋ｃ＋１＝ｎ＋１個となる。

第１ラッチ部６２に記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。具体的には、選択期間の切り替わり時にＳＴＢがハイレベルになり、さらにローレベルに切り替えられたときに、第２ラッチ部６３_ａは、１行分のデータを読み込む。このとき、ＰＯＬ_２はハイレベルであり、出力切替部６７の入力端Ｉ_ｋはＯ_ｋに接続されている。よって、第２ラッチ部６３_ａは、第１ラッチ部６２のデータ出力端Ｌ’_１〜Ｌ’_ａ，Ｌ’_ａ＋ｂ〜Ｌ’_ｍおよび第２ラッチ部６３_ａのデータ入力端Ｑ_１〜Ｑ_ａ，Ｑ_ａ＋ｂ〜Ｑ_ｍを介して、１行分のｎ個のデータを第１ラッチ部６２から取り込む。このとき、データ入力端Ｑ_ａ，Ｑ_ａ＋ｂを用いて取り込んだデータは、同一の画素のデータであり、重複している。

レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_ａおよびデータ入力端Ｕ_ａ＋ｂ〜Ｕ_ｍには、第２ラッチ部６３_ａから出力された各データが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’_ａおよびデータ出力端Ｕ’_ａ＋ｂ〜Ｕ’_ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_ａおよびデータ入力端Ｔ_ａ＋ｂ〜Ｔ_ｍには、レベルシフタ６４_ａから出力されたデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’_ａおよび電位出力端Ｔ’_ａ＋ｂ〜Ｔ’_ｍから出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から奇数番目の電位出力端Ｔ’_１，Ｔ’_３，・・・，Ｔ’_ａ−１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ−１からは、データに応じた正極性電位を出力する。また、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_ａ＋ｂ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ_ａおよびデータ入力端Ｗ_ａ＋ｂ〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_ａおよび電位出力端Ｄ_ａ＋ｂ〜Ｄ_ｍから出力する。ただし、電位出力端Ｄ_ａ＋ｂにはソースラインが接続されていないので、電位出力端Ｄ_ａ＋ｂはソースラインの電位設定に用いられない。電位出力端Ｄ_ａは電位出力端Ｄ_ａ＋ｂと等しい電位を出力し、電位出力端Ｄ_ａに接続されたソースラインが、左からａ番目の画素電極の電位を設定する。

以上のような動作により、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

上記の説明では、ＰＯＬ_２がハイレベルとなっている時に第２ラッチ部が第１ラッチ部から取り込んだデータに基づいて、各ソースラインに電位が設定される場合を示した。次に、ＰＯＬ_２がローレベルとなっている時に第２ラッチ部が第１ラッチ部から取り込んだデータに基づいて、各ソースラインに電位が設定される場合を示す。

第１ラッチ部６２がデータを記憶するまでの動作は上記と同様であり、説明を省略する。

ＰＯＬ_２がローレベルである場合、第２ラッチ部６３_ａが第１ラッチ部６２から取り込むときに、出力切替部６７の入力端Ｉ_ｋはＯ_ｋ＋１に接続されている。
よって、第２ラッチ部６３_ａは、第１ラッチ部６２のデータ出力端Ｌ’_１〜Ｌ’_ａ，Ｌ’_ａ＋ｂ〜Ｌ’_ｍおよび第２ラッチ部６３_ａのデータ入力端Ｑ_２〜Ｑ_ａ＋１，Ｑ_{ａ＋ｂ＋１}〜Ｑ_ｍ＋１を介して、１行分のｎ個のデータを第１ラッチ部６２から取り込む。このとき、データ入力端Ｑ_ａ＋１，Ｑ_{ａ＋ｂ＋１}を用いて取り込んだデータは、同一の画素のデータであり、重複している。

レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_ａ＋１およびデータ入力端Ｕ_{ａ＋ｂ＋１}〜Ｕ_ｍ＋１には、第２ラッチ部６３_ａから出力された各データが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_２〜Ｕ’_ａ＋１およびデータ出力端Ｕ’_{ａ＋ｂ＋１}〜Ｕ’_ｍ＋１から出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_ａ＋１およびデータ入力端Ｔ_{ａ＋ｂ＋１}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力されたデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’_ａ＋１および電位出力端Ｔ’_{ａ＋ｂ＋１}〜Ｔ’_ｍ＋１から出力する。このとき、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、左から偶数番目の電位出力端Ｔ’_２，Ｔ’_４，・・・，Ｔ’_ａ，Ｔ’_{ａ＋ｂ＋２}，・・・Ｔ’_ｍからは、データに応じた負極性電位を出力する。また、左から奇数番目の電位出力端Ｔ’_３，・・・，Ｔ’_ａ＋１，Ｔ’_{ａ＋ｂ＋１}，・・・Ｔ’_ｍ＋１からは、データに応じた正極性電位を出力する。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ_ａ＋１およびデータ入力端Ｗ_{ａ＋ｂ＋１}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_ａ＋１および電位出力端Ｄ_{ａ＋ｂ＋１}〜Ｄ_ｍ＋１から出力する。ただし、電位出力端Ｄ_ａ＋１にはソースラインが接続されていないので、電位出力端Ｄ_ａ＋１はソースラインの電位設定に用いられない。電位出力端Ｄ_{ａ＋ｂ＋１}は電位出力端Ｄ_ａ＋１と等しい電位を出力し、電位出力端Ｄ_{ａ＋ｂ＋１}に接続されたソースラインが、左からａ番目の画素電極の電位を設定する。

以上のような動作により、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは負極性電位となり、左から奇数番目のソースラインは正極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

ＰＯＬ_２はＳＴＢの周期毎に切り替えられるので、フレームＡ２において、隣接する画素同士で極性は逆極性となる。

図１８は、制御部３_ａが駆動装置１_ａに対して出力するＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１８では、ＰＯＬ_１がローレベルとなるフレームＢ２における制御信号を示している。

フレームＢ２において、Ｄ−Ａコンバータ６５_ａにデータが入力されるまでの動作は、フレームＡ２と同様である。フレームＢ２では、ＰＯＬ_１がローレベルであることにより、Ｄ−Ａコンバータ６５_ａがデータに応じた電位として出力する電位の極性がフレームＡ２と反転する点のみが異なる。

よって、フレームＢ２においても、隣接する画素同士で極性は逆極性となる。

また、駆動装置１_ａは、フレームＡ２の動作とフレームＢ２の動作とを交互に繰り返すので、液晶表示パネル２０の各画素の極性はフレーム毎に反転する。

また、フレームＡ２，Ｂ２のいずれにおいても、上記のような動作により、各ソースラインの電位はＶ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第７の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_ａ＋１〜Ｄ_ａ＋ｂ）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

なお、第６の実施形態および第７の実施形態は、第１ラッチ部が画像のデータをシリアルに読み込む場合に適用される。

［実施形態８］
本発明の第８の実施形態は、図１４と同様に表すことができる。すなわち、駆動装置１_ａが電源部４から電圧供給を受け、制御部３_ａの制御により、液晶表示パネル２０を駆動する。電源部４および液晶表示パネル２０は、第１および第２の実施形態と同様である。なお、本実施形態で駆動される液晶表示パネル２０では、Ｒ（赤色）画素の列と、Ｇ（緑色）画素の列と、Ｂ（青色）画素の列が繰り返し並び、カラー表示を行うことができる。ただし、電位出力端とソースラインの接続については、後述する。

制御部３_ａは第２ないし第７の各実施形態と同様である。すなわち、制御部３_ａは、ＰＯＬ_１のレベルをフレーム毎に、ハイレベル、ローレベルに交互に変化させる。ＰＯＬ_１以外の制御信号（ＰＯＬ_２，ＳＴＢ，ＳＣＬＫ，ＳＴＨ等）の出力態様は、第１ないし第７の各実施形態と同様である。

駆動装置１_ａと各ソースラインＳ_１〜Ｓ_ｎ＋１との接続態様に関しても、第２ないし第７の各実施形態と同様である。なお、本実施形態においては、駆動装置１_ａの電位出力端Ｄ_１〜Ｄ_ｍ＋１（図１４参照）の数は、３の倍数に１を加えた値である。すなわち、ｍは３の倍数であるものとする。

駆動装置１_ａの動作は、第２ないし第７の実施形態と同様である。ただし、駆動装置１_ａが備える第１ラッチ部６２_ａ（後述の図２７参照）は、Ｒ，Ｇ，Ｂの画素の画素値を示すデータをパラレルに取り込む。すなわち、シフトレジスタ６１_ａ（後述の図２７参照）が１つのデータ読み込み指示信号を出力すると、第１ラッチ部６２_ａは、Ｒ，Ｇ，Ｂの３画素の画素値を表すデータ（３つのデータ）を同時に読み込む。また、後述するようにシフトレジスタ６１_ａは、ｍ／３個の信号出力端を有する。そして、ｍ／３個の信号出力端のうち、視認側から見て左から１番目からａ番目の連続する信号出力端を第１の出力端群と記す。また、左からａ＋１番目からａ＋ｂ番目までの連続する各信号出力端を第２の出力端群とする。また、左からａ＋ｂ＋１番目からｍ／３番目までの連続する各信号出力端を第３の出力端群とする。そして、第１の出力端群および第３の出力端群から順次、データ読み込み指示信号を出力し、第２の出力端群は、データ読み込み指示信号を出力しない。

そして、本実施形態では、第１の出力端群に属する信号出力端の数をａ個とし、第２の出力端群に属する信号出力端の数をｂ個とし、第３の出力端群に属する信号出力端の数をｃ個とする。また、１行当たりの画素数をｎとすると、１行にはＲ，Ｇ，Ｂの画素の組み合わせが並んでいるので、ｎは３の倍数である。そして、３・（ａ＋ｃ）＝ｎであるとする。また、ａ＋ｂ＋ｃ＝ｍ／３である。

本実施形態では、この前提の元で、駆動装置１_ａの左から１番目から３・ａ番目までの３・ａ個の電位出力端Ｄ_１〜Ｄ_３・ａは、それぞれ、ソースラインＳ_１〜Ｓ_３・ａに対して、順に接続されている。また、左から３・（ａ＋ｂ＋１）−２番目からｍ＋１番目までの３・ｃ＋１個の電位出力端Ｄ_{３・（ａ＋ｂ＋１）−２}〜Ｄ_ｍ＋１は、それぞれ、ソースラインＳ_３・ａ〜Ｓ_ｎ＋１に対して、順に接続されている。駆動装置１_ａの電位出力端Ｄ_１〜Ｄ_３・ａおよび位出力端Ｄ_{３・（ａ＋ｂ＋１）−２}〜Ｄ_ｍ＋１の数は、ソースラインの本数ｎ＋１と同数である。

駆動装置１_ａの動作は、他の実施形態と同様である。ただし、駆動装置１_ａは、ＰＯＬ_２がハイレベルの場合、電位出力端Ｄ_１〜Ｄ_３・ａおよび電位出力端Ｄ_{３・（ａ＋ｂ＋１）−２}〜Ｄ_ｍ＋１のうち、Ｄ_ｍ＋１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_ｍ＋１の出力状態をハイインピーダンス状態にする。また、ＰＯＬ_２がローレベルの場合、電位出力端Ｄ_１〜Ｄ_３・ａおよび電位出力端Ｄ_{３・（ａ＋ｂ＋１）−２}〜Ｄ_ｍ＋１のうち、Ｄ_１以外のｎ個の電位出力端から画素値に応じた電位を出力し、Ｄ_１の出力状態をハイインピーダンス状態にする。

また、駆動装置１_ａは、ＰＯＬ_１がハイレベルの場合、左から奇数番目の電位出力端から画素値に応じた正極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた負極性電位を出力する。また、ＰＯＬ_１がローレベルの場合、左から奇数番目の電位出力端から画素値に応じた負極性電位を出力し、左から偶数番目の電位出力端から画素値に応じた正極性電位を出力する。ただし、上記のように電位出力端Ｄ_１，Ｄ_ｍ＋１に関しては、ＰＯＬ_２のレベルに応じてハイインピーダンス状態とする。

なお、電位出力端Ｄ_３・ａ〜Ｄ_{３・（ａ＋ｂ）}の出力は、ＰＯＬ_１に依らず、ハイインピーダンス状態とする。

図２７は、第８の実施形態の駆動装置１_ａの構成例を示す説明図である。他の実施形態で説明した要素と同一の要素については、既に説明した要素と同一の符号を付し、詳細な説明を省略する。本実施形態の駆動装置１_ａは、シフトレジスタ６１_ａと、信号分岐部６９と、切替用第１スイッチ１０１と、切替用第２スイッチ１０２と、出力切替部６７と、第１ラッチ部６２_ａと、第２ラッチ部６３_ａと、レベルシフタ６４_ａと、Ｄ−Ａコンバータ６５_ａと、ボルテージフォロワ６６_ａとを備える。

前述のように、シフトレジスタ６１_ａは、ｍ／３個の信号出力端を備える。視認側から見て左側の信号出力端から順に、Ｃ_１〜Ｃ_ｍ／３と記すこととする。本実施形態では、第１の出力端群に属するａ個の信号出力端Ｃ_１〜Ｃ_ａ、および第３の出力端群に属するｃ個の信号出力端Ｃ_{ａ＋ｂ＋１}〜Ｃ_ｍ／３から、順次、データ読み込み指示信号を出力する。第２の出力端群に属するｂ個の信号出力端Ｃ_ａ＋１〜Ｃ_ａ＋ｂからはデータ読み込み指示信号を出力しない。

信号分岐部６９は、シフトレジスタの信号出力端Ｃ_１〜Ｃ_ｍ／３に個々に接続されるｍ／３個の信号入力端と、ｍ＋１個の信号出力端とを備え、１つの信号入力端に入力されたデータ読み込み指示信号を３つの信号出力端から出力する。信号分岐部６９が備える各信号入力端をＸ_１〜Ｘ_ｍ／３と記す。また、信号分岐部６９が備える各信号出力端をＹ_１〜Ｙ_ｍ＋１と記す。また、信号分岐部６９にはＰＯＬ_２が入力され、ＰＯＬ_２に応じてデータ読み込み指示信号を出力する信号出力端を切り替える。具体的には、ｉを１からｍ／３までの各値とし、信号分岐部６９における左からｉ番目の信号入力端をＸ_ｉとする。そして、ＰＯＬ_２がハイレベルであるならば、信号分岐部６９は、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ_{３・ｉ−２}，Ｙ_{３・ｉ−１}，Ｙ_３・ｉから出力する。一方、ＰＯＬ_２がローレベルであるならば、信号分岐部６９は、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ_{３・ｉ−１}，Ｙ_３・ｉ，Ｙ_{３・ｉ＋１}から出力する。

本実施形態の第１ラッチ部６２_ａは、１画素分のデータを取り込むラッチ回路９５をｍ＋１個有する。各ラッチ回路９５は、シフトレジスタ６１_ａからのデータ読み込み指示信号が入力される信号入力端子ＬＳと、データを読み込む端子Ｄと、第２ラッチ部６３_ａによるデータ読み出しに用いられる端子Ｑとを備える。各ラッチ回路９５は、信号入力端子ＬＳにデータ読み込み指示信号が入力されると、端子Ｄから１画素分のデータを読み込む。

信号分岐部６９の信号出力端Ｙ_１〜Ｙ_３・ａは、第１ラッチ部６２_ａにおける左から１番目から３・ａ番目までのラッチ回路の信号入力端子ＬＳに順番に接続される。また、信号分岐部６９の信号出力端Ｙ_{３・（ａ＋ｂ＋１）−１}〜Ｙ_ｍ＋１は、第１ラッチ部６２_ａにおける左から３・（ａ＋ｂ＋１）−１番目からｍ＋１番目までのラッチ回路の信号入力端子ＬＳに順番に接続される。

切替用第１スイッチ１０１は、第１端子１０２と、第２端子１０３と、第３端子１０４とを備える。切替用第１スイッチ１０１には、ＰＯＬ_２が入力され、ＰＯＬ_２がハイレベルの時には、第１端子１０２と第２端子１０３とを接続させ、ＰＯＬ_２がローレベルの時には、第１端子１０２と第３端子１０４とを接続させる。

切替用第２スイッチ１０５の動作は、切替用第１スイッチ１０１と同様である。すなわち、切替用第２スイッチ１０５は、第１端子１０６と、第２端子１０７と、第３端子１０８とを備える。そして、切替用第２スイッチ１０５にもＰＯＬ_２が入力され、ＰＯＬ_２がハイレベルの時には、第１端子１０６と第２端子１０７とを接続させ、ＰＯＬ_２がローレベルの時には、第１端子１０６と第３端子１０８とを接続させる。

信号分岐部６９の信号出力端Ｙ_{３・ａ＋１}には、切替用第１スイッチ１０１の第１端子１０２が接続され、第１ラッチ部６２_ａにおける左から３・ａ＋１番目のラッチ回路の信号入力端子ＬＳには、切替用第１スイッチ１０１の第２端子１０３が接続される。

また、信号分岐部６９の信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}には、切替用第２スイッチ１０５の第２端子１０７が接続され、第１ラッチ部６２_ａにおける左から３・（ａ＋ｂ＋１）−２番目のラッチ回路の信号入力端子ＬＳには、切替用第２スイッチ１０５の第１端子１０６が接続される。

そして、切替用第１スイッチ１０１の第３端子１０４と切替用第２スイッチ１０５の第３端子１０８とが接続されている。

従って、ＰＯＬ_２がハイレベルのときには、信号分岐部６９の信号出力端Ｘ_ａに入力されたデータ読み込み指示信号は、信号出力端Ｙ_{３・ａ−２}，Ｙ_{３・ａ−１}，Ｙ_３・ａから出力され、第１ラッチ部６２_ａにおける左から３・ａ−２番目、３・ａ−１番目、３・ａ番目のラッチ回路の端子ＬＳに入力される。なお、このとき、Ｙ_{３・ａ＋１}と、第１ラッチ部６２_ａにおける左から３・ａ＋１番目の端子ＬＳとは、切替用第１スイッチ１０１を介して接続されるが、信号出力端Ｘ_ａ＋１にはデータ読み込み指示信号は入力されないので、左から３・ａ＋１番目の端子ＬＳへの信号入力はない。

また、ＰＯＬ_２がハイレベルのとき、信号分岐部６９の信号出力端Ｘ_{（ａ＋ｂ＋１）}に入力されたデータ読み込み指示信号は、信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}，Ｙ_{３・（ａ＋ｂ＋１）−１}，Ｙ_{３・（ａ＋ｂ＋１）}から出力され、第１ラッチ部６２_ａにおける左から３・（ａ＋ｂ＋１）−２番目、３・（ａ＋ｂ＋１）−１番目、３・（ａ＋ｂ＋１）番目のラッチ回路の端子ＬＳに入力される。なお、信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}から、第１ラッチ部６２_ａにおける左から３・（ａ＋ｂ＋１）−２番目の端子ＬＳへの信号入力は、切替用第２スイッチ１０５を介して行われる。

ＰＯＬ_２がローレベルの時には、信号分岐部６９の信号出力端Ｘ_ａに入力されたデータ読み込み指示信号は、信号出力端Ｙ_{３・ａ−１}，Ｙ_３・ａ，Ｙ_{３・ａ＋１}から出力され、第１ラッチ部６２_ａにおける左から３・ａ−１番目、３・ａ番目、３・（ａ＋ｂ＋１）−２番目のラッチ回路の端子ＬＳに入力される。信号出力端Ｙ_{３・ａ＋１}から、第１ラッチ部６２_ａにおける左から３・（ａ＋ｂ＋１）−２番目のラッチ回路の端子ＬＳへの信号入力は、切替用第１スイッチ１０１の第１端子１０２、第３端子１０４、および切替用第２スイッチ１０５の第３端子１０８、第１端子１０６を介して行われる。

また、ＰＯＬ_２がローレベルのとき、信号分岐部６９の信号出力端Ｘ_{（ａ＋ｂ＋１）}に入力されたデータ読み込み指示信号は、信号出力端Ｙ_{３・（ａ＋ｂ＋１）−１}，Ｙ_{３・（ａ＋ｂ＋１）}，Ｙ_{３・（ａ＋ｂ＋１）＋１}から出力され、第１ラッチ部６２_ａにおける左から３・（ａ＋ｂ＋１）−１番目、３・（ａ＋ｂ＋１）番目、３・（ａ＋ｂ＋１）＋１番目のラッチ回路の端子ＬＳに入力される。

また、駆動装置１ａには、Ｒ画素の画素値を示すデータを供給（転送）するＲデータ用配線（赤色データ用配線）１１１と、Ｇ画素の画素値を示すデータを供給（転送）するＧデータ用配線（緑色データ用配線）１１２と、Ｂ画素の画素値を示すデータを供給（転送）するＢデータ用配線（緑色データ用配線）１１３とが設けられている。

出力切替部６７は、他の各実施形態における出力切替部６７と同様であり、ｍ個の入力端Ｉ_１〜Ｉ_ｍと、ｍ＋１個の出力端Ｏ_１〜Ｏ_ｍ＋１とを有する。入力端のうち、Ｉ_{３・ｋ−２}（具体的にはＩ_１，Ｉ_４，Ｉ_７・・・）は、Ｒデータ用配線（赤色データ用配線）１１１に接続される。同様に、入力端のうち、Ｉ_{３・ｋ−１}（具体的にはＩ_２，Ｉ_５，Ｉ_８・・・）は、Ｇデータ用配線１１２に接続される。また、入力端のうち、Ｉ_３・ｉ（具体的にはＩ_３，Ｉ_６，Ｉ_９・・・）は、Ｂデータ用配線１１３に接続される。

そして、出力切替部６７の各出力端Ｏ_１〜Ｏ_ｍ＋１は、第１ラッチ部６６内のｍ＋１個のラッチ回路の端子Ｄと一対一に接続される。

第２ラッチ部６３_ａは、第２の実施形態と同様であり、ｍ＋１個のラッチ回路９５に対応するｍ＋１個のデータ入力端Ｑ_１〜Ｑ_ｍ＋１とｍ＋１個のデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１とを有する。第２ラッチ部６３_ａは、データを読み込んで記憶ししている第１ラッチ部のラッチ回路からデータと取り込み、取り込んだデータを、データ取り込みに用いたデータ入力端に対応するデータ出力端から出力する。なお、第２ラッチ部６３_ａは、１行分のｎ個の画素のデータを記憶しているので、第２ラッチ部６３_ａは、ｎ個のラッチ回路においてデータを記憶する。第２ラッチ部６３_ａは、そのラッチ回路に対応するデータ入力端からデータを読み込み、そのデータ入力端に対応するデータ出力端から出力する。

レベルシフタ６４_ａは、第２の実施形態と同様であり、第２ラッチ部６３_ａのデータ出力端Ｑ’_１〜Ｑ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｕ_１〜Ｕ_ｍ＋１とｍ＋１個のデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１とを有する。そして、第２ラッチ部６３_ａのデータ出力端から出力されたデータは、レベルシフタ６４_ａにおける対応するデータ入力端に入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、そのデータ入力端に対応するデータ出力端から出力する。

Ｄ−Ａコンバータ６５_ａは、第２の実施形態と同様であり、レベルシフタのデータ出力端Ｕ’_１〜Ｕ’_ｍ＋１に対応するｍ＋１個のデータ入力端Ｔ_１〜Ｔ_ｍ＋１とｍ＋１個の電位出力端Ｔ’_１〜Ｔ’_ｍ＋１とを有する。レベルシフタ６４_ａのデータ出力端から出力されたデータは、Ｄ−Ａコンバータ６５_ａにおける対応するデータ入力端に入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、そのデータ入力端に対応する電位出力端から出力する。なお、Ｄ−Ａコンバータ６５_ａに入力されるＰＯＬ_１と電位出力端から出力される電位の極性との関係は、第２の実施形態等と同様であり、説明を省略する。

ボルテージフォロワ６６_ａは、第２の実施形態等と同様であり、説明を省略する。

次に、制御信号ＰＯＬ_１，ＰＯＬ_２の状態とソースライン対する設定電位について説明する。本実施形態のＰＯＬ_１，ＰＯＬ_２およびＳＴＢの出力態様は第２の実施形態と同様である（図１７、図１８参照）。

図１７を参照して、ＰＯＬ_１がハイレベルとなるフレームＡ２について説明する。制御部３_ａは、フレーム内で最初のＳＴＢの立ち上げを行う。また、制御部３_ａは、第１行の選択期間における制御として、ＳＴＢの立ち上げに併せて、ＰＯＬ_１，ＰＯＬ_２もハイレベルに立ち上げる。フレームＡ２において、以降、ＰＯＬ_１はハイレベルのまま維持される。また、ＰＯＬ_２は、ＳＴＢの周期毎に、ローレベル、ハイレベルに交互に変化する。

レベルシフタは、第１の出力端群に属する信号出力端Ｃ_１〜Ｃ_ａ、および第３の出力端群に属する信号出力端Ｃ_{ａ＋ｂ＋１}〜Ｃ_ｍ／３から、順次、データ読み込み信号を出力する。

このとき、ＰＯＬ_２はハイレベルであるので、信号分岐部６９は、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ_{３・ｉ−２}，Ｙ_{３・ｉ−１}，Ｙ_３・ｉから出力する。ただし、第２の出力端群に属する信号出力端Ｃ_ａ＋１〜Ｃ_ａ＋ｂはデータ読み込み信号を出力しないので、このｉに、ａ＋１からａ＋ｂまでの範囲の値は含まれない。この結果、３・（ａ＋ｃ）個（すなわちｎ個）のデータ読み込み指示信号が、信号分岐部６９の信号出力端Ｙ_１〜Ｙ_３・ａ、および信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}〜Ｙ_ｍから出力される。これらのデータ読み込み指示信号は、第１ラッチ部６２ａにおける左から１番目から３・ａ番目、および、３・（ａ＋ｂ＋１）−２番目からｍ番目までの各ラッチ回路の信号入力端ＬＳに入力される。なお、Ｙ_{３・（ａ＋ｂ＋１）−２}から出力されたデータ読み込み指示信号は、切替用第２スイッチ１０５を介して、左から３・（ａ＋ｂ＋１）−２番目のラッチ回路に入力される。

信号入力端ＬＳにデータ読み込み指示信号が入力された各ラッチ回路は、Ｒデータ用配線１１１、Ｇデータ用配線１１２、またはＢデータ用配線から１画素分のデータを読み込み、記憶する。

このとき、ＰＯＬ_２はハイレベルであり、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋに接続されている。従って、データ読み込み指示信号が入力された各ラッチ回路のうち、左から３・ｋ−２番目のラッチ回路は、Ｒデータ用配線１１１から１画素分のデータを読み込む。また、データ読み込み指示信号が入力された各ラッチ回路のうち、左から３・ｋ−１番目のラッチ回路は、Ｇデータ用配線１１２から１画素分のデータを読み込む。同様に、データ読み込み指示信号が入力された各ラッチ回路のうち、左から３・ｋ番目のラッチ回路は、Ｂデータ用配線１１３から１画素分のデータを読み込む。

第１ラッチ部６２_ａに記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。具体的には、選択期間の切り替わり時にＳＴＢがハイレベルになり、さらにローレベルに切り替えられたときに、第２ラッチ部６３_ａは、１行分のデータを読み込む。このとき、第２ラッチ部６３_ａは、データ読み込み指示信号が入力されてデータを記憶したラッチ回路に対応するデータ入力端Ｑ_１〜Ｑ_３・ａ、およびデータ入力端Ｑ_{３・（ａ＋ｂ＋１）−２}〜Ｑ_ｍを介して、第１ラッチ部６２_ａからデータを取り込み、そのデータ入力端に対応するデータ出力端Ｑ’_１〜Ｑ’_３・ａ、およびデータ出力端Ｑ’_{３・（ａ＋ｂ＋１）−２}〜Ｑ’_ｍから、そのデータを出力する。

すると、レベルシフタ６４_ａのデータ入力端Ｕ_１〜Ｕ_３・ａ、およびデータ出力端Ｕ_{３・（ａ＋ｂ＋１）−２}〜Ｕ_ｍに、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_１〜Ｕ’ _３・ａおよびデータ出力端Ｕ’ _{３・（ａ＋ｂ＋１）−２}〜Ｕ’ _ｍから出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_１〜Ｔ_３・ａおよびデータ入力端Ｔ_{３・（ａ＋ｂ＋１）−２}〜Ｔ_ｍには、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_１〜Ｔ’ _３・ａおよび電位出力端Ｔ’ _{３・（ａ＋ｂ＋１）−２}〜Ｔ’_ｍから出力する。他の電位出力端の出力はハイインピーダンス状態とする。

なお、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、データに応じた電位を出力する電位出力端のうち、左から奇数番目の電位出力端からの出力電位を正極性電位とし、左から偶数番目の電位出力端からの出力電位を負極性電位とする。

ボルテージフォロワ６６_ａの電位入力端Ｗ_１〜Ｗ _３・ａおよびデータ入力端Ｗ _{３・（ａ＋ｂ＋１）−２}〜Ｗ_ｍには、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_１〜Ｄ_３・ａおよび電位出力端Ｄ_{３・（ａ＋ｂ＋１）−２}〜Ｄ_ｍから出力する。

その結果、ｎ本のソースラインＳ_１〜Ｓ_ｎの電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て左側のソースラインと等電位になる。このとき、左から奇数番目のソースラインは正極性電位となり、左から偶数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から正極性、負極性、正極性、負極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_ｍ＋１に接続されているソースラインＳ_ｎ＋１は、画素電極の電位設定に用いられない。

上記の説明では、ＰＯＬ_２がハイレベルとなっている時に第１ラッチ部が読み込んだデータに基づいて、各ソースラインに電位が設定される場合を示した。次に、ＰＯＬ_２がローレベルとなっている時に第１ラッチ部が読み込んだデータに基づいて、各ソースラインに電位が設定される場合を示す。

レベルシフタは、第１の出力端群に属する信号出力端Ｃ_１〜Ｃ_ａ、および第３の出力端群に属する信号出力端Ｃ_{ａ＋ｂ＋１}〜Ｃ_ｍ／３から、順次、データ読み込み信号を出力する。この点は、前述の場合と同様である。

ここでは、ＰＯＬ_２はローレベルであるので、信号分岐部６９は、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ_{３・ｉ−１}，Ｙ_３・ｉ，Ｙ_{３・ｉ＋１}から出力する。ただし、第２の出力端群に属する信号出力端Ｃ_ａ＋１〜Ｃ_ａ＋ｂはデータ読み込み信号を出力しないので、このｉに、ａ＋１からａ＋ｂまでの範囲の値は含まれない。この結果、３・（ａ＋ｃ）個（すなわちｎ個）のデータ読み込み指示信号が、信号分岐部６９の信号出力端Ｙ_２〜Ｙ_３・ａ、および信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}〜Ｙ_ｍ＋１から出力される。これらのデータ読み込み指示信号は、第１ラッチ部６２ａにおける左から２番目から３・ａ番目、および、３・（ａ＋ｂ＋１）−２番目からｍ＋１番目までの各ラッチ回路の信号入力端ＬＳに入力される。なお、Ｙ_{３・ａ＋１}から出力されたデータ読み込み指示信号は、切替用第１スイッチ１０１および切替用第２スイッチ１０５を介して、左から３・（ａ＋ｂ＋１）−２番目のラッチ回路に入力される。

信号入力端ＬＳにデータ読み込み指示信号が入力された各ラッチ回路は、Ｒデータ用配線１１１、Ｇデータ用配線１１２、またはＢデータ用配線から１画素分のデータを読み込み、記憶する。

このとき、ＰＯＬ_２はローレベルであり、出力切替部６７の入力端Ｉ_ｋは出力端Ｏ_ｋ＋１に接続されている。従って、データ読み込み指示信号が入力された各ラッチ回路のうち、左から３・ｋ−１番目のラッチ回路は、Ｒデータ用配線１１１から１画素分のデータを読み込む。また、データ読み込み指示信号が入力された各ラッチ回路のうち、左から３・ｋ番目のラッチ回路は、Ｇデータ用配線１１２から１画素分のデータを読み込む。また、データ読み込み指示信号が入力された各ラッチ回路のうち、左から３・ｋ＋１番目のラッチ回路は、Ｂデータ用配線１１３から１画素分のデータを読み込む。

第１ラッチ部６２_ａに記憶された１行分の各画素のデータは、次の選択期間において、第２ラッチ部６３_ａによって読み込まれ、第２ラッチ部６３_ａから出力される。具体的には、選択期間の切り替わり時にＳＴＢがハイレベルになり、さらにローレベルに切り替えられたときに、第２ラッチ部６３_ａは、１行分のデータを読み込む。このとき、第２ラッチ部６３_ａは、データ読み込み指示信号が入力されてデータを記憶したラッチ回路に対応するデータ入力端Ｑ_２〜Ｑ_３・ａ、およびデータ入力端Ｑ_{３・（ａ＋ｂ＋１）−２}〜Ｑ_ｍ＋１を介して、第１ラッチ部６２_ａからデータを取り込み、そのデータ入力端に対応するデータ出力端Ｑ’_２〜Ｑ’_３・ａ、およびデータ出力端Ｑ’_{３・（ａ＋ｂ＋１）−２}〜Ｑ’_ｍ＋１から、そのデータを出力する。

すると、レベルシフタ６４_ａのデータ入力端Ｕ_２〜Ｕ_３・ａ、およびデータ出力端Ｕ_{３・（ａ＋ｂ＋１）−２}〜Ｕ_ｍ＋１に、第２ラッチ部６３_ａから出力された１行分のｎ個の画素のデータが入力される。レベルシフタ６４_ａは、そのデータに対してレベルシフトを行い、レベルシフト後のデータを、その各データ入力端に対応するデータ出力端Ｕ’_２〜Ｕ’ _３・ａおよびデータ出力端Ｕ’ _{３・（ａ＋ｂ＋１）−２}〜Ｕ’ _ｍ＋１から出力する。

そして、Ｄ−Ａコンバータ６５_ａのデータ入力端Ｔ_２〜Ｔ_３・ａおよびデータ入力端Ｔ_{３・（ａ＋ｂ＋１）−２}〜Ｔ_ｍ＋１には、レベルシフタ６４_ａから出力された１行分のｎ個の画素のデータが入力される。Ｄ−Ａコンバータ６５_ａは、そのデータに応じた電位を、その各データ入力端に対応する電位出力端Ｔ’_２〜Ｔ’ _３・ａおよび電位出力端Ｔ’ _{３・（ａ＋ｂ＋１）−２}〜Ｔ’_ｍ＋１から出力する。他の電位出力端の出力はハイインピーダンス状態とする。

なお、ＰＯＬ_１はハイレベルである。従って、Ｄ−Ａコンバータ６５_ａは、データに応じた電位を出力する電位出力端のうち、左から偶数番目の電位出力端からの出力電位を負極性電位とし、左から奇数番目の電位出力端からの出力電位を正極性電位とする。

ボルテージフォロワ６６_ａの電位入力端Ｗ_２〜Ｗ _３・ａおよびデータ入力端Ｗ _{３・（ａ＋ｂ＋１）−２}〜Ｗ_ｍ＋１には、Ｄ−Ａコンバータ６５_ａから出力された各電位が入力される。そして、ボルテージフォロワ６６は、その入力電位と等しい電位を、電位出力端Ｄ_２〜Ｄ_３・ａおよび電位出力端Ｄ_{３・（ａ＋ｂ＋１）−２}〜Ｄ_ｍ＋１から出力する。

その結果、ｎ本のソースラインＳ_２〜Ｓ_ｎ＋１の電位が設定され、選択行のｎ個の画素電極電位は、視認側から見て右側のソースラインと等電位になる。このとき、左から偶数番目のソースラインは正極性電位となり、左から奇数番目のソースラインは負極性電位となる。よって、選択行の画素の極性は、左側から負極性、正極性、負極性、正極性、・・・となる。なお、このとき、ハイインピーダンス状態となる電位出力端Ｄ_１に接続されているソースラインＳ_１は、画素電極の電位設定に用いられない。

ＰＯＬ_２はＳＴＢの周期毎に切り替えられるので、フレームＡ２において、隣接する画素同士で極性は逆極性となる。

図１８は、制御部３_ａが駆動装置１_ａに対して出力するＳＴＢ，ＰＯＬ_１およびＰＯＬ_２の変化の例を示す。図１８では、ＰＯＬ_１がローレベルとなるフレームＢ２における制御信号を示している。

フレームＢ２において、Ｄ−Ａコンバータ６５_ａにデータが入力されるまでの動作は、フレームＡ２と同様である。フレームＢ２では、ＰＯＬ_１がローレベルであることにより、Ｄ−Ａコンバータ６５_ａがデータに応じた電位として出力する電位の極性がフレームＡ２と反転する点のみが異なる。

よって、フレームＢ２においても、隣接する画素同士で極性は逆極性となる。

また、駆動装置１_ａは、フレームＡ２の動作とフレームＢ２の動作とを交互に繰り返すので、液晶表示パネル２０の各画素の極性はフレーム毎に反転する。

また、フレームＡ２，Ｂ２のいずれにおいても、上記のような動作により、各ソースラインの電位はＶ_ＣＯＭを跨いで変化することはない。よって、消費電力が抑えられる。

第８の実施形態においても、駆動装置の複数の電位出力端のうち、中央部分の電位出力端（上記の例ではＤ_{３・ａ＋１}〜Ｄ_{３・（ａ＋ｂ）}）をソースラインに接続させなくても、液晶表示パネル２０を駆動することができる。

なお、第８の実施形態は、第１ラッチ部がＲ，Ｇ，Ｂのデータをパラレルに読み込む場合に適用される。

また、上記の各実施形態を、図２８に例示する液晶表示パネル２０_ａの駆動に適用してもよい。なお、図２８において、図１に示す要素と同様の要素に関しては図１と同一の符号を付し、詳細な説明を省略する。液晶表示パネル２０_ａは、連続する複数の行を一つのグループとし、奇数番目のグループ内の各行の画素電極を左側のソースラインに接続させ、偶数番目のグループ内の各行の画素電極を右側のソースラインに接続させる構成となっている。

液晶表示パネル２０_ａは、画素電極の各列の左側にそれぞれソースラインを備えるとともに、１番右側の画素列の右側にもソースラインを備える。すなわち、ソースラインの数は、画素電極の列の数よりも１多い。また、隣り合うソースライン間に１列分の画素電極が配置されることになる。個々のソースラインＳ_１〜Ｓ_ｎ＋１と、駆動装置１との接続態様は、他の各実施形態と同様である。

液晶表示パネル２０_ａにおいて、画素電極２１のそれぞれの行を、連続する複数行毎に１つのグループとする。図２８では、連続する２つの行を１つのグループとする場合を示している。ただし、１つのグループとする行数は、２行とは限らず、例えば、連続する３行毎あるいは４行毎に１つのグループとしてもよい。１つのグループとする行数は、画素電極２１の行数をＮとした場合、Ｎ−１以下であればよい。

以下の説明では、連続する２行毎に１グループとする場合を例にする。よって、画素電極２１の第１行および第２行が１番目のグループとなり、第３行および第４行が２番目のグループとなる。以降の行も同様にグループに分けられる。

そして、奇数番目のグループ内の各行の各画素電極２１は、ＴＦＴ２２を介して左側のソースラインに接続される。奇数番目のグループでは、ＴＦＴ２２は、例えば、画素電極２１の左側に設けられる。ただし、ＴＦＴ２２の配置位置は、この位置に限定されず、任意でよい。

偶数番目のグループ内の各行の各画素電極２１は、ＴＦＴ２２を介して右側のソースラインに接続される。偶数番目のグループでは、ＴＦＴ２２は、例えば、画素電極２１の右側に設けられる。ただし、上記の場合と同様に、ＴＦＴの配置位置は、この位置に限定されず、任意でよい。

このような液晶表示パネル２０_ａに上記の各実施形態を適用する場合にも、制御部３，３_ａや駆動装置１，１_ａの動作は、既に説明した動作と同様である。ただし、図１０および図１２に示すように、ＰＯＬ_１，ＰＯＬ_２のレベルを選択期間毎に切り替える実施形態では、制御部は、１フレーム内で、グループ毎にＰＯＬ_１，ＰＯＬ_２のレベルをハイレベル、ローレベルに交互に切り替える。また、図１７および図１８に示すように、ＰＯＬ_１のレベルをフレーム毎に切り替え、ＰＯＬ_２のレベル選択期間毎に切り替える実施形態では、制御部は、１フレーム毎にＰＯＬ_１のレベルをハイレベル、ローレベルに交互に切り替え、１フレーム内でグループ毎にＰＯＬ_２のレベルをハイレベル、ローレベルに交互に切り替える。

このような構成であっても、既に説明した各実施形態と同様の効果が得られる。また、既に説明した各実施形態における液晶表示パネル２０は、図２８に示す液晶表示パネル２０_ａにおける個々のグループに属する行を１行だけとした場合に相当する。従って、各実施形態における液晶表示パネル２０は、図２８に示す液晶表示パネル２０_ａの態様の１つであるということができる。

本発明は、本発明は、アクティブマトリクス方式の液晶表示装置に好適に適用される。

１，１_ａ 駆動装置
３，３_ａ 制御部
４ 電源部
２０，２０_ａ 液晶表示パネル
６１，６１_ａ シフトレジスタ
６２，６２_ａ 第１ラッチ部
６３，６３_ａ 第２ラッチ部
６４，６４_ａ レベルシフタ
６５，６５_ａ Ｄ−Ａコンバータ
６６，６６_ａ ボルテージフォロワ
７１ シフトレジスタ用スイッチ７
７２，１０１ 切替用第１スイッチ
７６，１０５ 切替用第２スイッチ

Claims (13)

1. コモン電極と、マトリクス状に配置された複数の画素電極と、画素電極の列数よりも１多い数のソースラインとを備え、画素電極の各列は、隣り合うソースラインの間に配置され、画素電極の行を１行毎に、または、連続する複数行毎に１つのグループとした場合に、奇数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側のソースラインに接続され、偶数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定側とは反対側のソースラインに接続される液晶表示パネルを駆動する液晶表示パネルの駆動装置であって、
   ｍ個の入力端と、ｍ＋１個の出力端を有し、前記所定側からｋ番目の入力端をＩ_ｋとし、前記所定側からｋ番目およびｋ＋１番目の出力端をそれぞれＯ_ｋ、Ｏ_ｋ＋１とし、ｋを１からｍまでの各値としたときに、入力端Ｉ_ｋの接続先を規定する制御信号が第１のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させ、前記制御信号が第２のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋ＋１に接続させる出力切替部と、
   画素の行方向に並ぶｍ個の出力端を有し、前記ｍ個の出力端のうち、前記所定側から連続して並ぶ複数の出力端を第１の出力端群とし、第１の出力端群に続いて並ぶ複数の出力端を第２の出力端群とし、第２の出力端群に続いて並ぶ複数の出力端を第３の出力端群としたときに、第２の出力端群はソースラインに対する電位設定に寄与せずに、第１の出力端群および第３の出力端群から画素に関するデータまたは信号を出力する出力手段とを備え、
   １行分の画素の個数をｎとし、第１の出力端群に属する出力端の数をａとし、第２の出力端群に属する出力端の数をｂとし、第３の出力端群に属する出力端の数をｃとすると、ａ＋ｃ＝ｎであり、
   出力切替部の入力端に入力されるデータまたは信号の数はｎ個であり、
   出力切替部の入力端Ｉ_１〜Ｉ_ａ−１はそれぞれ第１の出力端群に属する前記所定側から１番目からａ−１番目までの出力端に接続され、入力端Ｉ_１〜Ｉ_ａ−１に入力されるデータまたは信号の数はａ−１個であり、出力切替部の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍはそれぞれ第３の出力端群に属する出力端に接続され、入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍに入力されるデータまたは信号の数はｃ個であり、
   出力手段の前記所定側からａ番目の出力端から出力されるデータまたは信号は出力切替部の入力端Ｉ_ａに入力されるか、あるいは、出力切替部の入力端Ｉ_ａ＋ｂに入力される
   ことを特徴とする液晶表示パネルの駆動装置。
2. 第１端子と第２端子と第３端子を有し、前記制御信号が第１のレベルである場合に、第１端子を第２端子に接続させ、前記制御信号が第２のレベルである場合に、第１端子を第３端子に接続させるスイッチを備え、
   当該スイッチの第３端子に出力手段の所定側からａ番目の出力端から出力されるデータまたは信号が供給され、
   当該スイッチの第１端子は出力切替部の入力端Ｉ_ａ＋ｂに接続され、当該スイッチの第２端子は、出力手段の前記所定側からａ＋ｂ番目の出力端に接続され、
   出力切替部の出力端Ｏ_１〜Ｏ_ａおよびＯ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１は、個々にソースラインに対応し、対応するソースラインまたは、対応するソースラインに続く経路に接続される
   請求項１に記載の液晶表示パネルの駆動装置。
3. 第１端子と第２端子と第３端子を有し、前記制御信号が第１のレベルである場合に、第１端子を第２端子に接続させ、前記制御信号が第２のレベルである場合に、第１端子を第３端子に接続させる他のスイッチをさらに備え、
   当該他のスイッチの第１端子は出力手段の所定側からａ番目の出力端に接続され、当該他のスイッチの第２端子は出力切替部の入力端Ｉ_ａに接続され、
   当該他のスイッチの第３端子は前記スイッチの第３端子に接続されている
   請求項２に記載の液晶表示パネルの駆動装置。
4. 出力手段は、１行分のｎ個の画素値を示すデータを画素値に応じた電位に変換し、第１の出力端群に属する各出力端および第３の出力端群に属する各出力端から、個々の画素における画素値に応じた電位を出力するＤ−Ａコンバータである
   請求項３に記載の液晶表示パネルの駆動装置。
5. 出力切替部の入力端Ｉ_１〜Ｉ_ａ−１は、それぞれ第１の出力端群に属する所定側から１番目からａ−１番目までの出力端にボルテージフォロワを介して接続され、出力切替部の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍは、それぞれ第３の出力端群に属する出力端にボルテージフォロワを介して接続され、
   前記他のスイッチの第１端子は、出力手段の前記所定側からａ番目の出力端にボルテージフォロワを介して接続される
   請求項４に記載の液晶表示パネルの駆動装置。
6. 出力手段は、ｍ個の出力端のうち、所定側から１番目からａ番目までの出力端、および前記所定側からａ＋ｂ＋１番目からｍ番目までの出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタであり、
   ｍ＋１個の信号入力端とｍ＋１個のデータ出力端とを有し、ｍ＋１個の信号入力端のうち、前記所定側から１番目からａ番目までの信号入力端および前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの信号入力端のうち、ｎ個の信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部と、
   ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、第１ラッチ部の前記ｎ個のデータ出力端および当該ｎ個のデータ出力端に対応するｎ個のデータ入力端を介して１行分の画素値を示すデータを取り込み、前記ｎ個のデータ入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータを出力する第２ラッチ部と、
   ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記データに対してレベルシフトを行い、前記ｎ個のデータ入力端に対応するｎ個のデータ出力端から出力するレベルシフタと、
   ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記ｎ個のデータ入力端に対応するｎ個の電位出力端から画素値に応じた電位を出力するＤ−Ａコンバータとを備え、
   出力切替部の出力端Ｏ_１〜Ｏ_ａは、第１ラッチ部の前記所定側から１番目からａ番目までの信号入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１は、第１ラッチ部の所定側からａ＋ｂ＋１番目からｍ＋１番目までの信号入力端に個々に接続され、
   Ｄ−Ａコンバータの前記所定側から１番目からａ番目までの電位出力端、および、前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される
   請求項３に記載の液晶表示パネルの駆動装置。
7. ｍ個の信号出力端を有し、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタを備え、
   出力手段は、ｍ個の信号入力端を有し、ｍ個の信号入力端のうち、前記所定側から１番目からａ番目までの信号入力端および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個の出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部であり、
   ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、第１ラッチ部の前記ｎ個の出力端と接続状態になる出力切替部のｎ個出力端に対応するｎ個のデータ入力端を介して１行分の画素値を示すデータを取り込み、前記ｎ個のデータ入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータを出力する第２ラッチ部と、
   ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記データに対してレベルシフトを行い、前記ｎ個のデータ入力端に対応するｎ個のデータ出力端から出力するレベルシフタと、
   ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記ｎ個のデータ入力端に対応するｎ個の電位出力端から画素値に応じた電位を出力するＤ−Ａコンバータとを備え、
   出力切替部の出力端Ｏ_１〜Ｏ_ａは、第２ラッチ部の前記所定側から１番目からａ番目までのデータ入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１は、第２ラッチ部の所定側からａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端に個々に接続され、
   Ｄ−Ａコンバータの前記所定側から１番目からａ番目までの電位出力端、および、前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される
   請求項３に記載の液晶表示パネルの駆動装置。
8. ｍ個の信号出力端を有し、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタと、
   ｍ個の信号入力端とｍ個のデータ出力端とを有し、ｍ個の信号入力端のうち、前記所定側から１番目からａ番目までの信号入力端および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部とを備え、
   出力手段は、ｍ個のデータ入力端を有し、前記所定側から１番目からａ番目までのデータ入力端および前記所定側からａ＋ｂ＋１番目からｍ番目までのデータ入力端によって第１ラッチ部から１行分の画素値を示すデータを取り込み、前記データを取り込んだｎ個のデータ入力端に対応するｎ個の出力端から１行分の画素値を示すデータを出力する第２ラッチ部であり、
   ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のｎ個の出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記データに対してレベルシフトを行い、前記ｎ個のデータ入力端に対応するｎ個のデータ出力端から出力するレベルシフタと、
   ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個のデータ出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記ｎ個のデータ入力端に対応するｎ個の電位出力端から画素値に応じた電位を出力するＤ−Ａコンバータとを備え、
   出力切替部の出力端Ｏ_１〜Ｏ_ａは、レベルシフタの前記所定側から１番目からａ番目までのデータ入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１は、レベルシフタの所定側からａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端に個々に接続され、
   Ｄ−Ａコンバータの前記所定側から１番目からａ番目までの電位出力端、および、前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される
   請求項３に記載の液晶表示パネルの駆動装置。
9. ｍ個の信号出力端を有し、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を順次出力するシフトレジスタと、
   ｍ個の信号入力端とｍ個のデータ出力端とを有し、ｍ個の信号入力端のうち、前記所定側から１番目からａ番目までの信号入力端および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端にデータ読み込み指示信号が順次入力される毎に、１画素分の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータの取り込みが行われる第１ラッチ部と、
   ｍ個のデータ入力端とｍ個のデータ出力端とを有し、前記所定側から１番目からａ番目までのデータ入力端および前記所定側からａ＋ｂ＋１番目からｍ番目までのデータ入力端によって第１ラッチ部から１行分の画素値を示すデータを取り込み、前記データを取り込んだｎ個のデータ入力端に対応するｎ個のデータ出力端から１行分の画素値を示すデータを出力する第２ラッチ部とを備え、
   出力手段は、ｍ個のデータ入力端を有し、前記所定側から１番目からａ番目までのデータ入力端および前記所定側からａ＋ｂ＋１番目からｍ番目までのデータ入力端によって第２ラッチ部から１行分の画素値を示すデータを取り込み、前記データに対してレベルシフトを行い、データを取り込んだｎ個のデータ入力端に対応するｎ個の出力端から１行分の画素値を示すレベルシフト後のデータを出力するレベルシフタであり、
   ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのｎ個の出力端に対応するｎ個のデータ入力端から１行分の画素値を示すデータを取り込み、前記ｎ個のデータ入力端に対応するｎ個の出力端から画素値に応じた電位を出力するＤ−Ａコンバータを備え、
   出力切替部の出力端Ｏ_１〜Ｏ_ａは、Ｄ−Ａコンバータの前記所定側から１番目からａ番目までのデータ入力端に個々に接続され、出力切替部の出力端Ｏ_{ａ＋ｂ＋１}〜Ｏ_ｍ＋１は、Ｄ−Ａコンバータの所定側からａ＋ｂ＋１番目からｍ＋１番目までのデータ入力端に個々に接続され、
   Ｄ−Ａコンバータの前記所定側から１番目からａ番目までの電位出力端、および、前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続される
   請求項３に記載の液晶表示パネルの駆動装置。
10. コモン電極と、マトリクス状に配置された複数の画素電極と、画素電極の列数よりも１多い数のソースラインとを備え、画素電極の各列は、隣り合うソースラインの間に配置され、画素電極の行を１行毎に、または、連続する複数行毎に１つのグループとした場合に、奇数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側のソースラインに接続され、偶数番目のグループの各行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定側とは反対側のソースラインに接続される液晶表示パネルを駆動する液晶表示パネルの駆動装置であって、
    ｍ個の入力端と、ｍ＋１個の出力端を有し、前記所定側からｋ番目の入力端をＩ_ｋとし、前記所定側からｋ番目およびｋ＋１番目の出力端をそれぞれＯ_ｋ、Ｏ_ｋ＋１とし、ｋを１からｍまでの各値としたときに、入力端Ｉ_ｋの接続先を規定する制御信号が第１のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させ、前記制御信号が第２のレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋ＋１に接続させる出力切替部と、
    画素の行方向に並ぶｍ個の出力端を有し、前記ｍ個の出力端のうち、前記所定側から連続して並ぶ複数の出力端を第１の出力端群とし、第１の出力端群に続いて並ぶ複数の出力端を第２の出力端群とし、第２の出力端群に続いて並ぶ複数の出力端を第３の出力端群としたときに、第２の出力端群はソースラインに対する電位設定に寄与せずに、第１の出力端群および第３の出力端群から画素に関するデータまたは信号を出力する出力手段とを備え、
    １行分の画素の個数をｎとし、第１の出力端群に属する出力端の数をａとし、第２の出力端群に属する出力端の数をｂとし、第３の出力端群に属する出力端の数をｃとすると、ａ＋ｃ＝ｎであり、
    出力切替部の入力端に入力されるデータまたは信号の数はｎ＋１個であり、
    出力切替部の入力端Ｉ_１〜Ｉ_ａはそれぞれ第１の出力端群に属する前記所定側から１番目からａ番目までの出力端に接続され、入力端Ｉ_１〜Ｉ_ａに入力されるデータまたは信号の数はａ個であり、出力切替部の入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍはそれぞれ第３の出力端群に属する出力端に接続され、入力端Ｉ_{ａ＋ｂ＋１}〜Ｉ_ｍに入力されるデータまたは信号の数はｃ個であり、
    出力手段の前記所定側からａ＋ｂ番目の出力端から出力され出力切替部の入力端Ｉ_ａ＋ｂに入力されるデータまたは信号は、出力手段の前記所定側からａ番目の出力端から出力され出力切替部の入力端Ｉ_ａに入力されるデータまたは信号と同一である
    ことを特徴とする液晶表示パネルの駆動装置。
11. 出力手段は、ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端、および前記所定側からａ＋ｂ番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を出力するシフトレジスタであり、
    出力切替部のｍ個の入力端は、前記シフトレジスタのｍ個の信号出力端に個々に接続され、
    出力切替部の出力端Ｏ_１〜Ｏ_ｍ＋１に個々に接続されるｍ＋１個の信号入力端と、当該信号入力端に対応するｍ＋１個のデータ出力端とを有し、ｍ＋１個の信号入力端のうち、１つまたは複数の信号入力端にデータ読み込み指示信号に入力されると、１行分の画素のうち、データ読み込み指示信号の入力タイミングに応じた１つの画素の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するデータ出力端から、記憶しているデータの取り込みが行われる第１ラッチ部と、
    ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、データ読み込み指示信号が入力された第１ラッチ部の信号入力端に対応する第１ラッチ部のデータ出力端および当該データ出力端に対応するデータ入力端を介して、第１ラッチ部からデータを取り込み、データの取り込みに用いたデータ入力端に対応するデータ出力端からデータを出力する第２ラッチ部と、
    ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のデータ出力端に対応するデータ入力端からデータを取り込み、当該データに対してレベルシフトを行い、前記データ入力端に対応するデータ出力端からレベルシフト後のデータを出力するレベルシフタと、
    ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのデータ出力端に対応するデータ入力端から前記データを取り込み、前記データ入力端に対応する電位出力端から前記データに応じた電位を出力するＤ−Ａコンバータとを備え、
    Ｄ−Ａコンバータにおける前記所定側から１番目からａ番目までの電位出力端、および前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの各電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続され、
    シフトレジスタは、前記所定側から１番目からａ−１番目までの信号出力端から順次、データ読み込み指示信号を出力し、前記所定側からａ−１番目の信号出力端からデータ読み込み指示信号を出力すると、前記所定側からａ番目およびａ＋ｂ番目の信号出力端から同時にデータ読み込み指示信号を出力し、ａ番目およびａ＋ｂ番目の信号出力端から同時にデータ読み込み指示信号を出力した後、前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から順次、データ読み込み指示信号を出力する
    請求項１０に記載の液晶表示パネルの駆動装置。
12. ｍ個の信号出力端を有し、前記ｍ個の信号出力端のうち、所定側から１番目からａ番目までの信号出力端、および前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から、１画素分の画素値の読み込みを指示するデータ読み込み指示信号を出力するシフトレジスタと、
    ｍ個の信号入力端とｍ個データ出力端を有し、前記ｍ個の信号入力端のうち、１つまたは複数の信号入力端にデータ読み込み指示信号に入力されると、１行分の画素のうち、データ読み込み指示信号の入力タイミングに応じた１つの画素の画素値を示すデータを読み込んで記憶し、データ読み込み指示信号が入力された各信号入力端に対応するデータ出力端から、記憶しているデータの取り込みが行われる第１ラッチ部と備え、
    出力切替部のｍ個の入力端は、第１ラッチ部のｍ個のデータ出力端に個々に接続され、
    出力切替部の出力端Ｏ_１〜Ｏ_ｍ＋１に個々に接続されるｍ＋１個のデータ入力端と、当該データ入力端に対応するｍ＋１個のデータ出力端とを有し、データ読み込み指示信号が入力された各信号入力端に対応する第１ラッチ部のデータ出力端と接続状態になる出力切替部の出力端に接続されるデータ入力端を介して、第１ラッチ部からデータを取り込み、前記データ入力端に対応するデータ出力端から画素値を示すデータを出力する第２ラッチ部と、
    ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のデータ出力端に対応するデータ入力端からデータを取り込み、当該データに対してレベルシフトを行い、前記データ入力端に対応するデータ出力端からレベルシフト後のデータを出力するレベルシフタと、
    ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのデータ出力端に対応するデータ入力端から前記データを取り込み、前記データ入力端に対応する電位出力端から前記データに応じた電位を出力するＤ−Ａコンバータとを備え、
    Ｄ−Ａコンバータにおける前記所定側から１番目からａ番目までの電位出力端、および前記所定側からａ＋ｂ＋１番目からｍ＋１番目までの各電位出力端は、個々にソースラインに対応し、対応するソースラインにボルテージフォロワを介して接続され、
    シフトレジスタの前記所定側から１番目からａ−１番目までの信号出力端は、第１ラッチ部の前記所定側から１番目からａ−１番目までの信号入力端に個々に接続され、シフトレジスタの前記所定側からａ番目の信号出力端は、第１ラッチ部の前記所定側からａ番目およびａ＋ｂ番目の信号入力端に接続され、シフトレジスタの前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端は、第１ラッチ部の前記所定側からａ＋ｂ＋１番目からｍ番目までの信号入力端に個々に接続され、
    シフトレジスタは、前記所定側から１番目からａ番目までの信号出力端から順次、データ読み込み指示信号を出力し、続いて、前記所定側からａ＋ｂ＋１番目からｍ番目までの信号出力端から順次、データ読み込み指示信号を出力する
    請求項１０に記載の液晶表示パネルの駆動装置。
13. コモン電極と、マトリクス状に配置された複数の画素電極と、画素電極の列数よりも１多い数のソースラインとを備え、画素電極の列数は３の倍数であり、赤色画素の列と、緑色画素の列と、青色画素の列とが繰り返し並び、画素電極の各列は、隣り合うソースラインの間に配置され、奇数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち所定側のソースラインに接続され、偶数番目の行の画素電極は、その画素電極の両側に存在するソースラインのうち前記所定側とは反対側のソースラインに接続される液晶表示パネルを駆動する液晶表示パネルの駆動装置であって、
    画素の画素値を示すデータの読み込みを指示するデータ読み込み指示信号の信号入力端と、前記信号入力端にデータ読み込み指示信号が入力されると１画素分の画素値を示すータを読み込むデータ読み込み端子と、前記データの出力端子とを有するラッチ回路がｍ＋１個並べて配置された第１ラッチ部と、
    ｍ／３個のデータ読み込み指示信号の信号出力端を有し、前記ｍ／３個の信号出力端のうち、前記所定側から連続して並ぶ複数の信号出力端を第１の出力端群とし、第１の出力端群に続いて並ぶ複数の信号出力端を第２の出力端群とし、第２の出力端群に続いて並ぶ前記所定側から最も遠い信号出力端までの各信号出力端を第３の出力端群としたときに、第２の出力端群からはデータ読み込み指示信号を出力せずに、第１の出力端群および第３の出力端群からデータ読み込み指示信号を出力するシフトレジスタと、
    シフトレジスタのｍ／３の信号出力端に対応するｍ／３個の信号入力端と、ｍ＋１個の信号出力端を備え、当該ｍ個の信号出力端を前記所定側からＹ_１〜Ｙ_ｍ＋１とし、前記所定側からｉ番目の信号入力端をＸ_ｉとし、ｉを１からｍ／３までの各値としたときに、所定の制御信号がハイレベルならば、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ _３ｉ−２ ，Ｙ _３ｉ−１ ，Ｙ_３・ｉから出力し、所定の制御信号がローレベルならば、信号入力端Ｘ_ｉに入力されたデータ読み込み指示信号を信号出力端Ｙ _３ｉ−１ ，Ｙ_３・ｉ，Ｙ _３ｉ＋１ から出力する信号分岐部と、
    第１端子と第２端子と第３端子を有し、前記制御信号がハイレベルである場合に、第１端子を第２端子に接続させ、前記制御信号がローレベルである場合に、第１端子を第３端子に接続させる第１スイッチと、
    第１端子と第２端子と第３端子を有し、前記制御信号がハイレベルである場合に、第１端子を第２端子に接続させ、前記制御信号がローレベルである場合に、第１端子を第３端子に接続させる第２スイッチと、
    ｍ個の入力端と、ｍ＋１個の出力端を有し、前記所定側からｋ番目の入力端をＩ_ｋとし、前記所定側からｋ番目およびｋ＋１番目の出力端をそれぞれＯ_ｋ、Ｏ_ｋ＋１とし、ｋを１からｍまでの各値としたときに、入力端Ｉ_ｋの接続先を規定する制御信号がハイレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋに接続させ、前記制御信号がローレベルである場合には、入力端Ｉ_ｋを出力端Ｏ_ｋ＋１に接続させる出力切替部と、
    ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、第１ラッチ部のデータを記憶しているラッチ回路に対応するデータ入力端を介して、第１ラッチ部からデータを取り込み、前記データ入力端に対応するデータ出力端から出力する第２ラッチ部と、
    ｍ＋１個のデータ入力端とｍ＋１個のデータ出力端とを有し、画素値を示すデータを出力する第２ラッチ部のデータ出力端に対応するデータ入力端からデータを取り込み、当該データに対してレベルシフトを行い、前記データ入力端に対応するデータ出力端からレベルシフト後のデータを出力するレベルシフタと、
    ｍ＋１個のデータ入力端とｍ＋１個の電位出力端とを有し、画素値を示すデータを出力するレベルシフタのデータ出力端に対応するデータ入力端から前記データを取り込み、前記データ入力端に対応する電位出力端から前記データに応じた電位を出力するＤ−Ａコンバータと、
    赤色画素の画素値を示すデータを供給する赤色データ用配線と、
    緑色画素の画素値を示すデータを供給する緑色データ用配線と、
    青色画素の画素値を示すデータを供給する青色データ用配線とを備え、
    １行分の画素の個数をｎとし、第１の出力端群に属する信号出力端の数をａとし、第２の出力端群に属する信号出力端の数をｂとし、第３の出力端群に属する信号出力端の数をｃとすると、３・（ａ＋ｃ）＝ｎであり、
    信号分岐部の信号出力端Ｙ_１〜Ｙ_３・ａは、前記所定側から１番目から３・ａ番目までの各ラッチ回路の信号入力端に接続され、信号分岐部の信号出力端Ｙ_{３・（ａ＋ｂ＋１）−１}〜Ｙ_ｍ＋１は、前記所定側から３・（ａ＋ｂ＋１）−１番目からｍ＋１番目までの各ラッチ回路の信号入力端に接続され、
    第１スイッチの第１端子は、信号分岐部の信号出力端Ｙ _３ａ＋１ に接続され、第１スイッチの第２端子は、前記所定側から３・ａ＋１番目のラッチ回路の信号出力端に接続され、
    第２のスイッチの第１端子は、前記所定側から３・（ａ＋ｂ＋１）−２番目のラッチ回路の信号入力端に接続され、第２のスイッチの第２端子は、信号分岐部の信号出力端Ｙ_{３・（ａ＋ｂ＋１）−２}に接続され、
    第１スイッチの第３端子と第２スイッチの第３端子とが接続され、
    出力切替部の各入力端は、前記所定側の入力端から順番に、赤色データ用配線、緑色データ用配線、青色データ用配線の順に接続され、
    出力切替部の各出力端は、前記所定側の出力端から順に、各ラッチ回路のデータ読み込み端子に接続され、
    Ｄ−Ａコンバータにおける前記所定側から１番目から３・ａ番目までの電位出力端、および前記所定側から３・（ａ＋ｂ＋１）−２番目からｍ＋１番目までの電位出力端は、個々に、ｎ＋１本のソースラインに、前記所定側から順番に接続される
    ことを特徴とする液晶表示パネルの駆動装置。

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