JP2013015845A - シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置 - Google Patents
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Abstract
【解決手段】複数のステージを含み、ステージの奇数番目及び偶数番目にそれぞれ第1及び第2クロック信号が入力されて、各ステージに対応するスキャンラインを駆動する駆動信号を出力するシフトレジスタの駆動方法において、第1電源電圧に相応する第1ハイレベルの第1又は第2クロック信号をステージに提供し、第1ハイレベルより大きな第2ハイレベルの第2電源電圧を生成してステージに提供し、第1又は第2クロック信号のデュティ期間に現ステージに接続されたスキャンラインをプルアップさせる駆動信号を生成し、直後ステージの駆動信号に応答して、現ステージの駆動信号をローレベルにダウンさせて現ステージに接続されたスキャンラインにローレベルにダウンされた駆動信号を提供し、現ステージの駆動信号をローレベルに所定時間維持することを含むシフトレジスタ駆動方法。
【選択図】図34
Description
a−Si TFT LCDは大面積が容易であり、収率が高くて主にノートブックPC、LCDモニター、HDTVなどの大画面ディスプレイ装置に適用される。
図1に示すように、poly−Si TFT LCDはピクセルアレイが形成されたガラス基板10上にデータ駆動回路12及びゲート駆動回路14を形成し、端子部16と集積プリント回路基板20をフィルムケーブル18に接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
即ち、a−Si TFT LCDでは、a−Si 工程の長所である高い生産性にもかかわらず、poly−Si TFT LCDでの費用側面と薄い(Slim)構造の面で不利である。
本発明の他の目的は、シフトレジスタを備える液晶表示装置を提供することにある。
本発明の別の目的は、大画面、高解像度のa−Si TFT LCDに適用可能であるシフトレジスタ駆動方法を提供することにある。
さらに、シフトレジスタを構成する各ステージに独立的にキャリーを発生するキャリーバッファを内蔵することにより、大画面、高解像度のTFT LCDに適用時に臨界電圧(Vth)に鈍感なシフトレジスタを提供する。即ち、シフトレジスタの臨界電圧(Vth)散布による誤動作を防止することができるので、相対的に広い温度環境で信頼性を高めることができる。
さらにまた、生産時に臨界電圧(Vth)散布に対しても鈍感になって収率高いシフトレジスタを提供することができる。
図3は本発明によるa−Si TFT 液晶表示装置の分解斜視図を示す。
図3に示すように、液晶表示装置100は、液晶表示パネルアセンブリ110バックライトアセンブリ120、シャーシ130及びカバー140を含む。
バックライトアセンブリ120は、ランプアセンブリ122、導光板124、光学シート126、反射板128及びモールドフレーム129を含むことからなる。
図4に示すように、本発明のTFT基板112a上には、表示セルアレイ回路150、データ駆動回路160、ゲート駆動回路170、データ駆動回路外部接続端子162、163、ゲート駆動回路外部接続端子部169がTFT工程時に共に形成される。
表示セルアレイ回路150はコラム方向に延びられたm個のデータライン(DL1〜DLm)とロー方向に延びられたn個のゲートライン(GL1〜GLn)を含む。
データラインとゲートラインの各交差点にはスイッチングトランジスタ(ST)が形成される。スイッチングトランジスタ(STi)のドレインはデータライン(DLi)に接続され、ゲートはゲートライン(GLi)に接続される。スイッチングトランジスタ(STi)のソースは透明画素電極(PE)に接続される。透明画素電極(PE)とカラーフィルタ基板112bに形成された透明共通電極(CE)の間に液晶(LC)が位置することになる。
これにより、透明画素電極(PE)と透明共通電極(CE)間に印加された電圧により液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
各データラインブロック(BLi)は、66個のデータ入力端子により構成された外部入力端子163に66個の入力端子が共通に接続され、対応する66個のデータラインに66個の出力端子が接続される。また、シフトレジスタ164の8個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
したがって、528個のデータラインは、66個ずつ8個のブロックに分割され、シフトレジスタ164の8個のブロック選択信号により順次に各ブロックが選択される。
シフトレジスタ164は、3端子の外部接続端子162を通じて第1クロック(CKH)、第2クロック(CKHB)、ブロック選択開始信号(STH)が提供される。シフトレジスタ164の出力端子は各々対応するラインブロックのブロック選択端子に接続される。
したがって、各ステージの出力信号(ゲートライン駆動信号)が順次にアクティブ区間(即ち、ハイ状態)を有して発生されるので、各出力信号のアクティブ区間で対応されるデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ(SRH9)は前ステージ(SRH8)の制御端子(CT)に制御信号を提供するためのものである。
図6に示すように、前述した図4のゲート駆動回路170は一つのシフトレジスタにより構成され、前述したシフトレジスタは複数のステージ(SRC1〜SRC192、ダミーステージ)が縦続接続される。即ち、各ステージの出力端子(OUT)が次ステージの入力端子(IN)に接続される。ステージはゲートラインに対応する192個のステージ(SRC1〜SRC192)と一つのダミーステージ(SRC193)により構成される。各ステージは入力端子(IN)、出力端子(OUT)、制御端子(CT)、クロック入力端子(CKH)、第1電源電圧端子(VSS)、第2電源電圧端子(VDD)を有する。
各ステージの出力信号(GOUT1〜GOUT192)は、対応される各ゲートラインに接続される。奇数番目ステージ(SRC1、SRC3、...)には第1クロック(CKV)が提供され、偶数番目ステージ(SRC2、SRC4、...)には第2クロック(CKVB)が提供される。ここで、第1クロック(CKV)と第2クロック(CKVB)は互いに反対される位相を有する。また、第1クロックと第2クロックのデュティ期間は16.6/192msの期間になる。
したがって、データ駆動回路のシフトレジスタ164のクロックのデュティ期間に比べて、ゲート駆動回路のシフトレジスタ164のクロックのデュティ期間は約8倍以上になる。
したがって、各ステージの出力信号が順次にアクティブ区間(ハイ状態)を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
図7に示すように、シフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174を含む。
プルアップ部171は、パワークロック入力端子(CKV)にドレインが接続され、第1ノード(N1)にゲートが接続され、出力端子(GOUT[N])にソースが接続された第1NMOSトランジスタ(M1)により構成される。
プルアップ駆動部173は、キャパシタ(C)、第3乃至第5トランジスタ(M3〜M5)により構成される。キャパシタ(C)は第1ノード(N1)と出力端子(GOUT[N])間に接続される。第3トランジスタ(M3)はドレインが第2電源電圧(VON)に接続され、ゲートが入力端子(IN)、即ち前ステージの出力信号(GOUT[N−1])に接続され、ソースが第1ノード(N1)に接続される。第4トランジスタ(M4)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。第5トランジスタ(M5)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。ここで、第3トランジスタ(M3)のサイズは第5トランジスタ(M5)のサイズより2倍程度大きく形成される。
以上で説明したように、アレイ基板が配置されるガラス上のシフトレジスタにはスキャン開始信号(STV)と共に第1及び第2パワークロック(CKV、CKVB)が供給され、ゲート駆動回路として動作を実行する。
図9に示すように、前述したシフトレジスタは入力される2Hを1周期にして、第1パワークロック(CKV)又は第1パワークロック(CKV)に位相が反転する第2パワークロック(CKVB)のうちのいずれか一つの印加を受けて、複数のゲート信号(GOUT1、GOUT2、GOUT3、...)をTFT−LCDゲートラインに順次に出力する。ここで、第1及び第2パワークロック(CKV、CKVB)はa−TFTを駆動するためにタイミングコントローラ(図示せず)の出力である0〜3V振幅の信号を、例えば、−8〜24V振幅の信号に増幅した信号である。
まず、第1及び第2クロック信号(CKV、CKVB)とスキャン開始信号(STV)が第1ステージに供給されると、スキャン開始信号(STV)の上昇エッジに応答して第1クロック信号(CKV)のハイレベル区間が所定時間遅延された後、出力端子に出力信号(GOUT[1])が発生される。
即ち、開始信号が入力されると、プルアップトランジスタ(M1)はターンオンされ、プルダウントランジスタ(M2)はターンオフされ、出力端子には第1クロック信号(CKV)が第2クロック信号(CKVB)のデュティ期間遅延されて示される。
また、第2ノード(N2)の電位が第2電源電圧(VON)に上昇されると、プルダウントランジスタ(M2)はターンオンされて出力端子OUTはターンオン電圧(VON)でターンオフ電圧(VOFF)にダウンされる。
上述した動作により各ステージが動作して出力信号GOUT[1]〜GOUT[4]が図8に示したように順次に安定されるように発生される。
即ち、n−1番目ゲートオン信号を利用してn番目ゲートオン信号を発生させ、n+1番目ゲートオン信号を制御信号(CT)にして、ステージを制御し、その他の時間はゲートオフ電圧(Voff)レベルを発生させるものである。
即ち、ゲートラインには、図10に示すように、複数の抵抗成分とキャパシタンス性分が存在し、n番目ステージの入力信号がn−1番目ステージの出力信号の伝達を受ける。ここで、n−1番目ゲートラインとも接続されているために、ゲートラインに存在するRCロードに影響を受けて信号遅延が生ずる。
また、各々のステージは互いに縦続接続されているために、追加的にゲートラインのロードに影響を受けると、画面下側に行くほど信号遅延が激しくなって、結局には表示が不可能になるという問題点がある。中小型の場合には、RCロードが小さくゲートライン駆動信号がオンレベルを維持する時間が長いために、前述した問題は無視できるが、大型液晶表示パネルに適用する時にはその問題が無視できない。
図11は本発明によるシフトレジスタを説明するためのブロック図として、特に、ゲート駆動回路に動作するシフトレジスタを説明するためのブロック図である。
第2以後のステージ(SRC2、SRC3、SRC4、...)の入力端子(IN)には前ステージのキャリー出力端子(CRR)から提供されるキャリー電圧をキャリーバッファを経て提供受ける。
したがって、各ステージの出力信号が順次にアクティブ区間(ハイ状態)を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
図12に示すように、シフトレジスタの各ステージはプルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174及びキャリーバッファ部275を含む。特に、図7に示した現ステージ内に別途の薄膜トランジスタを追加して次ステージに伝達される信号を分離する。
プルアップ部171は、パワークロック入力端子(CKV)にドレインが接続され、第1ノード(N1)にゲートが接続され、出力端子(GOUT[N])にソースが接続された第1NMOSトランジスタ(M1)により構成される。
プルアップ駆動部273は、キャパシタ(C)、第3〜第5NMOSトランジスタ(M3〜M5)により構成される。キャパシタ(C)は第1ノード(N1)と出力端子(GOUT[N])間に接続される。第3NMOSトランジスタ(M3)は、ドレインが第2電源電圧(VON)に接続され、ゲートが入力端子(IN)、即ち、前ステージの出力信号(GOUT[N−1])に接続され、ソースが第1ノード(N1)に接続される。第4NMOSトランジスタ(M4)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。第5NMOSトランジスタ(M5)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。ここで、第3NMOSトランジスタ(M3)のサイズは第5NMOSトランジスタ(M5)のサイズより2倍程度大きく形成される。
図13に示すように、本発明によるシフトレジスタの各ステージは、プルアップ部271、プルダウン部272、プルアップ駆動部273、プルダウン駆動部274及びキャリーバッファ部275を含む。図12と比較する時、同一の構成要素に対しては同一の図面符号を使用し、その説明は省略する。
図13に示したステージのうちの上ステージを前ステージにし、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の実施形態によるシフトレジスタの動作を説明する。
バッファ機能を実行する第3NMOSトランジスタ(M3)は、ターンオフ状態に維持しているうちに、キャリーバッファトランジスタ(TR1)を経てキャリー電圧が印加されると、アイドル状態に遷移され、一定時間の経過と共にクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される第2電源電圧(VON)による電圧がキャパシタに充電されるように経路を形成する。続いて、一定時間が経過して第3NMOSトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、第1電源電圧(VOFF)レベルのクロック電圧が印加される場合に、ターンオフされる。
図14に示すように、ゲート駆動回路174を構成する一つのシフトレジスタに備えられる複数のステージ(SRC1、SRC2、SRC3、...)各々は液晶表示パネル150に備えられるゲートラインをアクティブ化させるために、ゲート出力端(OUT)を通じて複数のゲートライン駆動信号(GOUT1、GOUT2、GOUT3,...)を順次に印加する。
このように、現ステージの駆動のために、前ステージの出力端子(OUT)を出力するゲートライン駆動信号の入力を受けることではなく、前ステージのキャリー出力端を通じて出力されるキャリー信号の入力を受けるので、ゲートラインの数が増加して発生されるディスプレイの悪影響を最少化することができる。
図15及び図16は、本発明によるシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図であり、図17はキャリーバッファが配置される領域のみを拡大した図面である。
このように、プルアップトランジスタ(M1)やプルダウントランジスタ(M2)のサイズを大きくするために、図15〜図17に示すように、絶縁基板上で一定領域を定義するゲート配線とアクティブ層を順次に形成し、ゲート配線上にフィンガータイプに複数のドレイン電極と複数のソース電極を形成してプルアップトランジスタ(M1[N]、M1[N+1])とプルダウントランジスタ(M2[N]、M2[N+1])を形成する。ここで、説明の便宜のためにN番目ステージを現ステージとし、N+1番目ステージを次ステージにして、2個のステージのみを示す。
具体的には、キャリーバッファトランジスタ(TR1)のゲート電極は、プルアップトランジスタ(M1[N]、M1[N+1])のゲート配線に共通に形成し、ドレイン電極はプルアップトランジスタ(M1[N]、M1[N+1])のドレイン電極を形成するメイン配線から分岐されるように形成し、ソース電極はプルアップトランジスタ(M1[N]、M1[N+1])とプルダウントランジスタ(M2[N]、M2[N+1])の縦端を迂回して次ステージの第3NMOSトランジスタ(M3)のゲートに接続されるように形成する。
その理由は、大画面に該当するゲートラインのためにプルアップ/プルダウン機能を実行する各トランジスタ(M1/M2)大きさを増加させなければならないが、シフトレジスタを一定空間に集積して設計するには、適していない大きさになる。
したがって、ゲートラインを十分に駆動しないプルアップ/プルダウントランジスタ(M1/M2)の大きさとアモルファス特性上、温度及び工程的にTFTの臨界電圧(Vth)の変化が多結晶シリコン(POLY−Si)又は単結晶シリコン素子に比べて相当に大きいので、信頼性及び収率に問題になる。
図18に示すように、常温及び定常的な臨界電圧でシフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1、GOUT2、GOUT3、...)は、方形波の傾きに隣接した傾きと共に約25ボルトの同一レベルを有する。
一方、図19に示すように、温度が増加するに連れ臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1’、GOUT2’、GOUT3’、...)は方形波の傾きに近似する傾きを有するが、第1ゲートライン駆動信号(GOUT1’)が約20ボルトレベルを有し、第2ゲートライン駆動信号(GOUT2’)からは順次に減少される電圧レベルを有する。
一方、図20に示すように、温度が減少するにつれて臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1”、GOUT2”、GOUT3”、...)は緩慢な傾きを有し、また第1ゲートライン駆動信号(GOUT1”)が約22ボルトレベルを有し、第2ゲートライン駆動信号(GOUT2”)からは順次に減少される電圧レベルを有する。
前記の結果は、ゲートラインの長さに比べてゲートライン駆動信号を出力するプルアップ部171とプルダウン部172の容量が足りなく、ステージ数が多くなる大画面、高解像度の液晶表示パネルで、さらに顕著に顕われる。
図21は本発明の第2実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために2個のステージのみを図示する。
図21に示すように、本発明の第2実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ276を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
より詳細には、第1トランジスタ(TR1)のゲートはプルダウン駆動部174の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージの第2キャリーバッファ276に接続される。
また、第2キャリーバッファ276は、1H時間後にプルダウン駆動部174の動作によりターンオン状態を維持してバッファトランジスタ(M3)をターンオフさせる第1電源電圧(VOFF)を印加する。第1電源電圧端子(VSS)は前記した図5で説明した第1電源電圧端子(VSS)と同一である。
このように、ゲートライン駆動信号を出力する各々のステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるクロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関なゲートライン駆動信号が得られる。
前ステージに備えられた第1トランジスタ(TR1)はゲートライン駆動信号(GOUT[N])をアクティブ化させる信号、即ちプルアップトランジスタ(M1)の制御信号であるクロック(CKV)をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
より詳細には、現ステージのプルアップ駆動部173に備えられるトランジスタ(M3)はターンオフ状態を維持するうちに、前ステージの第1トランジスタ(TR1)を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ(M3)のゲートに印加される電圧は第1トランジスタ(TR1)の抵抗値と第2トランジスタ(TR2)の抵抗値とまだターンオン状態である第2トランジスタ(TR2)の抵抗値により電圧分割されたクロック電圧である。
続いて、一定時間が経過してバッファトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、VOFFレベルのクロック電圧が印加される場合にはターンオフされる。
図22に示すように、本発明の第3実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ376を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一の符号を使用し、その詳細な説明は省略する。
より詳細には、第1トランジスタ(TR1)のゲートはプルダウン駆動部174の入力端に接続され、ドレインは外部から入力されるクロック端(CKV又はCKVB)に接続され、ソースは次ステージの第2キャリーバッファ376に接続される。
また、第3トランジスタ(TR3)のドレインとゲートは共通され、第2トランジスタ(TR2)のソースに接続され、ソースは第1電源電圧(VOFF)を通じて第1電源電圧と接続される。
より詳細には、現ステージのプルアップ駆動部173に備えられるトランジスタ(M3)はターンオフ状態を維持するうちに、前ステージの第1トランジスタ(TR1)を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ(M3)のゲートに印加される電圧は第1トランジスタ(TR1)の抵抗値とまだターンオン状態である第2トランジスタ(TR2)の抵抗値、また、第3トランジスタ(TR3)のスレッショルド電圧により電圧分割されたクロック電圧である。
そして、一定時間が経過してバッファトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、VOFFレベルのクロック電圧が印加される場合にはターンオフされる。ここで、現ステージのプルアップ駆動部173に備えられるバッファトランジスタ(M3)のゲートに印加される電圧レベルにより、バッファトランジスタ(M3)のターンオン/ターンオフ時点が異なる。
これは第2トランジスタ(TR2)が十分にターンオフ状態ではない遷移過程で臨界電圧(Vth)が低くなる場合に発生するオーバライド(override)現象を防止することができる。前述したオーバライド現象は前記した図19で説明したシミュレーション結果で示すように、各ステージ出力波形が発生される以前の小さいスパーク性波形である。前述したスパーク性波形は前ステージの放電トランジスタ(M5)を動作させてキャパシタ電位であるプルアップ機能を実行するトランジスタ(M1)のコントローラ電圧を低下させて前ステージの出力電圧が低くなる原因を提供する。
図18に示すように、常温及び正常的な臨界電圧ではシフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1、GOUT2、GOUTn3、...)は、方形波に近似した波形を有する。
図23に示すように、温度が増加するにより臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1’、GOUT2’、GOUT3’、...)は方形波に近似した同一傾きを有し、約25ボルトの同一レベルを有する。ここで、任意のゲートラインには任意のゲートライン駆動信号が出力される以前にスパーク性波形であるオーバライドが発生するが、図19に示したオーバライドよりは減少されたレベルの波形であることが確認できる。このように、減少されるレベルのオーバライドによりゲートライン駆動信号のレベルは減少されなくなる。
図23及び図24に波形図から分かるように、シフトレジスタを構成するステージ内にキャリーバッファを具現するので、a−Si TFTの臨界電圧(Vth)が正常的である時は勿論、温度が変動して誤動作を誘発する臨界電圧が変動しても、シフトレジスタは正常的に動作することが分かる。
これにより、大画面及び高解像度TFT LCDに適用時、信頼性及び生産性側面で収率が向上される臨界電圧(Vth)に鈍感なシフトレジスタを具現することができる。
図25に示すように、本発明の第4実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ476を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一である符号を使用し、その詳細な説明は省略する。また、第1キャリーバッファ275は図21及び22で各々説明した第1キャリーバッファ275と図面符号のみ相異し、同一の動作を実行するので、その詳細な説明は省略する。
また、第4トランジスタ(TR4)はドレインが第2トランジスタ(TR2)のゲートに接続され、ゲートが第2トランジスタ(TR2)のドレインに接続され、ソースが第1電源電圧(VOFF)を通じて第1電源電圧と接続される。
その後、一定時間が経過してバッファトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、VOFFレベルのクロック電圧が印加される場合にはバッファトランジスタ(M3)はターンオフされる。
第4トランジスタ(TR4)は、前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第2トランジスタ(TR2)のゲートライン駆動電圧をより速く低下させて、第2トランジスタ(TR2)がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
図26に示すように、本発明の第5実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ576を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一である符号を使用し、その詳細な説明は省略する。
第2キャリーバッファ576は、第2〜第4トランジスタ(TR2〜TR4)からなり、初期にターンオン状態で前ステージの第1キャリーバッファ275から提供されてプルアップ部171に印加される第1及び第2クロックのうちの対応されるクロックによりバッファトランジスタ(M3)が動作して、プルダウン駆動部174が反転される瞬間にターンオフされてキャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、1H時間後に再度プルダウン駆動部174の動作によりターンオン状態を維持してバッファトランジスタ(M3)をターンオフさせる電圧を印加する。
また、第3トランジスタ(TR3)のドレインとゲートは共通されて、第2トランジスタ(TR2)のソースに接続され、ソースは第1電源電圧端子(VOFF)を通じて第1電源電圧と接続される。ここで、第1電源電圧端子(VOFF)は図5で説明した第1電源電圧端子(VSS)と同一である。
図27に示すように、第4トランジスタ(TR4)を追加することにより、第2トランジスタ(TR2)のターンオフ時間を短縮させてバッファトランジスタ(M3)を速く駆動することができるために、キャパシタノードの充電電位を相対的に高めることができる。これは充電時間が足りなくなる高解像度駆動時に有利であり、またバッファトランジスタ(M3)を最大限りのコントローラ電圧に駆動することができるので、シフトレジスタの性能を向上させることができる。
図28に示すように、プルダウントランジスタ(M2)を駆動するインバータ出力電圧の波形を示したシミュレーション結果を見ると、インバータ出力電圧がローレベルからハイレベルに上昇する曲線の傾き(slope)が相対的に緩慢して結果的にインバータが緩く動作することが分かる。
特に、大画面の液晶表示装置のゲート駆動回路の場合、大画面用ゲートラインを駆動する場合には、プルアップトランジスタ(M1)及びプルダウントランジスタ(M2)のサイズが大きくなってプルアップトランジスタ(M1)及びプルダウントランジスタ(M2)の寄生容量が増加することになる。ここで、トランジスタのサイズとは、トランジスタのチャンネル幅(W)とチャンネル長さ(L)の比であるW/Lを意味する。したがって、インバータの抵抗成分とプルダウントランジスタ(M2)の寄生キャパシタ成分の大きさの掛けたRC1値が増加してインバータ出力電圧の上昇曲線の傾きが緩慢になる。
図23に示すように、インバータの動作速度が遅い場合、特に、インバータ出力電圧がローレベルからハイレベルに徐々に変わると、シフトレジスタの出力電圧であるゲートライン駆動信号−例えばV[Gout(1)]、V[Gout(2)]−のパルス幅である1クロックパルス幅(1H)以上になる。ここで、データ駆動回路160から供給されるグレイ電圧の幅が1クロックパルス幅(1H)である。
図29に示すように、シフトレジスタの単位ステージ回路は、図7のシフトレジスタの単位ステージ回路と比較する時、次のような差異がある。
第1に、既存と同一のサイズのインバータ808とプルアップ及びプルダウントランジスタ(M1、M2)を使用し、特に、プルダウントランジスタ(M2)を所定のサイズ比に分けて第1プルダウントランジスタ(M2a)及び第2プルダウントランジスタ(M2b)に分離する。例えば、図7のプルダウントランジスタ(M2)のサイズが1であるとすると、第1プルダウントランジスタ(M2a)のサイズと第2プルダウントランジスタ(M2b)のサイズを0.1:0.9になるようにすることができる。望ましくは、第2プルダウントランジスタ(M2b)のサイズが第1プルダウントランジスタ(M2a)のサイズより大きいようにする。
随って、第2プルダウントランジスタ(M2b)が次端ゲートライン駆動信号V[Gout(n+1)]により駆動されるために、有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になるようにすることができる。また、インバータ808の容量性負荷(capacitive load)になる第1プルダウントランジスタ(M2a)のサイズが既存より減少されてインバータ808が速く動作するようにすることができる。
図30に示すように、有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になり、図30のインバータ808の出力電圧波形図が図28のインバータ808出力電圧波形図より速い動作特性を示すことが分かる。
図32に示すように、図6のシフトレジスタ170を駆動するための電源発生装置として、例えば、DC/DCコンバータ710を使用し、DC/DCコンバータ710の出力電圧Vonをクロック発生器720及びシフトレジスタ170に印加する。クロック発生器720ではVon電圧とVoff電圧の供給を受けてクロックCKV、CKVBを生成してシフトレジスタ170に提供する。
即ち、クロック発生器720及びシフトレジスタ170を駆動するための電源として同一の電圧源であるVonを使用する。
図33に示すように、クロック発生器に提供された電圧源と同一の電圧源Vonがシフトレジスタに提供された場合、第1ステージのインバータ808、即ち、プルダウントランジスタ(M6、M7)の出力電圧の変化による第1ステージのゲートライン駆動電圧V[Gout(1)’]の変化と、第2ステージのインバータ808の出力電圧の変化による第2ステージのゲートライン駆動電圧V[Gout(2)’]の波形変化が分かる。
図32のように、電圧源をシフトレジスタ170に印加して高解像度、大画面TFT LCDに適用する場合には、ゲートラインの容量性負荷の増加によりTFT LCDの画面表示に以上が発生することになる。
図34に示すように、DC/DCコンバータ910で出力電圧Vonを発生させてクロック発生器720を駆動するためにクロック発生器720に印加し、Von電圧と相異する別個の電圧源Vonaを発生させてシフトレジスタ170を駆動するためにシフトレジスタ170に印加する。即ち、クロック発生器720に提供された電圧源Vonと相異する別個の電圧源Vonaを利用してシフトレジスタ170を駆動する。
図35は、図34のDC/DCコンバータの内部回路構成の一例を示す。
図35に示すように、直流電圧源VDDの入力を受けて複数のダイオード(D1、D2、D3、D4)とキャパシタ(C2、C3、C4、C5)からなった電流ポンプ回路を利用してVon電圧にVDD+△Vを発生させ、Vona電圧にVDD+2△Vを発生させる。
Vona>VonであるVona電圧源がシフトレジスタ170に印加された場合、図7及び図34から分かるように、インバータ808はトランジスタM6のドレインを通じて電圧源Vonaにより駆動される。その結果、インバータ808の出力電圧がVon電圧により駆動される場合に比べてさらに大きくなり、インバータ808の出力電圧波形はローレベルからハイレベルにさらに大きい傾きに上昇することになる。従って、V[Gout(n)]の有効パルス幅が1Hに近いようにし、又は1Hを大きく越えないようにして、画面表示不良が発生しないようにすることができる。
図33の場合、約25V程度のVon電圧がインバータ808に印加されてインバータ808の出力電圧の最大値が約15V程度であるが、図36の場合、約45V程度のVona電圧がインバータ808に印加されてインバータ808の出力電圧の最大値が約35V程度である。その結果、インバータ808の出力電圧がローレベルからハイレベルに上昇する部分のうち、B1、B2部分を見ると、ゲートライン駆動信号V[Gout(1)]、V[Gout(2)]の有効パルス幅が図33の場合より狭くなることが分かる。
図37に示すように、クロック発生器に提供された電圧源(Von)と同一な電圧源がシフトレジスタ170に印加された場合のゲートライン駆動信号V[Gout’]に示し、クロック発生器に提供された電圧源(Von)よりさらに大きい電圧源(Vona)がシフトレジスタ170に印加された場合のゲートライン駆動信号V[Gout]に示した。インバータ808の出力電圧がローレベルからハイレベルに上昇する部分でのゲートライン駆動信号の下降エッジ部分であるA部分とA’部分を比較すると、ゲートライン駆動信号V[Gout]の有効パルス幅がゲートライン駆動信号V[Gout’]の有効パルス幅よりさらに狭くなることが分かる。従って、ゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、結果的にTFT LCDの画面表示不良が発生することを防止することができる。
110 液晶表示パネルアセンブリ
120 バックライトアセンブリ
170 シフトレジスタ
171 プルアップ部
172 プルダウン部
173 プルアップ駆動部
174 プルダウン駆動部
275 第1キャリーバッファ
276、376、476、576 第2キャリーバッファ
Claims (5)
- 縦続接続された複数のステージで構成され、これらステージの奇数番目及び偶数番目にそれぞれ第1及び第2クロック信号が入力されて、各ステージに対応する複数のスキャンラインを駆動するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動する方法において、
第1電源電圧に相応する第1ハイレベルを有する第1又は第2クロック信号の入力を前記ステージの各々に提供するステップと、
前記第1ハイレベルよりさらに大きな第2ハイレベルを有する第2電源電圧を生成して前記ステージそれぞれに提供するステップと、
前記第1又は第2クロック信号のデュティ期間の間に現ステージに接続されたスキャンラインをプルアップさせるスキャンライン駆動信号を生成するステップと、
直後ステージのスキャンライン駆動信号に応答して、前記現ステージのスキャンライン駆動信号をローレベルにダウンさせて、前記現ステージに接続されたスキャンラインに前記ローレベルにダウンされたスキャンライン駆動信号を提供するプルダウン開始ステップと、
前記プルダウン開始後、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間の間に維持するプルダウン維持ステップと
を含むことを特徴とするシフトレジスタ駆動方法。 - 請求項1記載のシフトレジスタ駆動方法において、前記第2ハイレベルを有する第2電源電圧は、前記第1電源電圧を昇圧して生成することを特徴とするシフトレジスタ駆動方法。
- 請求項2記載のシフトレジスタ駆動方法において、前記第1ハイレベルの第1電源電圧は、可変であり、前記第2ハイレベルを有する第2電源電圧は、前記第1電源電圧と独立して可変であるように構成されていることを特徴とするシフトレジスタ駆動方法。
- 請求項1記載のシフトレジスタ駆動方法において、プルダウン駆動スイッチング素子出力信号の最大値は、前記第2ハイレベルより小さく、前記第1ハイレベルより大きいことを特徴とするシフトレジスタ駆動方法。
- 縦続接続された複数のステージからなり、奇数番目のステージ及び偶数番目のステージがそれぞれ、第1ハイレベルを有する第1電源電圧により駆動されるクロック発生器から前記第1ハイレベルを有する第1及び第2クロック信号の入力を受ける縦続接続された複数のステージであって、対応する複数の薄膜トランジスタに接続された複数のゲートラインを駆動するための複数のスキャンライン駆動信号を出力する前記複数のステージにより構成されたシフトレジスタであって、各ステージはそれぞれ、
入力端子と、
前記スキャンライン駆動信号を出力する出力端子と、
前記第1及び第2クロック信号のうちの対応するクロック信号の入力を受けて前記出力端子にスキャンライン駆動信号を提供するプルアップスイッチング素子と、
前記入力端子に入力されるスキャン開始信号又は直前ステージのスキャンライン駆動信号の前縁に応答してプルアップスイッチング素子をターンオンさせる第1プルアップ駆動スイッチング素子と、
直後ステージのスキャンライン駆動信号の前縁に応答してプルアップスイッチング素子をターンオフさせる第2プルアップ駆動スイッチング素子と、
前記プルアップスイッチング素子がターンオフされた場合、ターンオンされて前記出力端子に第3電源電圧を提供するプルダウンスイッチング素子と、
前記入力端子に入力される前記スキャン開始信号又は前記直前ステージのスキャンライン駆動信号に応答して前記プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と
を含んでいる、シフトレジスタ駆動方法において、
第1ハイレベルを有する第1又は第2クロック信号の入力を前記ステージの各々に提供するステップと、
前記第1ハイレベルより大きな第2ハイレベルを有する第2電源電圧を生成して前記ステージの各々に提供するステップと、
前記第1又は第2クロック信号のハイレベル区間の間に、前記各ステージの出力端子に接続されたゲートラインをプルアップさせるスキャンライン駆動信号を生成するステップと、
前記直後ステージのスキャンライン駆動信号に応答して、現ステージのスキャンライン駆動信号をローレベルにダウンさせ、前記現ステージに接続されたゲートラインに前記ローレベルにダウンされたスキャンライン駆動信号を提供するプルダウン開始ステップと、
前記プルダウン開始後、前記第2電源電圧に駆動される前記プルダウン駆動スイッチング素子の出力信号がローレベルからハイレベルに上昇することによって、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間維持するプルダウン維持ステップと
を含むことを特徴とするシフトレジスタ駆動方法。
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