JP2666361B2 - 信号伝送回路 - Google Patents
信号伝送回路Info
- Publication number
- JP2666361B2 JP2666361B2 JP63115644A JP11564488A JP2666361B2 JP 2666361 B2 JP2666361 B2 JP 2666361B2 JP 63115644 A JP63115644 A JP 63115644A JP 11564488 A JP11564488 A JP 11564488A JP 2666361 B2 JP2666361 B2 JP 2666361B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- clock signal
- cmos inverter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 以下の順序でこの発明を説明する。
Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする課題 Ｅ 課題を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 G1回路構成（第１図） G2回路動作（第２図） Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は、例えばCCD撮像素子、液晶ディスプレ
イ、メモリ装置等を駆動するための走査回路に用いて好
適な信号伝送回路に関する。
イ、メモリ装置等を駆動するための走査回路に用いて好
適な信号伝送回路に関する。
Ｂ 発明の概要 この発明は、入力信号が供給されるトランスミッショ
ンゲート及びこのトランスミッションゲートの出力が供
給される第１及び第２のCMOSインバータ回路を１段とす
る複数段から成り、トランスミッションゲート及びCMOS
インバータ回路が各段毎に交互に異なる位相のクロック
信号で駆動されることにより入力信号が各段毎に順次伝
送されるようになされた信号伝送回路において、第１及
び第２のCMOSインバータ回路は夫々互いに異なる極性の
トランジスタに並列に逆極性のトランジスタが接続さ
れ、これ等第１及び第２のCMOSインバータ回路の逆極性
トランジスタが互いに逆極性のクロック信号で制御され
るようにすることにより、回路構成の簡略化、高解像度
化等を図るようにしたものである。
ンゲート及びこのトランスミッションゲートの出力が供
給される第１及び第２のCMOSインバータ回路を１段とす
る複数段から成り、トランスミッションゲート及びCMOS
インバータ回路が各段毎に交互に異なる位相のクロック
信号で駆動されることにより入力信号が各段毎に順次伝
送されるようになされた信号伝送回路において、第１及
び第２のCMOSインバータ回路は夫々互いに異なる極性の
トランジスタに並列に逆極性のトランジスタが接続さ
れ、これ等第１及び第２のCMOSインバータ回路の逆極性
トランジスタが互いに逆極性のクロック信号で制御され
るようにすることにより、回路構成の簡略化、高解像度
化等を図るようにしたものである。
Ｃ 従来の技術 例えば液晶ディスプレイ等を駆動する走査回路に使用
する信号伝送回路として、従来第３図に示すようなもの
がある。
する信号伝送回路として、従来第３図に示すようなもの
がある。
同図において、入力端子（１）がトランスミッション
ゲートとしてのコンプリメンタリ構成のMOSトランジス
タT11P,T11Nのドレイン・ソースを介してコンプリメン
タリ構成のMOSトランジスタT21P,T21Nの各ゲートに接続
され、トランジスタT21Nのソースが電圧VSSの接地ライ
ン（２）に接続され、トランジスタT21Pのドレイン電圧
VDDの電源ライン（３）に接続される。
ゲートとしてのコンプリメンタリ構成のMOSトランジス
タT11P,T11Nのドレイン・ソースを介してコンプリメン
タリ構成のMOSトランジスタT21P,T21Nの各ゲートに接続
され、トランジスタT21Nのソースが電圧VSSの接地ライ
ン（２）に接続され、トランジスタT21Pのドレイン電圧
VDDの電源ライン（３）に接続される。
また、トランジスタT21PのソースとトランジスタT21N
のドレインの接続点がコンプリメンタリ構成のMOSトラ
ンジスタT31P,T31Nの各ゲートに接続され、トランジス
タT31Pのソースが電圧VSSの接地ライン（２）に接続さ
れ、トランジスタT31Nのドレインが電圧VDDの電源ライ
ン（３）に接続される。そして、トランジスタT21P,T
21N,T31P,T31Nはラッチ回路を構成している。
のドレインの接続点がコンプリメンタリ構成のMOSトラ
ンジスタT31P,T31Nの各ゲートに接続され、トランジス
タT31Pのソースが電圧VSSの接地ライン（２）に接続さ
れ、トランジスタT31Nのドレインが電圧VDDの電源ライ
ン（３）に接続される。そして、トランジスタT21P,T
21N,T31P,T31Nはラッチ回路を構成している。
トランジスタT31PのソースとトランジスタT31Nのドレ
インの接続点がトランスミッションゲートとしてのコン
プリメンタリ構成のMOSトランジスタT41P,T41Nのドレイ
ン・ソースを介してトランジスタT21P,T21Nの各ゲート
に帰還接続される。これ等トランジスタT11P〜T41Nによ
って１段が構成される。
インの接続点がトランスミッションゲートとしてのコン
プリメンタリ構成のMOSトランジスタT41P,T41Nのドレイ
ン・ソースを介してトランジスタT21P,T21Nの各ゲート
に帰還接続される。これ等トランジスタT11P〜T41Nによ
って１段が構成される。
そして更にトランジスタT31Pのソースとトランジスタ
T31Nのドレインの接続点が次段のトランスミッションゲ
ートとしてのコンプリメンタリ構成のMOSトランジスタT
12P,T12Nのドレイン・ソースを介してコンプリメンタリ
構成のMOSトランジスタT22P,T22Nの各ゲートに接続さ
れ、トランジスタT22Nのソースが電圧VSSの接地ライン
（２）に接続され、トランジスタT22Pのドレインが電圧
VDDの電源ライン（３）に接続される。
T31Nのドレインの接続点が次段のトランスミッションゲ
ートとしてのコンプリメンタリ構成のMOSトランジスタT
12P,T12Nのドレイン・ソースを介してコンプリメンタリ
構成のMOSトランジスタT22P,T22Nの各ゲートに接続さ
れ、トランジスタT22Nのソースが電圧VSSの接地ライン
（２）に接続され、トランジスタT22Pのドレインが電圧
VDDの電源ライン（３）に接続される。
以下同様にして次段を構成するトランジスタT12P〜T
42Nが前段のトランジスタT11P〜T41Nと同様に接続され
る。そしてトランジスタT32PのソースとトランジスタT
32Nのドレインの接続点により出力端子（６）が取り出
される。
42Nが前段のトランジスタT11P〜T41Nと同様に接続され
る。そしてトランジスタT32PのソースとトランジスタT
32Nのドレインの接続点により出力端子（６）が取り出
される。
更に互いに位相の異なるクロック信号φ1,φ２の供給
されるクロック信号ライン（4a），（5a）が夫々トラン
ジスタT11P,T41N及びトランジスタT12P,T42Nの各ゲート
に接続されると共に信号φ1,φ２を位相反転したクロッ
ク信号▲▼，▲▼の供給されるクロック信号ラ
イン（4b），（5b）が夫々トランジスタT11N,T41P及び
トランジスタT12N,T42Pの各ゲートに接続される。
されるクロック信号ライン（4a），（5a）が夫々トラン
ジスタT11P,T41N及びトランジスタT12P,T42Nの各ゲート
に接続されると共に信号φ1,φ２を位相反転したクロッ
ク信号▲▼，▲▼の供給されるクロック信号ラ
イン（4b），（5b）が夫々トランジスタT11N,T41P及び
トランジスタT12N,T42Pの各ゲートに接続される。
斯る構成において、クロック信号ライン（4a），（4
b）には例えば第４図A,Bに示すようなクロック信号φ1,
▲▼が供給されると共にクロック信号ライン（5
a），（5b）には例えば第４図C,Dに示すようなクロック
信号φ2,▲▼が供給される。これに対して入力端子
（１）には第４図Ｅに示すような信号φINがスタートパ
ルスとして供給される。
b）には例えば第４図A,Bに示すようなクロック信号φ1,
▲▼が供給されると共にクロック信号ライン（5
a），（5b）には例えば第４図C,Dに示すようなクロック
信号φ2,▲▼が供給される。これに対して入力端子
（１）には第４図Ｅに示すような信号φINがスタートパ
ルスとして供給される。
これによってまずトランジスタT11P,T11Nの接続点
には第４図Ｆに示すような半クロック分だけ遅延した信
号S1が得られる。この信号S1はトランジスタT21P,T21N,
T31P,T31Nより成るラッチ回路でラッチされるので、ト
ランジスタT31P,T31Nの接続点には第４図Ｇに示すよ
うな信号S2が得られる。
には第４図Ｆに示すような半クロック分だけ遅延した信
号S1が得られる。この信号S1はトランジスタT21P,T21N,
T31P,T31Nより成るラッチ回路でラッチされるので、ト
ランジスタT31P,T31Nの接続点には第４図Ｇに示すよ
うな信号S2が得られる。
次に信号S2がクロック信号φ2,▲▼でサンプリン
グされ、これによってトランジスタT12P,T12Nの接続点
には第４図Ｈに示すような半クロック分だけ遅延した
信号S3が得られる。この信号３はトランジスタT22P,T
22N,T32P,T32Nより成るラッチ回路でラッチされるの
で、トランジスタT32P,T32Nの接続点には第４図Ｉに
示すような信号S4が得られる。この信号S4（出力信号φ
H1）にて例えば第１の水平走査線が駆動される。
グされ、これによってトランジスタT12P,T12Nの接続点
には第４図Ｈに示すような半クロック分だけ遅延した
信号S3が得られる。この信号３はトランジスタT22P,T
22N,T32P,T32Nより成るラッチ回路でラッチされるの
で、トランジスタT32P,T32Nの接続点には第４図Ｉに
示すような信号S4が得られる。この信号S4（出力信号φ
H1）にて例えば第１の水平走査線が駆動される。
このようにして入力信号φINが順次転送され、各水平
走査線が順次駆動される。
走査線が順次駆動される。
Ｄ 発明が解決しようとする課題 ところで、第３図の如き構成の従来回路の場合、次の
ような種々の欠点があった。
ような種々の欠点があった。
、接地ライン（２）及び電源ライン（３）が必要であ
るので配線が多くなり、回路構成が複雑になる欠点があ
った。
るので配線が多くなり、回路構成が複雑になる欠点があ
った。
、最終的な出力信号φH1を発生するのに２段の回路が
必要であるので、回路構成が大規模になり、この回路の
IC化した場合のチップ面積の増加、信頼性の低下等の問
題があった。
必要であるので、回路構成が大規模になり、この回路の
IC化した場合のチップ面積の増加、信頼性の低下等の問
題があった。
、最終的な出力信号φH1はクロック信号φ1,▲▼
又はφ2,▲▼のエッジで実質的に遷移するため、そ
のデューティを可変できず、このために例えば出力側に
容量性の負荷を接続した場合に第４図Ｉに示す出力信号
の波形が破線で示すように鈍ってしまうが、この場合に
隣接の出力信号の間でオーバーラップが発生してもこれ
を回避できず、例えば撮像素子に用いた場合には解像度
が劣化したり、混色によって画像が劣化してしまう等の
問題があった。
又はφ2,▲▼のエッジで実質的に遷移するため、そ
のデューティを可変できず、このために例えば出力側に
容量性の負荷を接続した場合に第４図Ｉに示す出力信号
の波形が破線で示すように鈍ってしまうが、この場合に
隣接の出力信号の間でオーバーラップが発生してもこれ
を回避できず、例えば撮像素子に用いた場合には解像度
が劣化したり、混色によって画像が劣化してしまう等の
問題があった。
、出力信号φH1はクロック信号φ1,▲▼又はφ2,
▲▼の１サイクルで発生されるので、伝送レートが
遅く、従って解像度を上げるために画素数を増やすと１
水平走査期間は一定であることからその期間に画素数を
増やした分だけ高速に切換える必要があっても上述の従
来回路の場合クロック信号の周波数が低いので高解像度
化には不適当であった。
▲▼の１サイクルで発生されるので、伝送レートが
遅く、従って解像度を上げるために画素数を増やすと１
水平走査期間は一定であることからその期間に画素数を
増やした分だけ高速に切換える必要があっても上述の従
来回路の場合クロック信号の周波数が低いので高解像度
化には不適当であった。
、接地ライン（２）及び電源ライン（３）を省略する
ために、単純にラッチ回路を構成するトランジスタ
T21P,T21N,T31P,T31N等をクロック信号ライン（４）及
び（５）に接続することも考えられるが、依然として上
述した〜を解消することはできなかった。
ために、単純にラッチ回路を構成するトランジスタ
T21P,T21N,T31P,T31N等をクロック信号ライン（４）及
び（５）に接続することも考えられるが、依然として上
述した〜を解消することはできなかった。
この発明は斯る点に鑑みてなされたもので、上述の欠
点を一掃して回路構成の簡略化、高解像度化等を図るこ
とができる信号伝送回路を提供するものである。
点を一掃して回路構成の簡略化、高解像度化等を図るこ
とができる信号伝送回路を提供するものである。
Ｅ 課題を解決するための手段 この発明による信号伝送回路は、入力信号が初段のト
ランスミッションゲート（M11P,M11N）に供給され、こ
のトランスミッションゲートの出力が第１及び第２のCM
OSインバータ回路（M21P,M21N及びM31P,M31N）を介して
出力端子（６）及び次段のトランスミッションゲート
（M12P,M12N）に供給されると共に初段のトランスミッ
ションゲートが第１のクロック信号（φ1,▲▼）で
制御され、第１及び第２のCMOSインバータ回路が第２の
クロック信号ライン（5a,5b）に接続され、トランスミ
ッションゲート及びCMOSインバータ回路が各段毎に交互
に異なる位相のクロック信号で駆動されることにより入
力信号が各段毎に順次伝送されるようになされた信号伝
送回路において、第１及び第２のCMOSインバータ回路は
夫々互いに異なる極性のトランジスタに並列に逆極性の
トランジスタ（M41P,M41N,M42P,M42N）が接続され、こ
れ等第１及び第２のCMOSインバータ回路の逆極性トラン
ジスタが互いに逆極性のクロック信号で制御されるよう
に構成している。
ランスミッションゲート（M11P,M11N）に供給され、こ
のトランスミッションゲートの出力が第１及び第２のCM
OSインバータ回路（M21P,M21N及びM31P,M31N）を介して
出力端子（６）及び次段のトランスミッションゲート
（M12P,M12N）に供給されると共に初段のトランスミッ
ションゲートが第１のクロック信号（φ1,▲▼）で
制御され、第１及び第２のCMOSインバータ回路が第２の
クロック信号ライン（5a,5b）に接続され、トランスミ
ッションゲート及びCMOSインバータ回路が各段毎に交互
に異なる位相のクロック信号で駆動されることにより入
力信号が各段毎に順次伝送されるようになされた信号伝
送回路において、第１及び第２のCMOSインバータ回路は
夫々互いに異なる極性のトランジスタに並列に逆極性の
トランジスタ（M41P,M41N,M42P,M42N）が接続され、こ
れ等第１及び第２のCMOSインバータ回路の逆極性トラン
ジスタが互いに逆極性のクロック信号で制御されるよう
に構成している。
Ｆ 作用 奇数段のトランスミッションゲート（M11P,M11N,
M13P,M13N…）では第１のクロック信号（φ1,▲
▼）のタイミングで入力信号をサンプルホールドし、偶
数段のトランスミッションゲート（M12P,M12N…）では
第２のクロック信号（φ2,▲▼）のタイミングで入
力信号をサンプルホールドする。奇数段の第１及び第２
のCMOSインバータ回路（M21P,M21N,M23P,M23N…,M31P,M
31N,M33P,M33N…）は第２のクロック信号のタイミング
でインバータ動作を行い、偶数段の第１及び第２のCMOS
インバータ回路（M22P,M22N…,M32P,M32N…）は第１の
クロック信号のタイミングでインバータ動作を行う。こ
のインバータ動作の際に第２及び第１のクロック信号が
反転すると第１及び第２のCMOSインバータ回路の出力が
そのまま保持される（第２図G,H,J,K,M,Nにおける破線
の状態）ので好ましくなく、そこで第１及び第２のCMOS
コンバータ回路に負荷された逆極性トランジスタ
（M41P,M41N,M42P,M42N,M43P,M43N…）をオンさせてそ
の保持されている電位を放電してやる。これにより、第
１及び第２のCMOSインバータ回路は電源ライン、接地ラ
インがなくとも正常に動作することができ、また、各段
の第１及び第２のCMOSインバータ回路の出力は第２及び
第１のクロック信号のタイミングで実質的に出力される
ので、そのデューティを可変でき、最終出力（φH1,φ
H2,φH3…）にオーバラップが生じて解像度が劣化する
等の問題がなくなる。
M13P,M13N…）では第１のクロック信号（φ1,▲
▼）のタイミングで入力信号をサンプルホールドし、偶
数段のトランスミッションゲート（M12P,M12N…）では
第２のクロック信号（φ2,▲▼）のタイミングで入
力信号をサンプルホールドする。奇数段の第１及び第２
のCMOSインバータ回路（M21P,M21N,M23P,M23N…,M31P,M
31N,M33P,M33N…）は第２のクロック信号のタイミング
でインバータ動作を行い、偶数段の第１及び第２のCMOS
インバータ回路（M22P,M22N…,M32P,M32N…）は第１の
クロック信号のタイミングでインバータ動作を行う。こ
のインバータ動作の際に第２及び第１のクロック信号が
反転すると第１及び第２のCMOSインバータ回路の出力が
そのまま保持される（第２図G,H,J,K,M,Nにおける破線
の状態）ので好ましくなく、そこで第１及び第２のCMOS
コンバータ回路に負荷された逆極性トランジスタ
（M41P,M41N,M42P,M42N,M43P,M43N…）をオンさせてそ
の保持されている電位を放電してやる。これにより、第
１及び第２のCMOSインバータ回路は電源ライン、接地ラ
インがなくとも正常に動作することができ、また、各段
の第１及び第２のCMOSインバータ回路の出力は第２及び
第１のクロック信号のタイミングで実質的に出力される
ので、そのデューティを可変でき、最終出力（φH1,φ
H2,φH3…）にオーバラップが生じて解像度が劣化する
等の問題がなくなる。
Ｇ 実施例 以下、この発明の一実施例を第１図及び第２図に基づ
いて詳しく説明する。
いて詳しく説明する。
G1回路構成 第１図は本実施例の構成を示すもので、同図におい
て、入力端子（１）がトランスミッションゲートとして
のコンプリメンタリ構成のMOSトランジスタM11P,M11Nの
ドレイン・ソースを介して第１のCMOSインバータ回路と
してのコプリメンタリ構成のMOSトランジスタM21P,M21N
の各ゲート（接続点）に接続され、トランジスタM21P
のドレイン及びトランジスタM21Nのソースが夫々互いに
逆相のクロック信号φ2,▲▼が供給されるクロック
信号ライン（5a），（5b）に接続される。
て、入力端子（１）がトランスミッションゲートとして
のコンプリメンタリ構成のMOSトランジスタM11P,M11Nの
ドレイン・ソースを介して第１のCMOSインバータ回路と
してのコプリメンタリ構成のMOSトランジスタM21P,M21N
の各ゲート（接続点）に接続され、トランジスタM21P
のドレイン及びトランジスタM21Nのソースが夫々互いに
逆相のクロック信号φ2,▲▼が供給されるクロック
信号ライン（5a），（5b）に接続される。
また、トランジスタM21PのソースとトランジスタM21N
のドレインの接続点が第２のCMOSインバータ回路とし
てのコンプリメンタリ構成のMOSトランジスタM31P,M31N
の各ゲートに接続され、トランジスタM31Pのドレイン及
びトランジスタM31Nのソースがクロック信号ライン（5
a），（5b）に接続される。
のドレインの接続点が第２のCMOSインバータ回路とし
てのコンプリメンタリ構成のMOSトランジスタM31P,M31N
の各ゲートに接続され、トランジスタM31Pのドレイン及
びトランジスタM31Nのソースがクロック信号ライン（5
a），（5b）に接続される。
更にトランジスタM31PのソースとトランジスタM31Nの
ドレインの接続点が次段のトランスミッションゲート
としてのコンプリメンタリ構成のMOSトランジスタM12P,
M12Nのドレイン・ソースを介して第１のCMOSインバータ
回路としてのコンプリメンタリ構成のMOSトランジスタM
22P,M22Nの各ゲート（接続点）に接続され、トランジ
スタM22Pのドレイン及びトランジスタM22Nのソースが夫
々クロック信号φ2,▲▼とは位相が異なり且つ互い
に逆相のクロック信号φ1,▲▼が供給されるクロッ
ク信号ライン（4a），（4b）に接続される。
ドレインの接続点が次段のトランスミッションゲート
としてのコンプリメンタリ構成のMOSトランジスタM12P,
M12Nのドレイン・ソースを介して第１のCMOSインバータ
回路としてのコンプリメンタリ構成のMOSトランジスタM
22P,M22Nの各ゲート（接続点）に接続され、トランジ
スタM22Pのドレイン及びトランジスタM22Nのソースが夫
々クロック信号φ2,▲▼とは位相が異なり且つ互い
に逆相のクロック信号φ1,▲▼が供給されるクロッ
ク信号ライン（4a），（4b）に接続される。
また、トランジスタM22PのソースとトランジスタM22N
のドレインの接続点が第２のCMOSインバータ回路とし
てのコンプリメンタリ構成のMOSトランジスタM32P,M32N
の各ゲートに接続され、トランジスタM32Pのドレイン及
びトランジスタM32Nのソースがクロック信号ライン（4
a），（4b）に接続される。
のドレインの接続点が第２のCMOSインバータ回路とし
てのコンプリメンタリ構成のMOSトランジスタM32P,M32N
の各ゲートに接続され、トランジスタM32Pのドレイン及
びトランジスタM32Nのソースがクロック信号ライン（4
a），（4b）に接続される。
更にトランジスタM32PのソースとトランジスタM32Nの
ドレインの接続点が次段のトランスミッションゲート
としてのコンプリメンタリ構成のMOSトランジスタM13P,
M13Nのドレイン・ソースを介して第１のCMOSインバータ
回路としてのコンプリメンタリ構成のMOSトランジスタM
23P,M23Nの各ゲート（接続点）に接続され、トランジ
スタM23Pのドレイン及びトランジスタM23Nのソースが夫
々互いに逆相のクロック信号φ2,▲▼が供給される
クロック信号ライン（5a），（5b）に接続される。
ドレインの接続点が次段のトランスミッションゲート
としてのコンプリメンタリ構成のMOSトランジスタM13P,
M13Nのドレイン・ソースを介して第１のCMOSインバータ
回路としてのコンプリメンタリ構成のMOSトランジスタM
23P,M23Nの各ゲート（接続点）に接続され、トランジ
スタM23Pのドレイン及びトランジスタM23Nのソースが夫
々互いに逆相のクロック信号φ2,▲▼が供給される
クロック信号ライン（5a），（5b）に接続される。
また、トランジスタM23PのソースとトランジスタM23N
のドレインの接続点が第２のCMOSインバータ回路とし
てのコンプリメンタリ構成のMOSトランジスタM33P,M33N
の各ゲートに接続され、トランジスタM33Pのドレイン及
びトランジスタM33Nのソースがクロック信号ライン（5
a），（5b）に接続される。
のドレインの接続点が第２のCMOSインバータ回路とし
てのコンプリメンタリ構成のMOSトランジスタM33P,M33N
の各ゲートに接続され、トランジスタM33Pのドレイン及
びトランジスタM33Nのソースがクロック信号ライン（5
a），（5b）に接続される。
また、トランジスタM33Pのソース及びトランジスタM
33Nのドレインが接続され、接続点とされる。
33Nのドレインが接続され、接続点とされる。
以下、同様にしてトランスミッションゲートと第１及
び第２のインバータ回路が各段毎に水平走査線の数に応
じて縦続接続される。そして、接続点，，…より
出力端子（61），（62），（63）……が取り出される。
び第２のインバータ回路が各段毎に水平走査線の数に応
じて縦続接続される。そして、接続点，，…より
出力端子（61），（62），（63）……が取り出される。
さて、本実施例では第１及び第２のCMOSインバータ回
路は夫々互いに異なる極性のトランジスタに並列に逆極
性のトランジスタが接続され、これ等の逆極性のトラン
ジスタが互いに逆極性のクロック信号で制御される。す
なわち、初段の第１のCMOSインバータ回路のトランジス
タM21Nと並列にこれと逆極性のMOSトランジスタM41Pが
接続され、そのゲートはクロック信号ライン（5a）に接
続され、第２のCMOSインバータ回路のトランジスタM31P
と並列にこれと逆極性のMOSトランジスタM41Nが接続さ
れ、そのゲートはクロック信号ライン（5b）に接続され
る。また、第２段の第１のCMOSインバータ回路のトラン
ジスタM22Nと並列にこれと逆極性のMOSトランジスタM
42Pが接続され、そのゲートはクロック信号ライン（4
a）に接続され、第２のCMOSインバータ回路のトランジ
スタM32Pと並列にこれと逆極性のMOSトランジスタM42N
が接続され、そのゲートはクロック信号ライン（4b）に
接続される。更に第３段の第１のCMOSインバータ回路の
トランジスタM23Nと並列にこれと逆極性のMOSトランジ
スタM43Pが接続され、そのゲートはクロック信号ライン
（5a）に接続され、第２のCMOSインバータ回路のトラン
ジスタM33Pと並列にこれと逆極性のMOSトランジスタM
43Nが接続され、そのゲートはクロック信号ライン（5
b）に接続される。
路は夫々互いに異なる極性のトランジスタに並列に逆極
性のトランジスタが接続され、これ等の逆極性のトラン
ジスタが互いに逆極性のクロック信号で制御される。す
なわち、初段の第１のCMOSインバータ回路のトランジス
タM21Nと並列にこれと逆極性のMOSトランジスタM41Pが
接続され、そのゲートはクロック信号ライン（5a）に接
続され、第２のCMOSインバータ回路のトランジスタM31P
と並列にこれと逆極性のMOSトランジスタM41Nが接続さ
れ、そのゲートはクロック信号ライン（5b）に接続され
る。また、第２段の第１のCMOSインバータ回路のトラン
ジスタM22Nと並列にこれと逆極性のMOSトランジスタM
42Pが接続され、そのゲートはクロック信号ライン（4
a）に接続され、第２のCMOSインバータ回路のトランジ
スタM32Pと並列にこれと逆極性のMOSトランジスタM42N
が接続され、そのゲートはクロック信号ライン（4b）に
接続される。更に第３段の第１のCMOSインバータ回路の
トランジスタM23Nと並列にこれと逆極性のMOSトランジ
スタM43Pが接続され、そのゲートはクロック信号ライン
（5a）に接続され、第２のCMOSインバータ回路のトラン
ジスタM33Pと並列にこれと逆極性のMOSトランジスタM
43Nが接続され、そのゲートはクロック信号ライン（5
b）に接続される。
以下同様にして各段の第１及び第２のCMOSインバータ
回路は夫々互いに異なる極性のトランジスタに並列に逆
極性のトランジスタが接続され、そしてこれ等逆極性の
トランジスタが互いに逆極性のクロック信号で制御され
るようになされる。
回路は夫々互いに異なる極性のトランジスタに並列に逆
極性のトランジスタが接続され、そしてこれ等逆極性の
トランジスタが互いに逆極性のクロック信号で制御され
るようになされる。
G2 回路動作 次に第２図のタイミングチャートを参照して第１図の
回路動作を説明する。
回路動作を説明する。
クロック信号ライン（4a），（4b）には例えば第２図
A,Bに示すようなクロック信号φ1,▲▼が供給され
ると共にクロック信号ライン（5a），（5b）には例えば
第２図C,Dに示すようなクロック信号φ2,▲▼が供
給される。
A,Bに示すようなクロック信号φ1,▲▼が供給され
ると共にクロック信号ライン（5a），（5b）には例えば
第２図C,Dに示すようなクロック信号φ2,▲▼が供
給される。
いま、入力端子（１）に例えば第２図Ｅに示すような
信号φINがスタートパルスとして供給されると、クロッ
ク信号φ１がハイレベル、クロック信号▲▼がロー
レベルになった時点でトランジスタM11N,M11Pがオンし
て入力端子（１）からの信号φINがサンプルホールドさ
れ、この結果接続点には第２図Ｆに示すような信号S1
が得られる。この信号S1は第１のCMOSインバータ回路の
トランジスタM21P,M21Nのゲートに供給される。そし
て、クロック信号φ２がハイレベル、クロック信号▲
▼がローレベルになった時点でトランジスタM21Pがオ
フし、トランジスタM21Nがオンする。この結果接続点
には第２図Ｇに示すような信号S2が得られる。この信号
S2は実質的に信号S1がクロック信号φ2,▲▼に対応
して第１のCMOSインバータ回路で反転されたものである
ことがわかる。
信号φINがスタートパルスとして供給されると、クロッ
ク信号φ１がハイレベル、クロック信号▲▼がロー
レベルになった時点でトランジスタM11N,M11Pがオンし
て入力端子（１）からの信号φINがサンプルホールドさ
れ、この結果接続点には第２図Ｆに示すような信号S1
が得られる。この信号S1は第１のCMOSインバータ回路の
トランジスタM21P,M21Nのゲートに供給される。そし
て、クロック信号φ２がハイレベル、クロック信号▲
▼がローレベルになった時点でトランジスタM21Pがオ
フし、トランジスタM21Nがオンする。この結果接続点
には第２図Ｇに示すような信号S2が得られる。この信号
S2は実質的に信号S1がクロック信号φ2,▲▼に対応
して第１のCMOSインバータ回路で反転されたものである
ことがわかる。
この信号S2はトランジスタM41Pがないとクロック信号
φ２がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｇに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ２がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM41Pがオンし、これにより接続点の電位が放
電され、信号S2は余分にホールドされることなく、クロ
ック信号φ２がローレベル、クロック信号▲▼がハ
イレベルになった時点でハイレベルとなる。従って、接
続点にはクロック信号φ2,▲▼の遷移に同期した
信号S2が得られる。
φ２がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｇに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ２がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM41Pがオンし、これにより接続点の電位が放
電され、信号S2は余分にホールドされることなく、クロ
ック信号φ２がローレベル、クロック信号▲▼がハ
イレベルになった時点でハイレベルとなる。従って、接
続点にはクロック信号φ2,▲▼の遷移に同期した
信号S2が得られる。
この信号S2は第２のCMOSインバータ回路のトランジス
タM31P,M33Nのゲートに供給される。そして、上述同様
クロック信号φ２がハイレベル、クロック信号▲▼
がローレベルになった時点でトランジスタM31Pがオフ
し、トランジスタM31Nがオンする。この結果接続点に
は第２図Ｈに示すような信号S3が得られる。この信号S3
は実質的に信号S2がクロック信号φ2,▲▼に対応し
て第２のCMOSインバータ回路で反転されたものであるこ
とがわかる。
タM31P,M33Nのゲートに供給される。そして、上述同様
クロック信号φ２がハイレベル、クロック信号▲▼
がローレベルになった時点でトランジスタM31Pがオフ
し、トランジスタM31Nがオンする。この結果接続点に
は第２図Ｈに示すような信号S3が得られる。この信号S3
は実質的に信号S2がクロック信号φ2,▲▼に対応し
て第２のCMOSインバータ回路で反転されたものであるこ
とがわかる。
この信号S3はトランジスタM41Nがないとクロック信号
φ２がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｈに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ２がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM41Nがオンし、これにより接続点の電位が放
電され、信号S3は余分にホールドされることなく、クロ
ック信号φ２がローレベル、クロック信号▲▼がハ
イレベルになった時点でハイレベルとなる。従って、接
続点にはクロック信号φ2,▲▼の遷移に同期した
信号S3が得られる。つまり、クロック信号φ2,▲▼
の夫々立下り、立上りを変えると信号S3の立下りも変え
ることができ、これにより出力信号φH1のデューティを
可変でき、これによりオーバラップを生ずることなく任
意の期間になるようにデューティを調整できる。
φ２がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｈに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ２がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM41Nがオンし、これにより接続点の電位が放
電され、信号S3は余分にホールドされることなく、クロ
ック信号φ２がローレベル、クロック信号▲▼がハ
イレベルになった時点でハイレベルとなる。従って、接
続点にはクロック信号φ2,▲▼の遷移に同期した
信号S3が得られる。つまり、クロック信号φ2,▲▼
の夫々立下り、立上りを変えると信号S3の立下りも変え
ることができ、これにより出力信号φH1のデューティを
可変でき、これによりオーバラップを生ずることなく任
意の期間になるようにデューティを調整できる。
この信号S3は入力信号として次段（第２段）のトラン
スミッションゲートであるトランジスタM12N,M12Pに供
給されると共に出力信号φH1として出力端子（61）に取
り出され、この出力信号φH1により例えば第１の水平走
査線が駆動される。
スミッションゲートであるトランジスタM12N,M12Pに供
給されると共に出力信号φH1として出力端子（61）に取
り出され、この出力信号φH1により例えば第１の水平走
査線が駆動される。
信号S3がトランジスタM12N,M12Pに供給されると、ク
ロック信号φ２がハイレベル、クロック信号▲▼が
ローレベルになった時点でトランジスタM12N,M12Pがオ
ンして初段からの信号S3がサンプルホールドされ、この
結果接続点には第２図Ｉに示すような信号S4が得られ
る。この信号S4は第１のCMOSインバータ回路のトランジ
スタM22P,M22Nのゲートに供給される。そして、クロッ
ク信号φ１がハイレベル、クロック信号▲▼がロー
レベルになった時点でトランジスタM22Pがオフし、トラ
ンジスタM22Nがオンする。この結果接続点には第２図
Ｊに示すような信号S5が得られる。この信号S5は実質的
に信号S4がクロック信号φ1,▲▼に対応して第１の
CMOSインバータ回路で反転されたものであることがわか
る。
ロック信号φ２がハイレベル、クロック信号▲▼が
ローレベルになった時点でトランジスタM12N,M12Pがオ
ンして初段からの信号S3がサンプルホールドされ、この
結果接続点には第２図Ｉに示すような信号S4が得られ
る。この信号S4は第１のCMOSインバータ回路のトランジ
スタM22P,M22Nのゲートに供給される。そして、クロッ
ク信号φ１がハイレベル、クロック信号▲▼がロー
レベルになった時点でトランジスタM22Pがオフし、トラ
ンジスタM22Nがオンする。この結果接続点には第２図
Ｊに示すような信号S5が得られる。この信号S5は実質的
に信号S4がクロック信号φ1,▲▼に対応して第１の
CMOSインバータ回路で反転されたものであることがわか
る。
この信号S5はトランジスタM42Pがないとクロック信号
φ１がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｊに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ１がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM42Pがオンし、これにより接続点の電位が放
電され、信号S5は余分にホールドされることなく、クロ
ック信号φ１がローレベル、クロック信号▲▼がハ
イレベルになった時点でハイレベルとなる。従って、接
続点にはクロック信号φ1,▲▼の遷移に同期した
信号S5が得られる。つまり、クロック信号φ1,▲▼
の夫々立下り、立上りを変えると信号S5の立下りも変え
ることができ、これにより出力信号φH2のデューティを
可変でき、これによりオーバーラップを生ずることなく
任意の期間になるようにデューティを調整できる。
φ１がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｊに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ１がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM42Pがオンし、これにより接続点の電位が放
電され、信号S5は余分にホールドされることなく、クロ
ック信号φ１がローレベル、クロック信号▲▼がハ
イレベルになった時点でハイレベルとなる。従って、接
続点にはクロック信号φ1,▲▼の遷移に同期した
信号S5が得られる。つまり、クロック信号φ1,▲▼
の夫々立下り、立上りを変えると信号S5の立下りも変え
ることができ、これにより出力信号φH2のデューティを
可変でき、これによりオーバーラップを生ずることなく
任意の期間になるようにデューティを調整できる。
この信号S5は第２のCMOSインバータ回路のトランジス
タM32P,M32Nのゲートに供給される。そして、上述同様
のクロック信号φ２がハイレベル、クロック信号▲
▼がローレベルになった時点でトランジスタM32Pがオフ
し、トランジスタM32Nがオンする。この結果接続点に
は第２図Ｋに示すような信号６が得られる。この信号S6
は実質的に信号S5がクロック信号φ1,▲▼に対応し
て第２のCMOSインバータ回路で反転されたものであるこ
とがわかる。
タM32P,M32Nのゲートに供給される。そして、上述同様
のクロック信号φ２がハイレベル、クロック信号▲
▼がローレベルになった時点でトランジスタM32Pがオフ
し、トランジスタM32Nがオンする。この結果接続点に
は第２図Ｋに示すような信号６が得られる。この信号S6
は実質的に信号S5がクロック信号φ1,▲▼に対応し
て第２のCMOSインバータ回路で反転されたものであるこ
とがわかる。
この信号S6はトランジスタM42Nがないとクロック信号
φ１がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｋに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ１がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM42Nがオンし、これにより接続点の電位が放
電され、信号S6は余分にホールドされることなく、クロ
ック信号φ１がローレベル、クロック信号▲▼がハ
イレベルになった時点でローレベルとなる。従って、接
続点にはクロック信号φ1,▲▼の遷移に同期した
信号S6が得られる。
φ１がローレベル、クロック信号▲▼がハイレベル
になることにより第２図Ｋに破線で示すようにホールド
され好ましくない。そこで、クロック信号φ１がローレ
ベル、クロック信号▲▼がハイレベルになるとトラ
ンジスタM42Nがオンし、これにより接続点の電位が放
電され、信号S6は余分にホールドされることなく、クロ
ック信号φ１がローレベル、クロック信号▲▼がハ
イレベルになった時点でローレベルとなる。従って、接
続点にはクロック信号φ1,▲▼の遷移に同期した
信号S6が得られる。
この信号S6は入力信号として次段（第３段）のトラン
スミッションゲートであるトランジスタM13N,M13Pに供
給されると共に出力信号φH2として出力端子（62）に取
り出され、この出力信号φH2により例えば第２の水平走
査線が駆動される。
スミッションゲートであるトランジスタM13N,M13Pに供
給されると共に出力信号φH2として出力端子（62）に取
り出され、この出力信号φH2により例えば第２の水平走
査線が駆動される。
信号S6が第３段のトランスミッションゲートに供給さ
れると、この第３段は上述した第１段と同様に動作し、
各接続点，及びには夫々第２図L,M及びＮに示す
ような信号S7,S8及びS9が得られる。して、信号S9は出
力信号φH3として出力端子（63）に取出され、この出力
信号φH3により例えば第３の水平走査線が駆動される。
れると、この第３段は上述した第１段と同様に動作し、
各接続点，及びには夫々第２図L,M及びＮに示す
ような信号S7,S8及びS9が得られる。して、信号S9は出
力信号φH3として出力端子（63）に取出され、この出力
信号φH3により例えば第３の水平走査線が駆動される。
このようにして入力信号φINが順次伝送され、各水平
走査線が順次駆動される。
走査線が順次駆動される。
Ｈ 発明の効果 上述の如くこの発明によれば、第１及び第２のCMOSイ
ンバータ回路の夫々互いに異なる極性のトランジスタに
並列に逆極性のトランジスタを接続し、このトランジス
タを互いに逆極性のクロック信号で制御するようにした
ので、出力信号をクロック信号φ１とφ２のタイミング
で出力することができ、もってデューティの可変が可能
となり、隣接の出力信号の間でオーバラップが発生する
ことを回避することができ、解像度の劣化等が防止され
る。
ンバータ回路の夫々互いに異なる極性のトランジスタに
並列に逆極性のトランジスタを接続し、このトランジス
タを互いに逆極性のクロック信号で制御するようにした
ので、出力信号をクロック信号φ１とφ２のタイミング
で出力することができ、もってデューティの可変が可能
となり、隣接の出力信号の間でオーバラップが発生する
ことを回避することができ、解像度の劣化等が防止され
る。
また、従来の如く電源ライン、接地ラインが不要とな
り、実質的に１段毎に出力信号を発生することができる
ので、回路構成が簡単となり、例えば回路をIC化した場
合のチップ面積の縮小、信頼性の向上を図ることができ
る。
り、実質的に１段毎に出力信号を発生することができる
ので、回路構成が簡単となり、例えば回路をIC化した場
合のチップ面積の縮小、信頼性の向上を図ることができ
る。
更に従来の２倍の伝送レートで走査可能でありクロッ
ク信号の周波数が従来に比し半分で済むので高解像度化
に有利である。
ク信号の周波数が従来に比し半分で済むので高解像度化
に有利である。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作説明を供するためのタイミングチャー
ト、第３図は従来回路の一例を示す回路構成図、第４図
は第３図の動作説明に供給するためのタイミングチャー
トである。 （１）は入力端子、（４），（５）はクロック信号ライ
ン、（６）は出力端子、M11N〜M13N,M11P〜M13Pはトラ
ンスミッションゲートを構成するMOSトランジスタ、M
21P〜M23P,M21N〜M23Nは第１のCMOSインバータ回路を構
成するMOSトランジスタ、M31P〜M33P,M31N〜M33Nは第２
のCMOSインバータ回路を構成するMOSトランジスタ、M
41P〜M43P,M41N〜M43Nは放電用MOSトランジスタであ
る。
は第１図の動作説明を供するためのタイミングチャー
ト、第３図は従来回路の一例を示す回路構成図、第４図
は第３図の動作説明に供給するためのタイミングチャー
トである。 （１）は入力端子、（４），（５）はクロック信号ライ
ン、（６）は出力端子、M11N〜M13N,M11P〜M13Pはトラ
ンスミッションゲートを構成するMOSトランジスタ、M
21P〜M23P,M21N〜M23Nは第１のCMOSインバータ回路を構
成するMOSトランジスタ、M31P〜M33P,M31N〜M33Nは第２
のCMOSインバータ回路を構成するMOSトランジスタ、M
41P〜M43P,M41N〜M43Nは放電用MOSトランジスタであ
る。
Claims (1)
- 【請求項１】入力信号が初段のトランスミッションゲー
トに供給され、該トランスミッションゲートの出力が第
１及び第２のCMOSインバータ回路を介して出力端子及び
次段のトランスミッションゲートに供給されると共に上
記初段のトランスミッションゲートが第１のクロック信
号で制御され、 上記第１及び第２のCMOSインバータ回路が第２のクロッ
ク信号ラインに接続され、 上記トランスミッションゲート及びCMOSインバータ回路
が各段毎に交互に異なる位相のクロック信号で駆動され
ることにより上記入力信号が各段毎に順次伝送されるよ
うになされた信号伝送回路において、 上記第１及び第２のCMOSインバータ回路は夫々互いに異
なる極性のトランジスタに並列に逆極性のトランジスタ
が接続され、これ等第１及び第２のCMOSインバータ回路
の逆極性トランジスタが互いに逆極性のクロック信号で
制御されるようになされた信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115644A JP2666361B2 (ja) | 1988-05-12 | 1988-05-12 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115644A JP2666361B2 (ja) | 1988-05-12 | 1988-05-12 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286576A JPH01286576A (ja) | 1989-11-17 |
| JP2666361B2 true JP2666361B2 (ja) | 1997-10-22 |
Family
ID=14667746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115644A Expired - Lifetime JP2666361B2 (ja) | 1988-05-12 | 1988-05-12 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666361B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI298478B (en) * | 2002-06-15 | 2008-07-01 | Samsung Electronics Co Ltd | Method of driving a shift register, a shift register, a liquid crystal display device having the shift register |
-
1988
- 1988-05-12 JP JP63115644A patent/JP2666361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01286576A (ja) | 1989-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6693617B2 (en) | Liquid crystal display apparatus and data driver | |
| US8531376B2 (en) | Bootstrap circuit, and shift register, scanning circuit, display device using the same | |
| US9330782B2 (en) | Shift register and display device having the same | |
| US7463234B2 (en) | Liquid crystal display and data latch circuit | |
| US7710373B2 (en) | Liquid crystal display device for improved inversion drive | |
| US20170110077A1 (en) | Scanning-line drive circuit | |
| US20110007040A1 (en) | Shift register and active matrix device | |
| US10930192B2 (en) | Gate driver on array circuit and display panel | |
| KR20100071387A (ko) | 게이트 드라이버 | |
| WO2007086601A1 (en) | Shift register circuit and display drive device | |
| US7760845B2 (en) | Shift register for a liquid crystal display | |
| KR20170078924A (ko) | 게이트 구동 회로 및 이를 포함하는 표시 장치 | |
| US7427880B2 (en) | Sample/hold apparatus with small-sized capacitor and its driving method | |
| US6788757B1 (en) | Bi-directional shift-register circuit | |
| US7038643B2 (en) | Bi-directional driving circuit for liquid crystal display device | |
| JP3764733B2 (ja) | 低電圧クロック信号を用いる連続パルス列発生器 | |
| JPH11176186A (ja) | 双方向シフトレジスタ | |
| JP2666361B2 (ja) | 信号伝送回路 | |
| US7053943B2 (en) | Scanning circuit, and imaging apparatus having the same | |
| EP0350027B1 (en) | Sample-hold circuit | |
| JP2000206491A (ja) | 液晶表示装置 | |
| JPH06202588A (ja) | シフトレジスタ及びこれを用いた液晶表示装置 | |
| US7512855B2 (en) | Shift register circuit | |
| JP2867492B2 (ja) | 液晶ディスプレイ装置 | |
| JP3993270B2 (ja) | シフトレジスタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |