KR101398121B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 제 1, 제 2 분할 화소를 포함하는 복수의 단위 화소가 마련된 표시 패널과, 상기 제 1 분할 화소에 제 1 게이트 신호를 인가하는 제 1 구동부 및 상기 제 2 분할 화소에 제 2 게이트 신호를 인가하는 제 2 구동부를 포함하고, 상기 제 1, 제 2 구동부는, 상기 표시 패널에 ASG 방식으로 형성되며, 독립 구동을 통해 상기 제 1, 제 2 게이트 신호의 적어도 일부분을 시간적으로 중첩시켜 인가하는 표시 장치를 제공한다.
이와 같은 본 발명은 복수의 분할 화소 각각을 중첩 구동시키고, 복수의 분할 화소 각각에 차등 전위를 시분할 인가시켜서 측면 시인성 및 색감 등의 표시 품질을 향상시킬 수 있다.
중첩 구동, 오버랩 구동, SPVA, 게이트 구동부, 액정 표시 장치.

Description

표시 장치{DISPLAY}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는, 하나의 단위 화소가 복수로 분할되어 분할 화소별로 차등 전위가 인가되는 표시 장치에 관한 것이다.
표시 장치의 하나인 액정 표시 장치(Liquid Crystal Display)는 액정 분자의 광학적 이방성 및 편광판의 편광 특성을 이용하여 광원으로부터 입사되는 광의 투과량을 조절하여 화상을 구현하는 디스플레이 소자로서, 경량박형, 고해상도, 대화면화를 실현할 수 있고, 소비전력이 작아 최근 그 응용범위가 급속도로 확대되고 있다.
이러한 액정 표시 장치는 액정 분자의 광 투과축으로만 광이 투과되어 영상이 구현되기 때문에, 다른 표시 장치들에 비하여 상대적으로 시야각이 좁은 문제점이 있다. 따라서, 시야각을 개선하기 위한 다양한 기술이 연구되고 있는데, 그 중에서 SPVA(Super Patterned Vertically Alignment;SPVA) 방식은 단위 화소 내에 복수의 분할 화소를 형성하여 이들을 독립 구동시키고, 각각의 분할 화소에 차등 전위를 갖는 데이터 신호를 시분할하여 인가해주는 방식이다. 따라서, 분할 영역별로 서로 다른 전압이 충전되어 액정 분자의 광 투과축이 보다 다양한 각도로 변화됨으 로써 시야각이 향상되고, 특히 측면 시인성이 개선될 수 있다. 이러한 SPVA 방식에서 단위 화소에는 2개의 게이트 라인(gate line) 및 1개의 데이터 라인(data line)에 연결되는 것이 보통이다(2G-1D 셀 구조).
그러나, SPVA 방식은 일반적인 경우보다 훨씬 많은 수의 화소를 갖기 때문에 각 화소들의 충전 시간을 적절히 제어하기 곤란한 문제점이 있다. 예를 들어, 하나의 화소가 서브 화소 및 메인 화소로 분할되는 경우 각 화소의 충전 시간이 1/2로 줄어든다. 또한, 서브 화소 및 메인 화소에는 차등 전위를 갖는 데이터 신호가 충전되는 것이 바람직한데, 이들 데이터 신호의 충전 시간을 동일하게 제어할 경우 일부 데이터 신호가 저충전되거나 과충전되는 문제점이 있다. 그 결과, 측면 시인성 및 색감 등의 표시 품질이 기대하였던 수준에 미치지 못하고 있는 실정이다. 이러한 문제점들을 해결하기 위하여, 서브 화소와 메인 화소를 중첩(overlap) 구동할 필요가 있는데, 비정질 실리콘 트랜지스터(Armorphous Silicon TFT)를 이용한 게이트 구동 회로를 사용하는 경우 각 게이트 구동 ASG(Armorphous Silicon Gate; ASG)가 서로 종속 연결되어 순차 구동되므로 중첩 구동이 곤란한 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로, 복수의 분할 화소 각각에 인가되는 게이트 신호를 서로 중첩시켜 구동시킬 수 있도록 한 표시 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 복수의 분할 화소 각각에 인가되는 게이트 신호의 출력 시간을 서로 다르게 제어할 수 있도록 한 표시 장치를 제공하는데 다른 목적이 있다.
또한, 본 발명은 복수의 분할 화소 각각을 중첩 구동시키고, 복수의 분할 화소 각각에 차등 전위를 시분할 인가시켜서 측면 시인성 및 색감 등의 표시 품질을 더욱 향상시킬 수 있도록 한 표시 장치를 제공하는데 또 다른 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제 1, 제 2 분할 화소를 포함하는 복수의 단위 화소가 마련된 표시 패널과, 상기 제 1 분할 화소에 제 1 게이트 신호를 인가하는 제 1 구동부 및 상기 제 2 분할 화소에 제 2 게이트 신호를 인가하는 제 2 구동부를 포함하고, 상기 제 1, 제 2 구동부는, 상기 표시 패널에 ASG 방식으로 형성되며, 독립 구동을 통해 상기 제 1, 제 2 게이트 신호의 적어도 일부분을 시간적으로 중첩시켜 인가한다.
상기 제 1 구동부는, 외부의 게이트 클럭 신호에 응답하여 제 1, 제 2 게이트 클럭 신호를 생성하는 게이트 클럭 생성부와, 상기 제 1, 제 2 게이트 클럭 신호에 응답하여 각각의 제 1 분할 화소에 게이트 신호를 인가하는 복수의 구동 ASG 를 포함하고, 상기 제 2 구동부는, 외부의 게이트 클럭 신호에 응답하여 제 1, 제 2 게이트 클럭 신호를 생성하는 게이트 클럭 생성부와, 상기 제 1, 제 2 게이트 클럭 신호에 응답하여 각각의 제 2 분할 화소에 게이트 신호를 인가하는 복수의 구동 ASG와, 상기 복수의 구동 ASG의 출력 시간을 제어하는 복수의 리셋 ASG를 포함한다.
상기 제 2 구동부는 한 개의 구동 ASG와 n개의 리셋 ASG가 번갈아 마련되어 상기 n개의 리셋 ASG가 전단 ASG의 출력 시간을 1/(n+1)으로 제어하는 것이 바람직하다.
상기 제 2 구동부는 한 개의 구동 ASG와 한 개의 리셋 ASG가 번갈아 마련되어 상기 한 개의 리셋 ASG가 전단 ASG의 출력 시간을 1/2로 제어하는 것이 바람직하다.
상기 제 1 구동부에 마련된 복수의 구동 ASG 중 홀수 번째 구동 ASG는 제 1 게이트 클럭 신호에 따라 게이트 신호를 출력하고, 짝수 번째 구동 ASG는 제 2 게이트 클럭 신호에 따라 게이트 신호를 출력하는 것이 바람직하다.
상기 제 2 구동부에 마련된 복수의 구동 ASG 중 홀수 번째 구동 ASG는 제 1 게이트 클럭 신호에 따라 게이트 신호를 출력하고, 짝수 번째 구동 ASG는 제 2 게이트 클럭 신호에 따라 게이트 신호를 출력하는 것이 바람직하다.
상기 제 1, 제 2 게이트 클럭 신호는 서로 반대의 위상을 갖는 것이 바람직하다. 또한, 상기 제 1 구동부의 제 1, 제 2 게이트 클럭 신호는 1 수평 주기를 갖고, 상기 제 2 구동부의 제 1, 제 2 게이트 클럭 신호는 1/2 수평 주기를 갖는 것 이 바람직하다.
상기 제 1, 제 2 구동부는 표시 패널의 일측에 함께 마련되거나, 또는 표시 패널의 양측에 각각 마련될 수 있다.
상기 제 1, 제 2 구동부에 게이트 클럭 신호 및 수직 동기 시작 신호를 포함하는 제 1, 제 2 제어 신호를 각각 제공하는 신호 제어부를 더 포함하는 것이 바람직하다.
상기 제 1, 제 2 분할 화소에 차등 전위를 갖는 데이터 신호를 시분할하여 인가하는 데이터 구동부를 더 포함하는 것이 바람직하다.
상기 데이터 구동부는 상기 제 1 분할 화소에 저준위 데이터 신호를 인가하고, 상기 제 2 분할 화소에 고준위 데이터 신호를 인가하는 것이 바람직하다.
상기 표시 패널은 액정층을 포함하는 것이 바람직하다.
본 발명은 각 분할 화소의 구동을 위한 각 구동 ASG를 서로 독립 구동시킴으로써 각 분할 화소에 인가되는 게이트 신호를 서로 중첩시켜 인가할 수 있다. 또한, 일부 분할 화소의 구동을 위한 일부 구동 ASG의 후단에 리셋 ASG를 추가함으로써 각 분할 화소에 인가되는 게이트 신호의 출력 시간을 서로 다르게 제어할 수 있다. 또한, 시분할 방법을 통해 복수의 분할 화소 각각에 차등 전위의 데이터 신호를 인가한다. 따라서, 각 분할 화소의 충전 시간을 충분히 확보할 수 있고, 각 분할 화소의 충전 시간을 데이터 신호의 전압 레벨에 따라 적절히 조절할 수 있으므로, 측면 시인성 및 색감 등의 표시 품질이 더욱 향상될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상의 동일 부호는 동일한 요소를 지칭한다.
<제 1 실시예>
도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 실시예에 따른 액정 표시 장치는 화소 영역(A)에 복수의 화소가 매트릭스 형태로 배열된 액정 표시 패널(100) 및 화소들의 동작을 제어하는 액정 구동 회로(500)를 포함한다. 상기 액정 구동 회로(500)는 신호 제어부(200), 데이터 구동부(300) 및 게이트 구동부(400)를 포함하고, 상기 액정 구동 회로(500)는 데이터 구동부(300)에 계조 전압을 제공하는 계조 전압 생성부(미도시) 및 게이트 구동부(400)에 구동 전압을 제공하는 구동 전압 생성부(미도시)를 더 포함한다. 여기서, 액정 구동 회로(500)의 일부 즉, 데이터 구동부(300) 및 게이트 구동부(400)는 비정질 실리콘 트랜지스터(Armorphous Silicon TFT)를 이용한 회로 형성 방식 즉, ASG(Armorphous Silicon Gate; 이하 'ASG') 방식을 통해 액정 표시 패널에 내장될 수 있는데, 이에 대해서는 후술한다.
액정 표시 패널(100)은 복수의 게이트 라인(G1-M 내지 Gn-M, G1-S 내지 Gn- S) 및 이와 교차하는 복수의 데이터 라인(D1 내지 Dm)을 포함하고, 이들의 교차 영역에 마련된 복수의 단위 화소를 구비한다. 특히, 본 실시예의 단위 화소 각각에는 복수의 분할 화소가 마련된다. 즉, 상기 단위 화소는 서브 박막 트랜지스터(T-S)와, 서브 액정 커패시터(Clc-S) 및 서브 유지 커패시터(Cst-S)를 구비하는 서브 화소(Sub Pixel)와, 메인 박막 트랜지스터(T-M)와, 메인 액정 커패시터(Clc-M) 및 메인 유지 커패시터(Cst-M)를 구비하는 메인 화소(Main Pixel)를 포함한다. 여기서, 상기 액정 커패시터(Clc-S, Clc-M)는 상하로 중첩된 화소 전극(미도시)과 공통 전극(미도시) 사이에 유전체로 액정층이 마련되어 구성되며, 박막 트랜지스터(T-S, T-M)의 온(on)시 데이터 신호가 충전되어 액정층의 분자 배열을 제어하는 역할을 수행한다. 그리고, 상기 유지 커패시터(Cst-S, Cst-M)는 상하로 중첩된 화소 전극과 유지 전극 사이에 유전체로 보호막이 마련되어 구성되며, 액정 커패시터(Clc-S, Clc-M)에 충전된 데이터 신호를 다음 데이터 신호가 충전될 때까지 유지하는 역할을 수행한다. 물론, 액정 커패시터(Clc-S, Clc-M)의 보조적인 역할을 수행하는 유지 커패시터(Cst-S, Cst-M)는 필요에 따라 생략될 수도 있다. 이러한, 서브 화소 및 메인 화소에는 각기 차등된 전압이 데이터 신호(또는 화상 신호)로써 인가된다. 예를 들어, 서브 화소에는 저전위 데이터 신호가 인가되고, 메인 화소에는 고전위 데이터 신호가 인가된다. 따라서, 단위 화소 영역 내에 차등 전계를 형성시켜 액정 분자의 배열 방향을 보다 다양한 각도로 제어할 수 있으므로 측면 시인성을 더욱 향상시킬 수 있다. 물론, 이와는 반대로 서브 화소에 고전위 데이터 신호를 인가하고, 메인 화소에 저전위 데이터 화소가 인가하여 유사한 효과를 얻을 수도 있다.
단위 화소가 서브 화소(또는 저준위 화소) 및 메인 화소(또는 고전위 화소)로 구분됨에 따라 복수의 게이트 라인(G1-S 내지 Gn-S, G1-M 내지 Gn-M) 또한 서브 게이트 라인(G1-S 내지 Gn-S)과 메인 게이트 라인(G1-M 내지 Gn-M)으로 구분된다. 이때, 서브 화소의 서브 박막 트랜지스터(T-S)의 게이트 단자는 서브 게이트 라인(G1-S 내지 Gn-S)에 접속되고, 소오스 단자는 데이터 라인(D1 내지 Dm)에 접속되며, 드레인 단자는 서브 액정 커패시터(Clc-S)의 화소 전극에 접속된다. 여기서, 서브 박막 트랜지스터(T-S)는 서브 게이트 라인(G1-S 내지 Gn-S)에 인가되는 게이트 온 전압(Von)에 따라 동작하여 데이터 라인(D1 내지 Dm)의 데이터 신호를 서브 액정 커패시터(Clc-S)의 화소 전극에 공급한다. 또한, 메인 화소의 메인 박막 트랜지스터(T-M)의 게이트 단자는 메인 게이트 라인(G1-M 내지 Gn-M)에 접속되고, 소오스 단자는 데이터 라인(D1 내지 Dm)에 접속되며, 드레인 단자는 메인 액정 커패시터(Clc-M)의 화소 전극에 접속된다. 여기서, 메인 박막 트랜지스터(T-M)는 메인 게이트 라인(G1-M 내지 Gn-M)에 인가되는 게이트 온 전압(Von)에 따라 동작하여 데이터 라인(D1 내지 Dm)의 데이터 신호를 메인 액정 커패시터(Cls-S)의 화소 전극에 공급한다. 즉, 전술한 단위 화소는 2개의 게이트 라인(G-M, G-S), 1개의 데이터 라인(D) 및 2개의 박막 트랜지스터(T-M, T-S)에 의해 구동된다.
한편, 액정 표시 패널(100)은 일정 거리로 이격되어 합착된 상하 기판(미도시) 사이에 형성된 액정층(미도시)을 포함한다. 본 실시예의 액정층은 액정 분자의 장축이 상하 기판에 대하여 수직을 이루도록 배향되는 것이 바람직하며, 다중 도메인(Multi Domain) 구조로 형성되는 것이 바람직하다. 이를 위해, 상하 기판의 대향 면 예를 들어, 공통 전극 및 화소 전극 중 적어도 어느 하나에는 절개 패턴 또는 돌기 패턴과 같은 액정 배향 규제 수단이 마련될 수 있다. 또한, 서브 화소 및 메인 화소를 포함하는 각 단위 화소는 삼원색(적색, 녹색, 청색) 중 어느 하나를 고유하게 표시하는 것이 바람직하다. 이를 위해 각 단위 화소에는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터 중 어느 하나의 컬러 필터(미도시)가 마련될 수 있다.
신호 제어부(200)는 외부의 그래픽 제어기(미도시)로부터 입력 화상 신호 및 입력 제어 신호를 제공받는다. 예를 들어, 화상 데이터(R, G, B)을 포함하는 입력 화상 신호 및 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭(MCLK) 및 데이터 인에이블 신호(DE)를 포함하는 입력 제어 신호를 제공받는다. 또한, 상기 신호 제어부(200)는 입력 화상 신호를 액정 표시 패널(100)의 동작 조건에 적합하게 처리하여 내부적인 화상 데이터(R, G, B)를 생성하고, 게이트 제어 신호 및 데이터 제어 신호를 생성한 후, 상기 화상 데이터(R, G, B) 및 데이터 제어 신호(CONT1)를 데이터 구동부(300)로 전송하고, 상기 게이트 제어 신호(CONT2)를 게이트 구동부(400)로 전송한다. 여기서, 화상 데이터(R, G, B)는 액정 표시 패널(100)의 화소 배열에 따라 재배열되며, 화상 보정 회로를 통해 보정될 수 있다. 그리고, 데이터 제어 신호(CONT1)는 화상 데이터의 전송 시작을 알려주는 수평 동기 시작 신호(STH), 해당 데이터 라인에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 공통 전압에 대한 데이터 전압의 극성을 반전시키는 반전 신호(RVS) 및 데이터 클럭 신호(DCLK)등을 포함하고, 게이트 제어 신호(CONT2)는 게이트 온 전압(Von)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 클럭 신호(CKV) 및 출력 인에이블 신호(OE)등을 포함한다.
특히, 본 실시예의 신호 제어부(200)은 단위 화소가 메인 화소 및 서브 화소로 분할됨에 따라 이들을 각각 독립 제어하기 위한 한 쌍의 수직 동기 시작 신호 즉, 제 1 수직 동기 시작 신호(STVi-1) 및 제 2 수직 동기 시작 신호(STVi-2)와, 한 쌍의 게이트 클럭 신호 즉, 제 1 게이트 클럭 신호(CKVi-1) 및 제 2 게이트 클럭 신호(CKVi-2)를 생성하여 게이트 구동부(400)로 출력한다.
계조 전압 생성부(미도시)는 외부 전원 장치로부터 입력받은 감마 전압을 전압 분배하여 복수 레벨의 계조 전압을 생성할 수 있다. 이때, 화상 데이터(R,G,B)의 비트(bit) 수에 따라 계조 전압의 레벨 수는 달라지는데, 예를 들어, 화상 데이터(R,G,B)가 8 비트인 경우 계조 전압은 256 레벨을 갖게 된다. 본 실시예의 계조 전압 생성부는 극성이 다른 한 벌의 계조 전압 즉, 정극성(+)의 계조 전압 및 부극성(-)의 계조 전압을 생성하여 데이터 구동부(300)에 제공하는 것이 바람직하다.
데이터 구동부(300)는 계조 전압 생성부(미도시)로부터의 계조 전압을 이용하여 디지털 형태의 화상 데이터를 아날로그 형태로 변환하고, 이를 데이터 신호로서 각 데이터 라인(D1 내지 Dm)에 인가한다. 본 실시예의 데이터 구동부(300)는 한 프레임(1 frame)을 시분할하여 서브 화소에 저전위 데이터 신호를 인가하고, 메인 화소에 고준위 데이터 신호를 인가한다. 이때, 데이터 신호는 정의 계조 전압 또는 부의 계조 전압을 이용하여 생성할 수 있고, 신호 제어부(200)의 반전 신호(RVS)에 따라 극성을 반전시켜 각 데이터 라인(D1 내지 Dm)에 인가하는 것이 바람직하다. 즉, 공통 전압(Vcom)과 비교하여 정극성(+) 및 부극성(-)을 갖는 한 벌의 데이터 신호를 도트(dot) 별로 또는 라인(line) 별로 또는 컬럼(column) 별로 또는 프레임(frame) 별로 교대로 인가하는 것이 바람직하다.
구동 전압 생성부(미도시)는 외부 전원 장치로부터 입력받은 외부 전원을 이용하여 액정 표시 패널(100)의 구동에 필요한 각종 구동 전압을 생성 및 출력할 수 있다. 예를 들어, 박막 트랜지스터(TFT)를 온시키는 게이트 온 전압(Von) 및 박막 트랜지스터(TFT)를 오프시키는 게이트 오프 전압(Voff) 등을 생성하여 이를 게이트 구동부(200)에 제공하고, 공통 전압(Vcom)을 생성하여 이를 공통 전극 및 유지 전극에 인가한다.
게이트 구동부(400)는 수직 동기 시작 신호(STV)에 따라 동작을 개시하며, 게이트 클럭 신호(CKV)에 동기화되어 구동 전압 생성부(미도시)로터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 포함하는 아날로그 신호를 게이트 신호로서 각 게이트 라인(G1 내지 Gn)에 순차적으로 인가한다. 이러한 게이트 구동부(400)는 서브 게이트 라인(G1-S 내지 Gn-S)에 게이트 신호를 인가하는 제 1 구동부(410) 및 메인 게이트 라인(G1-M 내지 Gn-M)에 게이트 신호를 인가하는 제 2 구동부(420)를 포함한다. 그리고, 상기 제 1, 제 2 구동부(410, 420)는 화소 영역(A)의 외곽 일측에 마련되는데, 이들은 ASG 방식으로 화소들과 함께 형성되는 것이 바람직하다. 예를 들어, 액정 표시 패널(100)의 박막 트랜지스터가 형성되는 하부 기판의 가장자리 일측에 화소들과 함께 제 1, 제 2 구동부(410, 420)가 형성될 수 있다. 따라서, 외부 부품의 감소로 인한 원가 절감 효과를 얻을 수 있다.
도 2a는 본 발명의 제 1 실시예에 따른 게이트 구동부의 제 1 구동부를 나타낸 블록도이고, 도 2b는 본 발명의 제 1 실시예에 따른 게이트 구동부의 제 2 구동부를 나타낸 블록도이며, 도 3은 본 발명의 제 1 실시예에 따른 게이트 구동부의 동작 타이밍도이다. 여기서, 도 2a의 제 1 구동부와 도 2b의 제 2 구동부는 설명의 편의를 위해 분리하여 도시하였지만 실제로는 액정 표시 패널(100)의 일측에 순서대로 배치된다.
도 2a를 참조하면, 상기 제 1 구동부(410)는 제 1 외부 게이트 클럭 신호(CKVi-1)에 응답하여 제 1, 제 2 내부 게이트 클럭 신호(CKV-11, CKVB-12)를 생성하고, 제 1 외부 수직 동기 시작 신호(STVi-1)에 응답하여 제 1 내부 수직 동기 시작 신호(STV-1)를 생성하는 게이트 클럭 생성부(411)와, 제 1 내부 수직 동기 시작 신호(STV-1)에 따라 동작을 개시하며, 제 1 내부 게이트 클럭 신호(CKV-11) 또는 제 2 내부 게이트 클럭 신호(CKVB-12)에 응답하여 각각의 서브 게이트 라인(G1-S 내지 Gn-S)에 게이트 신호를 인가하는 복수의 구동 ASG(ASG1-S 내지 ASGn-S)를 포함한다. 각 구동 ASG들(ASG1-S 내지 ASGn-S)은 전단 구동 ASG의 출력 신호 즉, 캐리(carry) 신호에 의해 후단 구동 ASG의 동작이 개시되고, 후단 구동 ASG의 출력 신호 즉, 리셋(reset) 신호에 의해 전단 구동 ASG의 동작이 정지되는 상호 종속적 관계로 연결된다. 본 실시예에 따른 각 구동 ASG들(ASG1-S 내지 ASGn-S)은 게이트 출력 즉, 게이트 온 전압(Von)을 캐리 신호 및 리셋 신호로 이용하는 것이 바람직하다.
이와 같은 구성을 갖는 제 1 구동부의 동작에 대해 도 2a 및 도 3을 참조하 여 설명하면 다음과 같다. 먼저, 게이트 클럭 생성부(411)는 제 1 외부 게이트 클럭 신호(CKVi-1)에 기초하여 생성한 제 1, 제 2 내부 게이트 클럭 신호(CKV-11, CKVB-12)와, 제 1 외부 수직 동기 시작 신호(STVi-1)에 기초하여 생성한 제 1 내부 수직 동기 시작 신호(STV-1)를 제 1 구동 ASG(ASG1-S)에 인가한다. 이때, 제 1, 제 2 내부 게이트 클럭 신호(CKV-11, CKVB-12)는 서로 반대의 위상을 갖는 신호이고, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)에 해당하는 전압 레벨을 갖는 신호이다. 즉, 제 1, 제 2 내부 게이트 클럭 신호(CKV-11, CKVB-12)의 하이 구간은 게이트 온 전압(Von)에 해당하는 전압 레벨을 갖고, 로우 구간은 게이트 오프 전압(Voff)에 해당하는 전압 레벨을 갖는다. 제 1 구동 ASG(ASG1-S)는 제 1 내부 수직 동기 시작 신호(STV-1)에 의해 동작이 개시되어 제 1 내부 게이트 클럭 신호(CKV-11)(또는 제 2 내부 게이트 클럭 신호(CKVB-12))의 하이 구간에 제 1 서브 게이트 라인(G1-S)에 게이트 온 전압(Von)을 출력한다. 제 2 내지 제 n 구동 ASG(ASG2-S 내지 ASGn-S)는 전단 구동 ASG(ASG1-S 내지 ASGn-1-S)의 게이트 출력에 의해 동작이 게시되어 제 1 내부 게이트 클럭 신호(CKV-11)(또는 제 2 내부 게이트 클럭 신호(CKVB-12))에 따라 제 2 내지 제 n 서브 게이트 라인(G2-S 내지 Gn-S)에 게이트 온 전압(Von)을 순차적으로 출력한다. 이때, 제 1 내지 제 n-1 구동 ASG(ASG1-S 내지 ASGn-1-S)는 후단 구동 ASG(ASG2-S 내지 ASGn-S)의 게이트 출력에 의해 리셋된다.
상기의 동작 과정에서, 게이트 온 전압(Von)을 출력하지 않는 시간 동안 각 구동 ASG들(ASG1-S 내지 ASGn-S)은 게이트 오프 전압(Voff)을 출력하는 것이 바람 직하다. 또한, 홀수 번째 구동 ASG들(ASG1-S, ASG3-S,...)은 제 1 내부 게이트 클럭 신호(CKV-11)에 따라 게이트 온 전압(Von)을 출력하고, 짝수 번째 구동 ASG들(ASG2-S, ASG4-S,...)은 제 2 내부 게이트 클럭 신호(CKVB-12)에 따라 게이트 온 전압(Von)을 출력하는 것이 바람직하다. 한편, 서브 화소에 게이트 온 전압(Von)를 출력하는 각 구동 ASG들(ASG1-S 내지 ASGn-S)의 출력은 1 수평 주기(1H) 동안 유지되는 것이 바람직하므로, 상기의 제 1, 제 2 내부 게이트 클럭 신호(CKV-11, CKVB-12)는 1 수평 주기(1H)와 동일한 것이 바람직하다. 따라서, 제 1 구동부(410)의 각 구동 ASG들(ASG1-S 내지 ASGn-S)은 1 수평 주기(1H) 동안 게이트 온 전압(Von)을 출력한다.
도 2b를 참조하면, 상기 제 2 구동부(420)는 제 2 외부 게이트 클럭 신호(CKVi-2)에 응답하여 제 1, 제 2 내부 게이트 클럭 신호(CKV-21, CKVB-22)를 생성하고, 제 2 외부 수직 동기 시작 신호(STVi-2)에 응답하여 제 2 내부 수직 동기 시작 신호(STV-2)를 생성하는 게이트 클럭 생성부(421)와, 제 2 내부 수직 동기 시작 신호(STV-2)에 따라 동작을 개시하며, 제 1 내부 게이트 클럭 신호(CKV-21) 또는 제 2 내부 게이트 클럭 신호(CKVB-22)에 응답하여 각각의 메인 게이트 라인(G1-M 내지 Gn-M)에 게이트 신호를 인가하는 복수의 구동 ASG(ASG1-M 내지 ASGn-M) 및 상기 복수의 구동 ASG(ASG1-M 내지 ASGn-M)의 출력 시간을 제어하는 복수의 리셋 ASG(ASG1-R 내지 ASGn-R)를 포함한다. 전술한 바와 같이, 각 구동 ASG들(ASG1-M 내지 ASGn-m) 및 각 리셋 ASG들(ASG1-R 내지 ASGn-R)은 전단 구동 ASG의 출력 신호 즉, 캐리 신호에 의해 후단 구동 ASG의 동작이 개시되고, 후단 구동 ASG의 출력 신 호 즉, 리셋 신호에 의해 전단 구동 ASG의 동작이 정지되는 상호 종속적 관계로 연결된다. 본 실시예에 따른 각 구동 ASG들(ASG1-M 내지 ASGn-M) 및 각 리셋 ASG들(ASG1-R 내지 ASGn-R)은 게이트 온 전압(Von)을 캐리 신호 및 리셋 신호로 이용하는 것이 바람직하다.
특히, 각 리셋 ASG들(ASG1-R 내지 ASGn-R)은 메인 게이트 라인(G1-M 내지 Gn-M)에 연결되지 않으며, 메인 게이트 라인(G1-M 내지 Gn-M)에 연결된 전단 구동 ASG(ASG1-M 내지 ASGn-M)의 출력 시간(duration time)을 제어한다. 예를 들어, 본 실시예에 따른 제 2 구동부(420)는 한 개의 구동 ASG와 한 개의 리셋 ASG(ASG-R)가 번갈아 마련되어 전단 구동 ASG의 출력 시간을 절반으로 제어한다. 그러나, 이에 한정되지 않으며, 한 개의 구동 ASG와 n개의 리셋 ASG가 번갈아 마련되어 전단 구동 ASG의 출력 시간을 1/(n+1)으로 제어할 수도 있다. 여기서, n은 1 이상의 정수이다.
이와 같은 구성을 갖는 제 2 구동부의 동작에 대해 도 2b 및 도 3을 참조하여 설명하면 다음과 같다. 여기서, 도 3에서 G1-R 선은 제 1 리셋 ASG(ASG1-R)의 가상 출력 타이밍, G2-R 선은 제 2 리셋 ASG(ASG2-R)의 가상 출력을 나타낸 것이다.
먼저, 게이트 클럭 생성부(421)는 제 2 외부 게이트 클럭 신호(CKVi-2)에 기초하여 생성한 제 1, 제 2 내부 게이트 클럭 신호(CKV-21, CKVB-22)와, 제 2 외부 수직 동기 시작 신호(STVi-2)에 기초하여 생성한 제 2 내부 수직 동기 시작 신호(STV-2)를 제 1 구동 ASG(ASG1-M)에 인가한다. 이때, 제 1, 제 2 내부 게이트 클럭 신호(CKV-21, CKVB-22)는 서로 반대의 위상을 갖는 신호이고, 게이트 온 전 압(Von)과 게이트 오프 전압(Voff)에 해당하는 전압 레벨을 갖는 신호이다. 제 1 구동 ASG(ASG1-M)는 제 2 내부 수직 동기 시작 신호(STV-2)에 의해 동작이 개시되어 제 1 내부 게이트 클럭 신호(CKV-21)(또는 제 2 내부 게이트 클럭 신호(CKVB-22))의 하이 구간에 제 1 메인 게이트 라인(G1-M)에 게이트 온 전압(Von)을 출력한다. 제 1 리셋 ASG(ASG1-R)는 제 1 구동 ASG(ASG1-M)의 게이트 출력에 의해 동작이 개시되어 제 1 내부 게이트 클럭 신호(CKV-21)(또는 제 2 내부 게이트 클럭 신호(CKVB-22))에 따라 제 1 구동 ASG(ASG1-M)를 리셋한다. 이어, 제 2 구동 ASG(ASG2-M)는 제 1 리셋 ASG(ASG1-S)의 게이트 출력에 의해 동작이 개시되어 제 1 내부 게이트 클럭 신호(CKV-21)(또는 제 2 내부 게이트 클럭 신호(CKVB-22))에 따라 제 2 메인 게이트 라인(G2-M)에 게이트 온 전압(Von)을 출력한다. 제 2 리셋 ASG(ASG2-R)는 제 2 구동 ASG(ASG1-M)의 게이트 출력에 의해 동작이 개시되어 제 1 내부 게이트 클럭 신호(CKV-21)(또는 제 2 내부 게이트 클럭 신호(CKVB-22))에 따라 제 2 구동 ASG(ASG1-M)를 리셋한다. 이와 같은 방식으로, 모든 구동 ASG들(ASG1-M 내지 ASGn-M) 및 리셋 ASG들(ASG1-R 내지 ASGn-R)이 순차적으로 동작하여 모든 메인 게이트 라인(G1-M 내지 Gn-M)에 게이트 온 전압(Von)을 출력한다.
상기의 동작 과정에서, 게이트 온 전압(Von)을 출력하지 않는 시간 동안 각 구동 ASG들(ASG1-M 내지 ASGn-M)은 게이트 오프 전압(Voff)를 출력하는 것이 바람직하다. 또한, 홀수 번째 구동 ASG들(ASG1-M, ASG3-M,...)은 제 1 내부 게이트 클럭 신호(CKV-11)에 따라 게이트 온 전압(Von)을 출력하고, 짝수 번째 구동 ASG들(ASG2-M, ASG4-M,...)은 제 2 내부 게이트 클럭 신호(CKVB-12)에 따라 게이트 온 전압(Von)을 출력하는 것이 바람직하다. 또한, 제 2 구동부(420)의 각 구동 ASG들(ASG1-M 내지 ASGn-M)은 후단에 위치하는 각 리셋 ASG들(ASG1-R 내지 ASGn-R)에 의해 리셋되므로, 1 수평 주기(1H)의 절반 동안에만 게이트 온 전압(Von)을 출력한다. 따라서, 충전이 빠른 고전위 데이터 신호(H-DATA)의 충전 시간을 충전이 느린 저전위 데이터 신호(L-DATA)의 충전 시간 보다 짧게, 즉, 절반 수준으로 조절할 수 있다. 또한, 제 2 구동부(420)는 제 1 구동부(410) 대비 2배의 ASG(ASG1-S 내지 ASGn-S, ASG1-R 내지 ASGn-R)로 구성되므로, 이들의 동작 타이밍을 맞추기 위해서 제 2 구동부(420)의 내부 게이트 클럭 신호(CKV-11, CKVB-12)는 제 1 게이트 구동부(410)의 내부 게이트 클럭(CKV-11, CKVB-12) 대비 2배의 동작 주파수를 갖는 것이 바람직하다. 예를 들어, 본 실시예의 액정 표시 장치가 TV 제품에 적용되는 경우 제 1 구동부(410)의 내부 게이트 클럭 신호(CKV-11, CKVB-12)는 60Hz로 조절되고, 제 2 구동부(420)의 내부 게이트 클럭 신호(CKV-11, CKVB-12)는 120Hz로 조절되는 것이 바람직하다.
한편, 서브 화소와 메인 화소의 중첩 구동을 위해 제 1, 제 2 구동부(410, 420)는 서로 독립적으로 동작하는 것이 바람직하다. 따라서, 신호 제어부(200)는 한 쌍의 게이트 제어 신호(CONT2) 즉, 제 1 구동부(410)의 제어를 위한 제 1 게이트 클럭 신호(CKVi-1) 및 제 1 수직 동기 시작 신호(STVi-1)와, 제 2 구동부(420)의 제어를 위한 제 2 게이트 클럭 신호(CKVi-2) 및 제 2 수직 동기 시작 신호(STVi-2)를 출력하는 것이 바람직하고, 이들 게이트 제어 신호(CONT2)의 전송을 위해 신호 제어부(200)와 게이트 구동부(400) 사이에는 한 쌍의 신호 라인이 마련 되는 것이 바람직하다.
<제 2 실시예>
한편, 본 발명은 상술한 설명에 한정되지 않고, 복수의 게이트 구동부가 액정 표시 패널의 양측에 마련되어 게이트 라인에 게이트 신호를 인가할 수도 있다. 하기에서는 이러한 본 발명의 제 2 실시예에 따른 액정 표시 장치에 대하여 설명한다. 이때, 전술한 제 1 실시예와 중복되는 설명은 생략하거나 간략히 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 4를 참조하면, 본 실시예에 따른 액정 표시 장치는 화소 영역(A)에 복수의 화소가 매트릭스 형태로 배열된 액정 표시 패널(700) 및 화소들의 동작을 제어하는 액정 구동 회로(900)를 포함한다. 상기 액정 구동 회로(900)는 신호 제어부(200), 데이터 구동부(300) 및 제 1, 제 2 게이트 구동부(810, 820)를 포함하고, 상기 액정 구동 회로(900)는 데이터 구동부(300)에 계조 전압을 제공하는 계조 전압 생성부(미도시) 및 게이트 구동부(400)에 구동 전압을 제공하는 구동 전압 생성부(미도시)를 더 포함한다. 여기서, 제 1, 제 2 게이트 구동부(810, 820)는 화소 영역(A)의 외곽 양측에 각각 내장되는데, 이들은 ASG 방식으로 화소들과 함께 형성되는 것이 바람직하다.
도 5a는 본 발명의 제 2 실시예에 따른 제 1 게이트 구동부를 나타낸 블록도이며, 도 5b는 본 발명의 제 2 실시예에 따른 제 2 게이트 구동부를 나타낸 블록도이다.
도 5a를 참조하면, 상기 제 1 구동부(810)는 제 1 외부 게이트 클럭 신호(CKVi-1)에 응답하여 제 1, 제 2 내부 게이트 클럭 신호(CKV-11, CKVB-12)를 생성하고, 제 1 외부 수직 동기 시작 신호(STVi-1)에 응답하여 제 1 내부 수직 동기 시작 신호(STV-1)를 생성하는 게이트 클럭 생성부(811)와, 제 1 내부 수직 동기 시작 신호(STV-1)에 따라 동작을 개시하며, 제 1 내부 게이트 클럭 신호(CKV-11) 또는 제 2 내부 게이트 클럭 신호(CKVB-12)에 응답하여 각각의 서브 게이트 라인(G1-S 내지 Gn-S)에 게이트 신호를 인가하는 복수의 구동 ASG(ASG1-S 내지 ASGn-S)를 포함한다. 도 5b를 참조하면, 상기 제 2 게이트 구동부(820)는 제 2 외부 게이트 클럭 신호(CKVi-2)에 응답하여 제 1, 제 2 내부 게이트 클럭 신호(CKV-21, CKVB-22)를 생성하고, 제 2 외부 수직 동기 시작 신호(STVi-2)에 응답하여 제 2 내부 수직 동기 시작 신호(STV-2)를 생성하는 게이트 클럭 생성부(821)와, 제 2 내부 수직 동기 시작 신호(STV-2)에 따라 동작을 개시하며, 제 1 내부 게이트 클럭 신호(CKV-21) 또는 제 2 내부 게이트 클럭 신호(CKVB-22)에 응답하여 각각의 메인 게이트 라인(G1-M 내지 Gn-M)에 게이트 신호를 인가하는 복수의 구동 ASG(ASG1-M 내지 ASGn-M) 및 상기 복수의 구동 ASG(ASG1-M 내지 ASGn-M)의 출력 시간을 제어하는 복수의 리셋 ASG(ASG1-R 내지 ASGn-R)를 포함한다. 이와 같은 구성을 갖는 제 1, 제 2 게이트 구동부(810, 820)의 동작은 전술한 제 1 실시예의 게이트 구동부(400)의 동작과 동일하다.
한편, 서브 화소를 구동하는 제 1 게이트 구동부(810)의 게이트 온 전압(Von)의 출력 시간은 1H인 것이 바람직하고, 메인 화소를 구동하는 제 2 게이트 구동부(820)의 게이트 온 전압(Von)의 출력 시간은 1/2 H인 것이 바람직하다. 또한, 제 1 게이트 구동부(810)의 내부 게이트 클럭 신호(CKV-11, CKVB-12)는 제 2 게이트 구동부(820)의 내부 게이트 클럭 신호(CKV-21, CKVB-22) 대비 2배의 동작 주파수를 갖는 것이 바람직하다.
이와 같은 구성을 갖는 제 2 실시예에 따른 액정 표시 장치는 서브 화소 및 메인 화소의 구동을 위한 복수의 게이트 구동부(810, 820)가 액정 표시 패널(700)의 양측에 분리 배치되므로, 신호 배선의 설계가 자유롭고, 신호 배선 간의 간섭이 줄어든다. 또한, 앞선 제 1 실시예와 같이, 충전이 빠른 고전위 데이터 신호(H-DATA)의 충전 시간이 충전이 느린 저전위 데이터 신호(L-DATA)의 충전 시간 보다 짧게, 즉, 절반 수준으로 조절됨으로써, 고준위 데이터 신호의 과충전 및 저준위 데이터 신호의 저충전이 방지되어 측면 시인성 및 색감 등의 표시 품질이 더욱 향상될 수 있다.
한편, 전술한 제 1, 제 2 실시예에서는 표시 장치의 하나로 액정 표시 장치를 예시하여 설명하였으나, 이에 한정되지 않고, 단위 화소들이 매트릭스 방식으로 구성된 다양한 표시 장치에 적용될 수 있다. 예를 들어, 플라즈마 디스플레이 패널(Plasma Display Pannel;PDP), 유기 EL(Electro Luminescence) 등의 다양한 표시 장치에도 적용될 수 있다.
이상, 본 발명에 대하여 전술한 실시예 및 첨부된 도면을 참조하여 설명하였으나, 본 발명은 이에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명이 다양하게 변형 및 수정될 수 있음을 알 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치를 나타낸 블록도.
도 2a는 본 발명의 제 1 실시예에 따른 게이트 구동부의 제 1 구동부를 나타낸 블록도.
도 2b는 본 발명의 제 1 실시예에 따른 게이트 구동부의 제 2 구동부를 나타낸 블록도.
도 3은 본 발명의 제 1 실시예에 따른 게이트 구동부의 동작 타이밍도.
도 4는 본 발명의 제 2 실시예에 따른 액정 표시 장치를 나타낸 블록도.
도 5a는 본 발명의 제 2 실시예에 따른 제 1 게이트 구동부를 나타낸 블록도.
도 5b는 본 발명의 제 2 실시예에 따른 제 2 게이트 구동부를 나타낸 블록도.
<도면의 주요 부분에 대한 부호의 설명>
100: 액정 표시 패널 200: 신호 제어부
300: 데이터 구동부 400: 게이트 구동부
810: 제 1 게이트 구동부 820: 제 2 게이트 구동부

Claims (16)

  1. 제 1, 제 2 분할 화소를 포함하는 복수의 단위 화소가 마련된 표시 패널;
    상기 제 1 분할 화소에 제 1 게이트 신호를 인가하는 제 1 구동부;
    상기 제 2 분할 화소에 제 2 게이트 신호를 인가하는 제 2 구동부; 를 포함하고,
    상기 제 1, 제 2 구동부는 상기 제 1, 제 2 게이트 신호의 적어도 일부분을 중첩시켜 인가하고,
    상기 제 1 구동부는, 외부의 게이트 클럭 신호에 응답하여 제 1, 제 2 게이트 클럭 신호를 생성하는 게이트 클럭 생성부와, 상기 제 1, 제 2 게이트 클럭 신호에 응답하여 각각의 제 1 분할 화소에 게이트 신호를 인가하는 복수의 구동 ASG를 포함하고,
    상기 제 2 구동부는, 외부의 게이트 클럭 신호에 응답하여 제 1, 제 2 게이트 클럭 신호를 생성하는 게이트 클럭 생성부와, 상기 제 1, 제 2 게이트 클럭 신호에 응답하여 각각의 제 2 분할 화소에 게이트 신호를 인가하는 복수의 구동 ASG와, 상기 복수의 구동 ASG의 출력 시간을 제어하는 복수의 리셋 ASG를 포함하되,
    상기 복수의 리셋 ASG는 상기 제 2 분할 화소에 연결되지 않는 표시 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제 2 구동부는 한 개의 구동 ASG와 n개의 리셋 ASG가 번갈아 마련되고, 상기 n개의 리셋 ASG는 전단 ASG의 출력 시간을 1/(n+1)으로 제어하는 표시 장치.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 제 2 구동부는 한 개의 구동 ASG와 한 개의 리셋 ASG가 번갈아 마련되고, 상기 한 개의 리셋 ASG는 전단 ASG의 출력 시간을 1/2로 제어하는 표시 장치.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 제 1 구동부에 마련된 복수의 구동 ASG 중 홀수 번째 구동 ASG는 제 1 게이트 클럭 신호에 따라 게이트 신호를 출력하고, 짝수 번째 구동 ASG는 제 2 게이트 클럭 신호에 따라 게이트 신호를 출력하는 표시 장치.
  8. 청구항 1에 있어서,
    상기 제 2 구동부에 마련된 복수의 구동 ASG 중 홀수 번째 구동 ASG는 제 1 게이트 클럭 신호에 따라 게이트 신호를 출력하고, 짝수 번째 구동 ASG는 제 2 게이트 클럭 신호에 따라 게이트 신호를 출력하는 표시 장치.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 제 1 구동부의 제 1, 제 2 게이트 클럭 신호는 1 수평 주기를 갖고, 상기 제 2 구동부의 제 1, 제 2 게이트 클럭 신호는 1/2 수평 주기를 갖는 표시 장치.
  11. 청구항 1에 있어서,
    상기 제 1, 제 2 구동부는 표시 패널의 일측에 함께 마련되는 표시 장치.
  12. 삭제
  13. 청구항 1에 있어서,
    상기 제 1, 제 2 구동부에 게이트 클럭 신호 및 수직 동기 시작 신호를 포함하는 제 1, 제 2 제어 신호를 각각 제공하는 신호 제어부를 더 포함하는 표시 장치.
  14. 청구항 1에 있어서,
    상기 제 1, 제 2 분할 화소에 차등 전위를 갖는 데이터 신호를 시분할하여 인가하는 데이터 구동부를 더 포함하고,
    상기 데이터 구동부는 상기 제 1 분할 화소에 저준위 데이터 신호를 인가하고, 상기 제 2 분할 화소에 고준위 데이터 신호를 인가하는 표시 장치.
  15. 삭제
  16. 삭제
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