KR20160043177A - 표시장치 - Google Patents

Abstract

본 발명은 표시장치에서 픽셀 어레이는 체스 형태로 배치되는 다수의 제1 및 제2 픽셀 블록들로 나뉘어진다. 백색 및 녹색 서브 픽셀들에 충전되는 데이터 전압의 극성이 상기 제1 픽셀 블록과 제2 픽셀 블록에서 서로 상반된다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 픽셀들 각각이 적색(Red : R) 서브 픽셀, 녹색(Green : G) 서브 픽셀, 청색(Blue : B) 서브 픽셀, 및 백색(White : W) 서브 픽셀로 나뉘어지는 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다.

픽셀들 각각에 적색(Red, R) 서브 픽셀, 녹색(Green, G) 서브 픽셀, 청색(Blue, B) 서브 픽셀 이외에 백색(White, W) 서브 픽셀을 추가한 표시장치가 개발되고 있다. 이하에서, 픽셀들이 RGBW 서브 픽셀들로 나뉘어진 표시장치를 "RGBW 타입 표시장치"라 한다. 액정표시장치에서 픽셀들에 W 서브 픽셀이 추가되면, W 서브 픽셀의 휘도 만큼, RGB 서브 픽셀의 휘도를 낮추고 백라이트 유닛의 휘도를 낮출 수 있으므로 액정표시장치의 소비전력을 낮출 수 있다.

표시장치에서 픽셀들의 컬러 배열과 극성 배열에 따라 관찰자가 움직일 때 동일 계조의 데이터를 표시하는 픽셀들의 휘도 차이를 느낄 수 있다. 특히, RGBW 타입의 표시장치에서 관찰자는 W 서브 픽셀과 G 서브 픽셀의 휘도 변화를 다른 컬러에 비하여 민감하게 느낀다.

본 발명은 4 컬러의 서브 픽셀들을 갖는 표시장치에서 관찰자가 동일 계조의 데이터를 표시한 픽셀들의 휘도 차이를 느끼지 못하게 하도록 한 표시장치를 제공한다.

본 발명의 표시장치에서, 픽셀 어레이는 체스 형태로 배치되는 다수의 제1 및 제2 픽셀 블록들로 나뉘어진다. 백색 및 녹색 서브 픽셀들에 충전되는 데이터 전압의 극성이 상기 제1 픽셀 블록과 제2 픽셀 블록에서 서로 상반된다.

본 발명의 표시장치는 체스 형태로 배치된 픽셀 그룹들 간에 백색과 녹색 데이터 전압의 극성을 상반되게 하여 극성 차이로 인한 휘도 차이를 분산함으로써 관찰자가 움직일 때 어른 거리는 휘도 차이를 느끼지 못하게 한다. 그 결과, 본 발명의 표시장치는 4 컬러의 서브 픽셀들을 갖는 표시품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 관찰자가 움직일 때 동일 계조에서 휘도 차이를 느낄 수 있는 픽셀 어레이의 일 예를 보여 주는 도면이다.
도 3은 컬러별 인지 휘도 차이를 보여 주는 도면이다.
도 4는 극성 간 데이터 전압과 공통 전압의 차이를 보여 주는 도면이다.
도 5 및 도 6은 본 발명의 제1 실시예에 따른 멀티플렉서와 픽셀 어레이를 보여 주는 회로도들이다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 멀티플렉서와 픽셀 어레이의 동작을 보여 주는 파형도들이다.
도 8은 본 발명의 제2 실시예에 따른 멀티플렉서와 픽셀 어레이를 보여 주는 회로도이다.
도 9는 본 발명의 제2 실시예에 따른 멀티플렉서와 픽셀 어레이의 동작을 보여 주는 파형도이다.

본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 이하에서, 액정표시장치를 중심으로 본 발명의 실시예들을 설명하나 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명의 RGBW 서브 픽셀 배치는 유기 발광 다이오드 표시장치에도 적용 가능하다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1을 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(100)의 아래에는 표시패널(100)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.

표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 픽셀 어레이는 데이터라인들(S0~Sm)과 게이트라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다.

표시패널(100)의 하부 기판에는 데이터라인들(S0~Sm), 게이트라인들(G1~Gn), TFT들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다.

픽셀 어레이의 픽셀들 각각은 R 서브 픽셀, G 서브 픽셀, B 서브 픽셀, 및 W 서브 픽셀로 나뉘어질 수 있다. 서브 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과, 공통 전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정한다.

표시패널(100)의 하부 기판에 형성된 TFT들은 비정질 실리콘(amorphose Si, a-Si) TFT, LTPS(Low Temperature Poly Silicon) TFT, 산화물 TFT(Oxide TFT) 등으로 구현될 수 있다. TFT들은 서브 픽셀들의 픽셀 전극(1)에 1:1로 연결된다.

표시패널(100)의 상부 기판 상에는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성될 수 있다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

본 발명의 표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

표시패널 구동회로는 픽셀들에 입력 영상의 데이터를 기입한다. 픽셀들에 기입되는 데이터는 R 데이터, G 데이터, B 데이터 및 W 데이터를 포함한다. 표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104), 및 타이밍 콘트롤러(106)를 포함한다. 데이터 구동부(102)와 데이터 라인들(S0~Sm) 사이에는 멀티플렉서(103)가 배치될 수 있다.

데이터 구동부(102)는 다수의 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 표시장치의 비용을 줄이기 위하여, 소스 드라이브 IC)와 표시패널의 데이터 라인들 사이에 멀티플렉서(Mutiplexer, MUX)가 배치될 수 있다. 멀티플렉서(MUX)는 소스 드라이브 IC로부터 출력되는 데이터 전압을 시분할하여 데이터 라인들에 분배함으로써 표시패널 구동에 필요한 소스 드라이브 IC의 개수를 줄일 수 있게 한다.

소스 드라이브 IC들의 출력 채널들은 멀티플렉서(103)를 통해 데이터라인들(S0~Sm)에 연결될 수 있다. 소스 드라이브 IC들은 타이밍 콘트롤러(106)로부터 입력 영상의 데이터를 입력받는다. 소스 드라이브 IC들로 전송되는 디지털 비디오 데이터는 R 데이터, G 데이터, B 데이터, 및 W 데이터를 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(106)의 제어 하에 입력 영상의 RGBW 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 소스 드라이브 IC들의 출력 전압은 데이터 라인들(S0~Sm)에 공급된다.

소스 드라이드 IC들 각각은 타이밍 콘트롤러(106)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 반전시켜 데이터 라인들(S0~Sm)로 출력한다. 소스 드라이브 IC는 컬럼 인버젼(column inversion) 방식으로 데이터 전압의 극성을 반전시킬 수 있다. 컬럼 인버젼 방식은 1 프레임 기간 동안 같은 데이터 라인을 통해 픽셀들에 인가되는 데이터 전압의 극성을 반전시키지 않고 이웃한 데이터 라인들을 통해 인가되는 데이터 전압의 극성을 상반되게 반전시킨다. 예를 들어, 컬럼 인버젼 방식은 제1 데이터 라인을 통해 공급되는 데이터 전압의 극성은 제1 프레임 기간 동안 제1 극성으로 유지된 후, 제2 프레임 기간 동안 제2 극성으로 반전되어 1 프레임 기간 동안 같은 극성을 유지한다. 제2 데이터 라인을 통해 공급되는 데이터 전압의 극성은 제1 프레임 기간 동안 제2 극성으로 유지된 후, 제2 프레임 기간 동안 제1 극성으로 반전되어 1 프레임 기간 동안 같은 극성을 유지한다. 이렇게 소스 드라이브 IC로부터 출력되는 데이터 전압의 극성이 컬럼 인버젼 방식으로 반전된다면, 데이터 전압의 스윙폭이 작고 트랜지션 횟수가 작기 때문에 소스 드라이브 IC의 전류 양을 줄여 소비 전력과 발열양을 줄일 수 있다. 소스 드라이브 IC들로부터 출력되는 데이터 전압은 데이터 라인별로 같은 극성을 유지하지만, 픽셀 어레이의 극성은 도트 인버젼(Dot inversion)으로 반전된다.

멀티플렉서(103)는 타이밍 콘트롤러(106)의 제어 하에 소스 드라이브 IC로부터 입력되는 데이터 전압을 데이터 라인들(S0~Sm)에 시분할 공급한다. 1:2 멀티플렉서의 경우에, 멀티플렉서는 소스 드라이브 IC의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 공급한다. 따라서, 1:2 멀티플렉서를 사용하면, 표시패널(100)의 구동에 필요한 소스 드라이브 IC의 개수를 1/2로 줄일 수 있다. 멀티플렉서(103)는 소스 드라이브 IC에 내장될 수 있다.

게이트 구동부(104)는 타이밍 콘트롤러(106)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 공급한다.

타이밍 콘트롤러(106)는 호스트 시스템(110)으로부터 수신된 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(106)는 입력 영상의 데이터와 동기되는 타이밍 신호들을 호스트 시스템(110)으로부터 수신한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(106)는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102), 게이트 구동부(104), 멀티플렉서(103)의 동작 타이밍을 제어하여 그 회로들을 동기시킨다. 타이밍 콘트롤러(106)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다.

호스트 시스템(110)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.

도 2는 관찰자가 움직일 때 동일 계조에서 휘도 차이를 느낄 수 있는 픽셀 어레이의 일 예를 보여 주는 도면이다. 도 3은 컬러별 인지 휘도 차이를 보여 주는 도면이다. 도 4는 극성 간 데이터 전압과 공통 전압의 차이를 보여 주는 도면이다. 도 2에서, "OUT1~OUT6"은 소스 드라이브 IC의 출력 채널이다. Amp(-)는 소스 드라이브 IC의 출력 채널(OUT1~OUT6)에 연결된 버퍼 증폭기로서, 부극성 데이터 전압을 멀티플렉서(103)에 공급한다. Amp(+)는 소스 드라이브 IC의 출력 채널(OUT1~OUT6)에 연결된 버퍼 증폭기로서, 정극성 데이터 전압을 멀티플렉서(103)에 공급한다.

도 2 내지 도 4를 참조하면, 멀티플렉서(MUX)는 타이밍 콘트롤러(106)로부터의 제1 및 제2 제어신호(M1, M2)에 따라 교대로 턴-온(turn-on)되는 스위치들(T1, T2)을 이용하여 소스 드라이브 IC로부터 출력되는 데이터 전압을 시분할하여 데이터 라인들(S1~S12)에 분배한다.

픽셀 어레이의 모든 수평 라인들(L1~L9)에서, RGBW 서브 픽셀들 각각이 도 2와 같이 데이터 라인들(S1~S12)에 동일한 형태로 연결될 수 있다. 도 2와 같이 멀티 플렉서(MUX)와 픽셀 어레이의 데이터 라인들이 연결되면, 4 개의 수직 라인 단위로 W 서브 픽셀과 G 서브 픽셀의 극성이 반전된다. 예를 들어, 제2 내지 제4 데이터 라인들(S2, S4)에 연결된 모든 W 및 G 서브 픽셀들은 제1 프레임 기간 동안 정극성 데이터 전압(+W, +G)을 충전한 후, 제2 프레임 기간 동안 부극성 데이터 전압(-W, -G)을 충전한다. 반대로, 제6 및 제8 데이터 라인들(S6, S8)에 연결된 모든 W 및 G 서브 픽셀들은 제1 프레임 기간 동안 부극성 데이터 전압(-W, -G)을 충전한 후, 제2 프레임 기간 동안 정극성 데이터 전압(+W, +G)을 충전한다.

RGBW 서브 픽셀들에서 W 서브 픽셀의 휘도 비율은 100%이다. RGB 서브 픽셀들 중에서 관찰자가 느끼는 인지 휘도 비율은 R : G : B = 2 : 7 : 1이다. 따라서, 관찰자가 느끼는 W 서브 픽셀과 G 서브 픽셀의 휘도 변화는 R 서브 픽셀과 B 서브 픽셀에 비하여 더 민감하다. 특히, W 및 G 서브 픽셀들의 극성이 상반된 픽셀들의 배치가 도 2와 같이 줄무늬(stripe) 형태로 배치되면, 관찰자가 움직일 때 동일 계조에서도 픽셀들의 휘도 차이가 더 쉽게 인지된다.

데이터 전압은 도 4와 같이 공통 전압(Vcom) 보다 높은 정극성 데이터 전압과, 공통 전압(Vcom) 보다 낮은 부극성 데이터 전압이다. 도 4에서, GMA(A)는 최고 계조의 정극성 데이터 전압에 해당하는 정극성 감마 기준 전압이다. P(A) 및 P(B)는 정극성 데이터 전압이다. GMA(A')는 최고 계조의 부극성 데이터 전압에 해당하는 부극성 감마 기준 전압이다. N(A) 및 N(B)는 정극성 데이터 전압이다.

공통 전압(Vcom)은 같은 계조에서 정극성 데이터 전압과 부극성 데이터 전압에서 액정셀의 전압이 같아지도록 Vcom(A)로 최적화된다.

입력 영상의 데이터 패턴에 따라 공통 전압(Vcom)이 시프트(shift)되거나 리플(Ripple)로 인하여 공통 전압(Vcom)이 변동될 수 있다. 이 경우에, 액정셀에서 정극성과 부극성 데이터 전압의 차이는 공통 전압 편차(ΔVcom)의 두 배만큼 커지고 그 결과, 동일 계조에서도 픽셀들의 휘도 차이가 인지될 수 있다.

도 4를 참조하면, GMA(A) - Vcom(A) = P(A), Vcom(A) -GAM(A') = N(A) 이고 P(A)와 N(A)의 전압차 같을 때, Vcom(A)가 Vcom(B)로 변한다면.

P(A) - ΔVcom = P(B),

N(A) + ΔVcom = N(B) 이다. 따라서, N(B) = P(B) + 2Vcom 이므로 공통 전압(Vcom)이 변하면 극성 간의 데이터 전압 편차는 공통 전압 편차(ΔVcom)의 두 배 만큼 커진다.

본 발명은 픽셀 어레이에서 도 5 및 도 8과 같이 N(N은 1 이상 4 이하의 양의 정수) 개의 수평 라인 단위로 픽셀들과 데이터 라인의 접속 위치가 지그재그(zigzag) 형태로 시프트된다. 이로 인하여, 휘도 비율이 높은 W 및 G 서브 픽셀들에 제1 극성의 데이터 전압이 충전되는 제1 픽셀 블록과, W 및 G 서브 픽셀들에 제2 극성의 데이터 전압이 충전되는 제2 픽셀 블록 각각의 크기가 작아지고, 픽셀 블록들이 교대로 배치되어 데이터 전압의 극성 차이로 인한 휘도 차이가 분산된다. 따라서, 본 발명은 멀티플렉서를 통해 픽셀 어레이의 데이터 라인들에 데이터 전압을 공급하고 그 데이터 전압이 컬럼 인버젼 방식으로 반전되는 RGBW 타입 표시장치에서, 휘도 차이가 픽셀 블록 단위로 분산되어 관찰자가 움직일 때 동일 계조에서 휘도 차이를 느끼지 못하게 한다.

도 5 및 도 6은 본 발명의 제1 실시예에 따른 멀티플렉서와 픽셀 어레이를 보여 주는 회로도들이다. 도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 제1 실시예에 따른 멀티플렉서와 픽셀 어레이의 동작을 보여 주는 파형도들이다. 도 5 내지 도 7b에서 "OUT1~OUT6"은 소스 드라이브 IC의 출력 채널이다. Amp(-)는 소스 드라이브 IC의 출력 채널(OUT1~OUT6)에 연결된 버퍼 증폭기로서, 부극성 데이터 전압을 멀티플렉서(103)에 공급한다. Amp(+)는 소스 드라이브 IC의 출력 채널(OUT1~OUT6)에 연결된 버퍼 증폭기로서, 정극성 데이터 전압을 멀티플렉서(103)에 공급한다.

도 5 내지 도 7b를 참조하면, 소스 드라이브 IC의 제1, 제4 및 제5 출력 채널(OUT1, OUT4, OUT5)을 통해 부극성 데이터 전압이 출력되고, 소스 드라이브 IC의 제2, 제3 및 제6 출력 채널(OUT2, OUT3, OUT6)을 통해 부극성 데이터 전압이 출력된다. 게이트 펄스는 데이터 전압에 동기되어 제1 게이트 라인(G1) 부터 순차적으로 게이트 라인들(G1~G9)에 인가된다.

멀티플렉서(MUX)는 다수의 스위치들(T0, T1~T4)을 포함한다. 스위치들(T0~T4)의 게이트에는 제어신호(M1, M2)가 공급된다. 스위치들(T0~T4)의 드레인은 소스 드라이브 IC의 출력 채널(OUT1~OUT6)에 연결되고, 소스는 데이터 라인(S0~S12)에 연결된다.

멀티플렉서(MUX)는 타이밍 콘트롤러(106)로부터의 제1 및 제2 제어신호(M1, M2)에 따라 소스 드라이브 IC로부터 출력되는 데이터 전압을 시분할하여 데이터 라인들(S0~S12)에 분배한다. 제1 및 제2 제어신호(M1, M2)는 서로 역위상으로 발생된다. 즉, 제2 제어신호(M2)의 위상이 제1 제어신호(M1)에 비하여 180° 만큼 지연된다. 제1 제어신호(M1)를 인버터(invertor)로 반전시키는 방법으로, 제2 제어신호(M2)를 발생할 수 있다. 제1 및 제2 제어신호(M1, M2)의 스위칭 주기는 1 수평 기간(1H)이다. 1 수평 기간(1H)은 픽셀 어레이의 1 수평 라인에 배치된 픽셀들에 데이터를 기입하는데 필요한 시간이다.

제1 스위치(T1)는 제1 출력 채널(OUT1)과 제1 데이터 라인(S1) 사이에 연결되어 제1 제어신호(M1)에 응답하여 제1 출력 채널(OUT1)로부터의 데이터 전압을 제1 데이터 라인(S1)으로 공급한다. 제2 스위치(T2)는 제1 출력 채널(OUT1)과 제3 데이터 라인(S3) 사이에 연결되어 제2 제어신호(M2)에 응답하여 제1 출력 채널(OUT1)로부터의 데이터 전압을 제3 데이터 라인(S3)으로 공급한다. 제1 및 제2 스위치(M1, M2)는 교대로 턴-온(turn-on)된다.

제3 스위치(T3)는 제2 출력 채널(OUT2)과 제2 데이터 라인(S2) 사이에 연결되어 제1 제어신호(M1)에 응답하여 제2 출력 채널(OUT2)로부터의 데이터 전압을 제2 데이터 라인(S2)으로 공급한다. 제4 스위치(T4)는 제2 출력 채널(OUT2)과 제4 데이터 라인(S4) 사이에 연결되어 제2 제어신호(M2)에 응답하여 제2 출력 채널(OUT2)로부터의 데이터 전압을 제4 데이터 라인(S4)으로 공급한다. 제1 및 제2 스위치(M1, M2)는 교대로 턴-온된다.

더미 스위치(T0)는 제2 제어신호(M2)에 응답하여 더미 데이터 라인(S0)과 제m 데이터 라인(Sm)을 연결한다. 더미 데이터 라인(S0)은 픽셀 어레이의 최좌측에 위치하는 데이터 라인이다. 제m 데이터 라인(Sm)은 픽셀 어레이의 최우측에 위치하는 데이터 라인이다. 더미 스위치(T0)가 턴-온되면 더미 데이터 라인(S0)더미 스위치(T0), 라우팅 라인(RL) 및 제4 스위치(T4)를 경유하여 제m 데이터 라인(Sm)에 연결된다.

제2 및 제3 스위치들(T2, T3)과, 제2 및 제3 데이터 라인들(S2, S3)은 서로 엇갈리게 연결된다. 이를 위하여, 제2 및 제3 스위치들(T2, T3)을 제2 및 제3 데이터 라인들(S2, S3)에 연결하는 링크 배선들은 절연층을 사이에 두고 교차된다. 제2 스위치(T2)가 제3 데이터 라인(S3)에 연결되고 제3 스위치(T3)가 제2 데이터 라인(S2)에 연결되기 때문에 수평 라인에 배치된 픽셀들에 충전된 데이터 전압의 극성이 도트 인버젼(dot inversion) 형태로 반전된다. 여기서, 도트(dot)는 1 서브 픽셀과 같은 의미이다.

우수 번째 수평 라인들(L2, L4, L6)에서, 서브 필터의 컬러는 좌측부터 제1 컬러, 제2 컬러, 제3 컬러, 제4 컬러의 순서로 배치된다. 기수 번째 수평 라인들(L1, L3, L5)에서, 서브 필터의 컬러는 좌측부터 제3 컬러, 제4 컬러, 제1 컬러, 제2 컬러의 순서로 배치된다. 도 5의 예에서, 제1 컬러는 적색(R), 제2 컬러는 녹색(G), 제3 컬러는 청색(B)이고, 제4 컬러는 백색(W)이지만 이에 한정되지 않는다. 예컨대, 기수 번째 수평 라인들(L1, L3, L5)과 우수 번째 수평 라인들(L2, L4, L6)의 컬러 배치는 서로 바뀔 수 있다.

제8N+1 및 제8N+5 수직 라인(C1, C4)에서, 서브 필터의 컬러는 상측부터 제3 컬러(B), 제1 컬러(R), 제3 컬러(B), 제1 컬러(R) 순서로 배치된다. 제8N+2 및 제8N+6 수직 라인(C2, C6)에서, 서브 필터의 컬러는 상측부터 제4 컬러(W), 제2 컬러(G), 제4 컬러(W), 제2 컬러(G) 순서로 배치된다. 제8N+3 및 제8N+7 수직 라인(C3, C7)에서, 서브 필터의 컬러는 상측부터 제1 컬러(R), 제3 컬러(B), 제1 컬러(R), 제3 컬러(B) 순서로 배치된다. 제8N+4 및 제8N+8 수직 라인(C4, C8)에서, 서브 필터의 컬러는 상측부터 제2 컬러(G), 제4 컬러(W), 제2 컬러(G), 제4 컬러(W) 순서로 배치된다. 제8N+1 내지 제8N+4 수직 라인들(C1~C4)의 픽셀 극성은 제8N+5 내지 제8N+8 수직 라인들(C5~C8)과 상반된다.

픽셀 어레이의 픽셀들은 3 개의 수평 라인 단위로 이웃한 데이터 라인들에 지그재그(zigzag) 형태로 연결된다. 예를 들어, 제6N(N은 0과 양의 정수)+1 내지 제6N+3 수평 라인들(L1~L3)에 속한 픽셀들의 픽셀 전극(1)이 TFT를 통해 자신의 우측에 위치하는 데이터 라인(S1~Sm)에 접속된다. 제6N+4 내지 제6N+6 수평 라인들(L4~L6)에 속한 픽셀들의 픽셀 전극(1)이 TFT를 통해 자신의 좌측에 위치하는 데이터 라인(S0~Sm-1)에 접속된다. 그 결과, 제1 픽셀 블록(51)과 제2 픽셀 블록(52)이 수평 방향(x)과 수직 방향(y)에서 교대로 배치된다. 제1 및 제2 픽셀 블록들(51, 52) 각각은 4×3 개의 픽셀들을 포함하는 크기륵 갖는다. 따라서, 본 발명은 작은 크기의 제1 및 제2 픽셀 블록들(51, 52)이 체스(chess) 형태로 교대로 배치되므로 관찰자가 움직일 때 동일 계조에서 휘도 차이를 느끼지 못하게 한다.

제1 픽셀 블록(51)은 정극성 데이터 전압이 충전되는 제2 및 제4 컬러(G, W)의 서브 픽셀들을 포함한다. 그리고 제1 픽셀 블록(51)은 부극성 데이터 전압이 충전되는 제1 및 제3 컬러(R, B)의 서브 픽셀들을 포함한다. 제2 픽셀 블록(52)은 부극성 데이터 전압이 충전되는 제2 및 제4 컬러(G, W)의 서브 픽셀들을 포함한다. 그리고 제2 픽셀 블록(52)은 정극성 데이터 전압이 충전되는 제1 및 제3 컬러(R, B)의 서브 픽셀들을 포함한다. 따라서, 제1 및 제2 픽셀 블록들(51, 52)은 제1 내지 제4 컬러의 서브 픽셀들을 포함하고, 같은 컬러에서 데어터 전압의 극성이 서로 상반된다

도 8은 본 발명의 제2 실시예에 따른 멀티플렉서와 픽셀 어레이를 보여 주는 회로도이다. 도 9는 본 발명의 제2 실시예에 따른 멀티플렉서와 픽셀 어레이의 동작을 보여 주는 파형도들이다.

도 8 및 도 9를 참조하면, 픽셀 어레이의 픽셀들은 1 수평 라인 단위로 이웃한 데이터 라인들에 지그재그(zigzag) 형태로 연결된다. 예를 들어, 기수 번째 수평 라인들(L1, L3, L5)에 속한 픽셀들의 픽셀 전극(1)이 TFT를 통해 자신의 좌측에 위치하는 데이터 라인(S0~Sm-1)에 접속된다. 우수 번째 수평 라인들(L2, L4, L6)에 속한 픽셀들의 픽셀 전극(1)이 TFT를 통해 자신의 우측에 위치하는 데이터 라인(S1~Sm)에 접속된다. 그 결과, 제1 픽셀 블록(81)과 제2 픽셀 블록(82)이 수평 방향(x)과 수직 방향(y)에서 교대로 배치된다. 제1 및 제2 픽셀 블록들(81, 82) 각각은 4×1 개의 픽셀들을 포함하는 크기를 갖는다. 따라서, 본 발명은 작은 크기의 제1 및 제2 픽셀 블록들(81, 82)이 체스 형태로 교대로 배치되므로 휘도 차이가 분산된다.

제1 픽셀 블록(81)은 정극성 데이터 전압이 충전되는 제2 및 제4 컬러(G, W)의 서브 픽셀들을 포함한다. 그리고 제1 픽셀 블록(81)은 정극성 데이터 전압이 충전되는 제1 컬러(R)의 서브 픽셀과, 부극성 데이터 전압이 충전되는 제3 컬러(B)의 서브 픽셀들을 포함한다. 제2 픽셀 블록(52)은 부극성 데이터 전압이 충전되는 제2 및 제4 컬러(G, W)의 서브 픽셀들을 포함한다. 그리고 제2 픽셀 블록(52)은 부극성 데이터 전압이 충전되는 제1 컬러(R)의 서브 픽셀과, 정극성 데이터 전압이 충전되는 제3 컬러(B)의 서브 픽셀들을 포함한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 102 : 데이터 구동부
103 : 멀티플렉서 104 : 게이트 구동부
106 : 타이밍 콘트롤러 110 : 호스트 시스템

Claims (7)

1. 데이터라인들과 게이트라인들이 교차되는 픽셀 어레이를 포함하고,
   상기 픽셀 어레이는 체스 형태로 배치되는 다수의 제1 및 제2 픽셀 블록들로 나뉘어지고,
   백색 및 녹색 서브 픽셀들에 충전되는 데이터 전압의 극성이 상기 제1 픽셀 블록과 제2 픽셀 블록에서 서로 상반된 표시장치.
2. 제 1 항에 있어서,
   상기 픽셀 어레이에서,
   N(N은 1 이상 4 이하의 양의 정수) 개의 수평 라인 단위로 상기 서브 픽셀들과 데이터 라인의 접속 위치가 지그재그 형태로 시프트되는 표시장치.
3. 제 2 항에 있어서,
   제6N(N은 0과 양의 정수)+1 내지 제6N+3 수평 라인들에 속한 상기 서브 픽셀들의 픽셀 전극이 박막트랜지스터(TFT)를 통해 자신의 우측에 위치하는 데이터 라인에 접속되고,
   제6N+4 내지 제6N+6 수평 라인들에 속한 상기 서브 픽셀들의 픽셀 전극이 박막트랜지스터를 통해 자신의 좌측에 위치하는 데이터 라인에 접속되는 표시장치.
4. 제 3 항에 있어서,
   상기 제1 및 제2 픽셀 블록들은 4×3 개의 픽셀들을 포함하는 크기를 갖는 표시장치.
5. 제 2 항에 있어서,
   기수 번째 수평 라인들에 속한 상기 서브 픽셀들의 픽셀 전극이 박막트랜지스터(TFT)를 통해 자신의 좌측에 위치하는 데이터 라인에 접속되고,
   우수 번째 수평 라인들에 속한 픽셀들의 픽셀 전극이 박막트랜지스터를 통해 자신의 우측에 위치하는 데이터 라인에 접속되는 표시장치.
6. 제 5 항에 있어서,
   상기 제1 및 제2 픽셀 블록들은 4×1 개의 픽셀들을 포함하는 크기를 갖는 표시장치.
7. 제 1 항에 있어서,
   데이터 전압을 출력하는 데이터 구동부;
   상기 데이터 구동부로부터 출력되는 데이터 전압을 상기 데이터 라인들로 분배하는 멀티플렉서; 및
   상기 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 공급하는 게이트 구동부를 더 포함하는 표시장치.

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